JP2000195264A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Abstract
(57)【要約】
【課題】 ビット線対とサブデータバスとの間の貫通電
流の発生を防止することによって消費電力が低減され，
かつ，チップのコンパクト化が可能な半導体記憶装置を
提供する。 【解決手段】 ビット線対ＢＬｎ／ＢＬｎｂとサブデー
タバスＳＤＢｎ／ＳＤＢｎｂとを接続するカラムスイッ
チ回路ＣＳＣ１ｎは，４つのＮトランジスタＮ１５，Ｎ
１６，Ｎ１７，Ｎ１８から構成されている。Ｎトランジ
スタＮ１５，Ｎ１７は，ビット線ＢＬｎに対して直列に
接続されており，ＮトランジスタＮ１６，Ｎ１８は，ビ
ット線ＢＬｎｂに対して直列に接続されている。Ｎトラ
ンジスタＮ１５のゲートおよびＮトランジスタＮ１６の
ゲートは，カラムスイッチ選択信号ＣＳＥＬｎが共通入
力されるように接続されている。ＮトランジスタＮ１７
のゲートおよびＮトランジスタＮ１８のゲートは，カラ
ム線ＣＬに共通接続されている。
流の発生を防止することによって消費電力が低減され，
かつ，チップのコンパクト化が可能な半導体記憶装置を
提供する。 【解決手段】 ビット線対ＢＬｎ／ＢＬｎｂとサブデー
タバスＳＤＢｎ／ＳＤＢｎｂとを接続するカラムスイッ
チ回路ＣＳＣ１ｎは，４つのＮトランジスタＮ１５，Ｎ
１６，Ｎ１７，Ｎ１８から構成されている。Ｎトランジ
スタＮ１５，Ｎ１７は，ビット線ＢＬｎに対して直列に
接続されており，ＮトランジスタＮ１６，Ｎ１８は，ビ
ット線ＢＬｎｂに対して直列に接続されている。Ｎトラ
ンジスタＮ１５のゲートおよびＮトランジスタＮ１６の
ゲートは，カラムスイッチ選択信号ＣＳＥＬｎが共通入
力されるように接続されている。ＮトランジスタＮ１７
のゲートおよびＮトランジスタＮ１８のゲートは，カラ
ム線ＣＬに共通接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は，半導体記憶装置に
かかり，特に複数バンクを有する半導体記憶装置に関す
るものである。
かかり，特に複数バンクを有する半導体記憶装置に関す
るものである。
【０００２】
【従来の技術】近年，メモリセルへの高速アクセスを目
的として，複数のバンクを備えた半導体記憶装置として
のＤＲＡＭ（以下，「マルチバンクＤＲＡＭ」とい
う。）が広く採用されてきている。通常，マルチバンク
ＤＲＡＭによれば，ワード線によって選択されるバンク
（以下，「ロウアクティブバンク」という。）とカラム
線によって選択されるバンク（以下，「カラムアクティ
ブバンク」という。）が一対一に対応しない。すなわ
ち，マルチバンクＤＲＡＭにおけるカラム線は，複数の
バンクに共通とされているため，一のバンクがワード線
によってロウアクティブバンクとされ，かかる一のバン
クを含むすべてのバンクがカラム線によってカラムアク
ティブバンクとされる。
的として，複数のバンクを備えた半導体記憶装置として
のＤＲＡＭ（以下，「マルチバンクＤＲＡＭ」とい
う。）が広く採用されてきている。通常，マルチバンク
ＤＲＡＭによれば，ワード線によって選択されるバンク
（以下，「ロウアクティブバンク」という。）とカラム
線によって選択されるバンク（以下，「カラムアクティ
ブバンク」という。）が一対一に対応しない。すなわ
ち，マルチバンクＤＲＡＭにおけるカラム線は，複数の
バンクに共通とされているため，一のバンクがワード線
によってロウアクティブバンクとされ，かかる一のバン
クを含むすべてのバンクがカラム線によってカラムアク
ティブバンクとされる。
【０００３】マルチバンクＤＲＡＭの場合，メモリセル
へのアクセスの高速化を図る目的で，一のワード線を他
のワード線と同時に論理的低レベル（以下，「Ｌレベ
ル」という。）から論理的高レベル（以下，「Ｈレベ
ル」という。）に変化させ，一のビット線対のイコライ
ズを解除する。このイコライズ解除によって，一のビッ
ト線対に対応するメモリセルに格納されたデータが一の
ビット線対に読み出されることになり，読み出されたデ
ータは，センスアンプによって電源電位ＶＤＤ，ＶＳＳ
に増幅される。ただし，このとき，カラムスイッチを介
して一のビット線対に接続されているサブデータバスの
イコライズが解除されていないため，センスアンプにお
いて増幅されたデータは，このサブデータバスに転送さ
れることなく，一のビット線対に保持されることにな
る。
へのアクセスの高速化を図る目的で，一のワード線を他
のワード線と同時に論理的低レベル（以下，「Ｌレベ
ル」という。）から論理的高レベル（以下，「Ｈレベ
ル」という。）に変化させ，一のビット線対のイコライ
ズを解除する。このイコライズ解除によって，一のビッ
ト線対に対応するメモリセルに格納されたデータが一の
ビット線対に読み出されることになり，読み出されたデ
ータは，センスアンプによって電源電位ＶＤＤ，ＶＳＳ
に増幅される。ただし，このとき，カラムスイッチを介
して一のビット線対に接続されているサブデータバスの
イコライズが解除されていないため，センスアンプにお
いて増幅されたデータは，このサブデータバスに転送さ
れることなく，一のビット線対に保持されることにな
る。
【０００４】
【発明が解決しようとする課題】しかしながら，メモリ
セルから読み出したデータは，電源電位ＶＤＤ，ＶＳＳ
に増幅され，一のビット線対に保持されているため，一
のビット線対とこのビット線対に対応するサブデータバ
スとの間に，電源電位ＶＤＤと電位１／２ＶＤＤとの
差，および，電位１／２ＶＤＤと電源電位ＶＳＳとの差
による貫通電流が生じていた。
セルから読み出したデータは，電源電位ＶＤＤ，ＶＳＳ
に増幅され，一のビット線対に保持されているため，一
のビット線対とこのビット線対に対応するサブデータバ
スとの間に，電源電位ＶＤＤと電位１／２ＶＤＤとの
差，および，電位１／２ＶＤＤと電源電位ＶＳＳとの差
による貫通電流が生じていた。
【０００５】かかる問題に対して，従来，マルチバンク
ＤＲＡＭは，各バンク毎にカラムデコーダおよびカラム
線を備えることによって貫通電流の発生を防止しようと
してたが，多数のカラムデコーダによって回路規模が増
大してしまっていた。
ＤＲＡＭは，各バンク毎にカラムデコーダおよびカラム
線を備えることによって貫通電流の発生を防止しようと
してたが，多数のカラムデコーダによって回路規模が増
大してしまっていた。
【０００６】複数のバンクに対してカラムデコーダおよ
びカラム線を共通化し，カラムアクティブバンクに一致
していないロウアクティブバンクにおけるサブデータバ
スのイコライズを解除することによって，貫通電流の発
生を防止することが可能である。しかし，カラムアクテ
ィブバンクではないバンクにおいて，メモリセルに格納
されていたデータがサブデータバスまで転送されること
になるため，かかる転送動作に伴う消費電力の増加が問
題となる。
びカラム線を共通化し，カラムアクティブバンクに一致
していないロウアクティブバンクにおけるサブデータバ
スのイコライズを解除することによって，貫通電流の発
生を防止することが可能である。しかし，カラムアクテ
ィブバンクではないバンクにおいて，メモリセルに格納
されていたデータがサブデータバスまで転送されること
になるため，かかる転送動作に伴う消費電力の増加が問
題となる。
【０００７】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，ビット線対とサブデー
タバスとの間の貫通電流の発生を防止することによって
消費電力が低減され，かつ，チップのコンパクト化が可
能な半導体記憶装置を提供することにある。
されたものであり，その目的は，ビット線対とサブデー
タバスとの間の貫通電流の発生を防止することによって
消費電力が低減され，かつ，チップのコンパクト化が可
能な半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に，複数のメモリセルを有する複数のバンクから成る半
導体記憶装置が提供される。そして，この半導体記憶装
置における各バンクは，請求項１に記載のように，メモ
リセルに格納されているデータが読み出されるビット線
対とデータバスとを接続するスイッチ手段を備えたこと
を特徴としている。さらに，各スイッチ手段は，各スイ
ッチ手段に割り当てられたスイッチ手段選択信号によっ
て制御される第１ゲート部と，複数のバンクに共通のカ
ラムデコーダによって制御される第２ゲート部とを備え
ており，第１ゲート部および第２ゲート部は，ビット線
対に対して直列に接続されたことを特徴としている。
に，複数のメモリセルを有する複数のバンクから成る半
導体記憶装置が提供される。そして，この半導体記憶装
置における各バンクは，請求項１に記載のように，メモ
リセルに格納されているデータが読み出されるビット線
対とデータバスとを接続するスイッチ手段を備えたこと
を特徴としている。さらに，各スイッチ手段は，各スイ
ッチ手段に割り当てられたスイッチ手段選択信号によっ
て制御される第１ゲート部と，複数のバンクに共通のカ
ラムデコーダによって制御される第２ゲート部とを備え
ており，第１ゲート部および第２ゲート部は，ビット線
対に対して直列に接続されたことを特徴としている。
【０００９】かかる構成によれば，スイッチ手段選択信
号，または，カラムデコーダのいずれか一方によって，
ビット線対とデータバスとを電気的に切断することが可
能となる。すなわち，スイッチ手段選択信号を用いるこ
とによって，所定のバンクのみビット線対とデータバス
が接続され，データの転送が実行されることになる。し
たがって，カラムデコーダを複数のバンクに共用させた
回路構成であっても，データ転送の必要がないバンクに
おいて，ビット線対とデータバスの間に貫通電流が生じ
ることがなくなり，結果的に消費電力が低減されること
になる。
号，または，カラムデコーダのいずれか一方によって，
ビット線対とデータバスとを電気的に切断することが可
能となる。すなわち，スイッチ手段選択信号を用いるこ
とによって，所定のバンクのみビット線対とデータバス
が接続され，データの転送が実行されることになる。し
たがって，カラムデコーダを複数のバンクに共用させた
回路構成であっても，データ転送の必要がないバンクに
おいて，ビット線対とデータバスの間に貫通電流が生じ
ることがなくなり，結果的に消費電力が低減されること
になる。
【００１０】請求項２に記載のように，第１ゲート部
は，第１トランジスタおよび第２トランジスタから構成
され，第２ゲート部は，第３トランジスタおよび第４ト
ランジスタから構成されることが好ましい。そして，第
１トランジスタの制御端子および第２トランジスタの制
御端子には，スイッチ手段選択信号が入力され，第３ト
ランジスタの制御端子および第４トランジスタの制御端
子には，カラムデコーダから出力されるカラムデコーダ
出力信号が入力されるように構成する。さらに，第１ト
ランジスタの第１端子および第２トランジスタの第１端
子が，ビット線対に接続され，第１トランジスタの第２
端子が，第３トランジスタの第１端子に接続され，第２
トランジスタの第２端子が，第４トランジスタの第１端
子に接続され，第３トランジスタの第２端子および第４
トランジスタの第２端子が，データバスに接続されるよ
うに構成する。かかる構成によれば，スイッチ手段選択
信号，または，カラムデコーダのいずれか一方に基づ
き，ビット線対とデータバスとを電気的に切断すること
が単純な回路で実現されることになる。
は，第１トランジスタおよび第２トランジスタから構成
され，第２ゲート部は，第３トランジスタおよび第４ト
ランジスタから構成されることが好ましい。そして，第
１トランジスタの制御端子および第２トランジスタの制
御端子には，スイッチ手段選択信号が入力され，第３ト
ランジスタの制御端子および第４トランジスタの制御端
子には，カラムデコーダから出力されるカラムデコーダ
出力信号が入力されるように構成する。さらに，第１ト
ランジスタの第１端子および第２トランジスタの第１端
子が，ビット線対に接続され，第１トランジスタの第２
端子が，第３トランジスタの第１端子に接続され，第２
トランジスタの第２端子が，第４トランジスタの第１端
子に接続され，第３トランジスタの第２端子および第４
トランジスタの第２端子が，データバスに接続されるよ
うに構成する。かかる構成によれば，スイッチ手段選択
信号，または，カラムデコーダのいずれか一方に基づ
き，ビット線対とデータバスとを電気的に切断すること
が単純な回路で実現されることになる。
【００１１】請求項３によれば，複数のメモリセルを有
する複数のバンクから成る半導体記憶装置が提供され
る。そして，この半導体記憶装置に備えられた各バンク
は，メモリセルに格納されているデータが読み出される
ビット線対とデータバスとを接続するスイッチ手段と，
スイッチ手段を制御するサブスイッチ手段とを備えたこ
とを特徴としている。さらに，サブスイッチ手段は，各
スイッチ手段に割り当てられたスイッチ手段選択信号が
一の論理レベルのとき，複数のバンクに共通のカラムデ
コーダから出力されるカラムデコーダ出力信号を通過さ
せスイッチ手段に供給するトランスファゲートと，スイ
ッチ手段選択信号が他の論理レベルのとき，所定の電位
をスイッチ手段に供給するトランジスタとを備えたこと
を特徴としている。
する複数のバンクから成る半導体記憶装置が提供され
る。そして，この半導体記憶装置に備えられた各バンク
は，メモリセルに格納されているデータが読み出される
ビット線対とデータバスとを接続するスイッチ手段と，
スイッチ手段を制御するサブスイッチ手段とを備えたこ
とを特徴としている。さらに，サブスイッチ手段は，各
スイッチ手段に割り当てられたスイッチ手段選択信号が
一の論理レベルのとき，複数のバンクに共通のカラムデ
コーダから出力されるカラムデコーダ出力信号を通過さ
せスイッチ手段に供給するトランスファゲートと，スイ
ッチ手段選択信号が他の論理レベルのとき，所定の電位
をスイッチ手段に供給するトランジスタとを備えたこと
を特徴としている。
【００１２】かかる構成によれば，スイッチ手段選択信
号，または，カラムデコーダ出力信号のいずれか一方に
よって，ビット線対とデータバスとを電気的に切断する
ことが可能となる。すなわち，スイッチ手段選択信号を
用いることによって，所定のバンクのみビット線対とデ
ータバスが接続され，データの転送が実行されることに
なる。したがって，カラムデコーダを複数のバンクに共
用させた回路構成であっても，データ転送の必要がない
バンクにおいて，ビット線対とデータバスの間に貫通電
流が生じることがなくなり，結果的に消費電力が低減さ
れることになる。
号，または，カラムデコーダ出力信号のいずれか一方に
よって，ビット線対とデータバスとを電気的に切断する
ことが可能となる。すなわち，スイッチ手段選択信号を
用いることによって，所定のバンクのみビット線対とデ
ータバスが接続され，データの転送が実行されることに
なる。したがって，カラムデコーダを複数のバンクに共
用させた回路構成であっても，データ転送の必要がない
バンクにおいて，ビット線対とデータバスの間に貫通電
流が生じることがなくなり，結果的に消費電力が低減さ
れることになる。
【００１３】請求項４によれば，複数のメモリセルを有
する複数のバンクから成る半導体記憶装置が提供され
る。そして，この半導体記憶装置に備えられた各バンク
は，メモリセルに格納されているデータが読み出される
ビット線対とデータバスとを接続するスイッチ手段と，
スイッチ手段を制御するサブスイッチ手段とを備えたこ
とを特徴としている。さらに，サブスイッチ手段は，複
数のバンクに共通のカラムデコーダから出力されるカラ
ムデコーダ出力信号に基づき，スイッチ手段との接続ノ
ードに対して，所定の電位，または，各スイッチ手段に
割り当てられたスイッチ手段選択信号の電位のいずれか
一方を供給する電位選択供給部と，電位選択供給部の状
態に関わらず接続ノードの電位を所定の電位に固定する
ことが可能なトランジスタとを備えたことを特徴として
いる。
する複数のバンクから成る半導体記憶装置が提供され
る。そして，この半導体記憶装置に備えられた各バンク
は，メモリセルに格納されているデータが読み出される
ビット線対とデータバスとを接続するスイッチ手段と，
スイッチ手段を制御するサブスイッチ手段とを備えたこ
とを特徴としている。さらに，サブスイッチ手段は，複
数のバンクに共通のカラムデコーダから出力されるカラ
ムデコーダ出力信号に基づき，スイッチ手段との接続ノ
ードに対して，所定の電位，または，各スイッチ手段に
割り当てられたスイッチ手段選択信号の電位のいずれか
一方を供給する電位選択供給部と，電位選択供給部の状
態に関わらず接続ノードの電位を所定の電位に固定する
ことが可能なトランジスタとを備えたことを特徴として
いる。
【００１４】かかる構成によれば，スイッチ手段選択信
号，または，カラムデコーダ出力信号のいずれか一方に
よって，ビット線対とデータバスとを電気的に切断する
ことが可能となる。すなわち，スイッチ手段選択信号を
用いることによって，所定のバンクのみビット線対とデ
ータバスが接続され，データの転送が実行されることに
なる。したがって，カラムデコーダを複数のバンクに共
用させた回路構成であっても，データ転送の必要がない
バンクにおいて，ビット線対とデータバスの間に貫通電
流が生じることがなくなり，結果的に消費電力が低減さ
れることになる。また，カラムデコーダは，サブスイッ
チ手段によって間接的にスイッチ手段に接続されるた
め，例えば，各バンクにおけるメモリセルの数が増加
し，これに伴うスイッチ手段の負荷増加が生じた場合で
あっても，カラムデコーダに対して影響を与えることは
ない。したがって，カラムデコーダ出力信号を短時間で
活性化させることが可能となり，半導体記憶装置の高速
化が実現する。
号，または，カラムデコーダ出力信号のいずれか一方に
よって，ビット線対とデータバスとを電気的に切断する
ことが可能となる。すなわち，スイッチ手段選択信号を
用いることによって，所定のバンクのみビット線対とデ
ータバスが接続され，データの転送が実行されることに
なる。したがって，カラムデコーダを複数のバンクに共
用させた回路構成であっても，データ転送の必要がない
バンクにおいて，ビット線対とデータバスの間に貫通電
流が生じることがなくなり，結果的に消費電力が低減さ
れることになる。また，カラムデコーダは，サブスイッ
チ手段によって間接的にスイッチ手段に接続されるた
め，例えば，各バンクにおけるメモリセルの数が増加
し，これに伴うスイッチ手段の負荷増加が生じた場合で
あっても，カラムデコーダに対して影響を与えることは
ない。したがって，カラムデコーダ出力信号を短時間で
活性化させることが可能となり，半導体記憶装置の高速
化が実現する。
【００１５】請求項５に記載のように，電位選択供給部
は，Ｐチャネル型トランジスタとＮチャネル型トランジ
スタから構成されることが好ましい。そして，Ｐチャネ
ル型トランジスタのドレインとＮチャネル型トランジス
タのドレインは，接続ノードに接続され，Ｐチャネル型
トランジスタのソースには，スイッチ手段選択信号が入
力され，Ｎチャネル型トランジスタのソースには，所定
の電位が供給されるように構成する。これによって，単
純な回路で電位選択供給部が構成されることになる。
は，Ｐチャネル型トランジスタとＮチャネル型トランジ
スタから構成されることが好ましい。そして，Ｐチャネ
ル型トランジスタのドレインとＮチャネル型トランジス
タのドレインは，接続ノードに接続され，Ｐチャネル型
トランジスタのソースには，スイッチ手段選択信号が入
力され，Ｎチャネル型トランジスタのソースには，所定
の電位が供給されるように構成する。これによって，単
純な回路で電位選択供給部が構成されることになる。
【００１６】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体記憶装置の好適な実施の形態につ
いて詳細に説明する。なお，以下の説明において，略同
一の機能および構成を有する構成要素については，同一
符号を付することにより，重複説明を省略する。
本発明にかかる半導体記憶装置の好適な実施の形態につ
いて詳細に説明する。なお，以下の説明において，略同
一の機能および構成を有する構成要素については，同一
符号を付することにより，重複説明を省略する。
【００１７】（第１の実施の形態）本発明の第１の実施
の形態にかかるＤＲＡＭ１の回路構成を図１に示す。
の形態にかかるＤＲＡＭ１の回路構成を図１に示す。
【００１８】このＤＲＡＭ１は，ｎ＋１個（ｎは，自然
数である。）のバンクＢＫ１０，・・・，ＢＫ１ｎを備
えるものである。
数である。）のバンクＢＫ１０，・・・，ＢＫ１ｎを備
えるものである。
【００１９】そして，各バンクＢＫ１０，・・・，ＢＫ
１ｎは，Ｘアドレス信号Ｘａｄｄｒｅｓｓによって選択
されるロウデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）ｒｄ
０，・・・，ｒｄｎ，これらロウデコーダｒｄ０，・・
・，ｒｄｎによって選択されるワード線ＷＬ０，・・
・，ＷＬｎ，メモリセルＭＣを備えワード線ＷＬ０，・
・・，ＷＬｎとカラム線ＣＬによって選択されるメモリ
セルバンクブロックＭＢＢ１０，・・・，ＭＢＢ１ｎ，
サブデータバスＳＤＢ０／ＳＤＢ０ｂ，・・・，ＳＤＢ
ｎ／ＳＤＢｎｂとビット線対ＢＬ０／ＢＬ０ｂ，・・
・，ＢＬｎ／ＢＬｎｂの間のデータ転送を制御するカラ
ムスイッチ回路ＣＳＣ１０，・・・，ＣＳＣ１ｎ，サブ
データバスＳＤＢ０／ＳＤＢ０ｂ，・・・，ＳＤＢｎ／
ＳＤＢｎｂの電位を電源電位ＶＤＤの１／２（以下，
「電位１／２ＶＤＤ」という。）にイコライズするイコ
ライズ回路ＥＱ０，・・・，ＥＱｎ，およびメモリセル
ＭＣに格納されているデータを増幅するセンスアンプＳ
Ａ０，・・・，ＳＡｎから構成されている。
１ｎは，Ｘアドレス信号Ｘａｄｄｒｅｓｓによって選択
されるロウデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）ｒｄ
０，・・・，ｒｄｎ，これらロウデコーダｒｄ０，・・
・，ｒｄｎによって選択されるワード線ＷＬ０，・・
・，ＷＬｎ，メモリセルＭＣを備えワード線ＷＬ０，・
・・，ＷＬｎとカラム線ＣＬによって選択されるメモリ
セルバンクブロックＭＢＢ１０，・・・，ＭＢＢ１ｎ，
サブデータバスＳＤＢ０／ＳＤＢ０ｂ，・・・，ＳＤＢ
ｎ／ＳＤＢｎｂとビット線対ＢＬ０／ＢＬ０ｂ，・・
・，ＢＬｎ／ＢＬｎｂの間のデータ転送を制御するカラ
ムスイッチ回路ＣＳＣ１０，・・・，ＣＳＣ１ｎ，サブ
データバスＳＤＢ０／ＳＤＢ０ｂ，・・・，ＳＤＢｎ／
ＳＤＢｎｂの電位を電源電位ＶＤＤの１／２（以下，
「電位１／２ＶＤＤ」という。）にイコライズするイコ
ライズ回路ＥＱ０，・・・，ＥＱｎ，およびメモリセル
ＭＣに格納されているデータを増幅するセンスアンプＳ
Ａ０，・・・，ＳＡｎから構成されている。
【００２０】また，ＤＲＡＭ１は，各バンクＢＫ１０，
・・・，ＢＫ１ｎ共通のカラムデコーダ（ｃｏｌｕｍｎ
ｄｅｃｏｄｅｒ）ｃｄを備えており，このカラムデコ
ーダｃｄは，Ｙアドレス信号Ｙａｄｄｒｅｓｓに基づき
カラム線ＣＬを活性化する。
・・・，ＢＫ１ｎ共通のカラムデコーダ（ｃｏｌｕｍｎ
ｄｅｃｏｄｅｒ）ｃｄを備えており，このカラムデコ
ーダｃｄは，Ｙアドレス信号Ｙａｄｄｒｅｓｓに基づき
カラム線ＣＬを活性化する。
【００２１】各イコライズ回路ＥＱ０，・・・，ＥＱｎ
は，図６に示すように，３個のＮチャネル型トランジス
タ（以下，「Ｎトランジスタ」という。）Ｎ１０１，Ｎ
１０２，Ｎ１０３から構成されている。各Ｎトランジス
タＮ１０１，Ｎ１０２，Ｎ１０３のゲートは，イコライ
ズ信号Ｓｅｑが入力されるように共通化されている。ま
た，ＮトランジスタＮ１０３およびＮトランジスタＮ１
０２のドレインは，電源電位ＶＤＤの１／２の電位が印
加されるように共通化されている。そして，Ｎトランジ
スタＮ１０２のソースと，ＮトランジスタＮ１０１のド
レインは，サブデータバスＳＤＢｎに共通接続され，Ｎ
トランジスタＮ１０３のソースと，ＮトランジスタＮ１
０１のソースは，サブデータバスＳＤＢｎｂに共通接続
されている。
は，図６に示すように，３個のＮチャネル型トランジス
タ（以下，「Ｎトランジスタ」という。）Ｎ１０１，Ｎ
１０２，Ｎ１０３から構成されている。各Ｎトランジス
タＮ１０１，Ｎ１０２，Ｎ１０３のゲートは，イコライ
ズ信号Ｓｅｑが入力されるように共通化されている。ま
た，ＮトランジスタＮ１０３およびＮトランジスタＮ１
０２のドレインは，電源電位ＶＤＤの１／２の電位が印
加されるように共通化されている。そして，Ｎトランジ
スタＮ１０２のソースと，ＮトランジスタＮ１０１のド
レインは，サブデータバスＳＤＢｎに共通接続され，Ｎ
トランジスタＮ１０３のソースと，ＮトランジスタＮ１
０１のソースは，サブデータバスＳＤＢｎｂに共通接続
されている。
【００２２】各カラムスイッチ回路ＣＳＣ１０，・・
・，ＣＳＣ１ｎは，相互に略同一の回路構成を有するも
のであり，ここでは，カラムスイッチ回路ＣＳＣ１０お
よびカラムスイッチ回路ＣＳＣ１ｎを代表的に説明す
る。
・，ＣＳＣ１ｎは，相互に略同一の回路構成を有するも
のであり，ここでは，カラムスイッチ回路ＣＳＣ１０お
よびカラムスイッチ回路ＣＳＣ１ｎを代表的に説明す
る。
【００２３】カラムスイッチ回路ＣＳＣ１０は，４つの
ＮトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４から構
成されている。ＮトランジスタＮ１１およびＮトランジ
スタＮ１３は，ビット線ＢＬ０に対して直列に接続され
ており，ＮトランジスタＮ１２およびＮトランジスタＮ
１４は，ビット線ＢＬ０ｂに対して直列に接続されてい
る。そして，ＮトランジスタＮ１１のゲートおよびＮト
ランジスタＮ１２のゲートは，カラムスイッチ選択信号
ＣＳＥＬ０が共通入力されるように接続されている。ま
た，ＮトランジスタＮ１３のゲートおよびＮトランジス
タＮ１４のゲートは，カラム線ＣＬに共通接続されてい
る。
ＮトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４から構
成されている。ＮトランジスタＮ１１およびＮトランジ
スタＮ１３は，ビット線ＢＬ０に対して直列に接続され
ており，ＮトランジスタＮ１２およびＮトランジスタＮ
１４は，ビット線ＢＬ０ｂに対して直列に接続されてい
る。そして，ＮトランジスタＮ１１のゲートおよびＮト
ランジスタＮ１２のゲートは，カラムスイッチ選択信号
ＣＳＥＬ０が共通入力されるように接続されている。ま
た，ＮトランジスタＮ１３のゲートおよびＮトランジス
タＮ１４のゲートは，カラム線ＣＬに共通接続されてい
る。
【００２４】カラムスイッチ回路ＣＳＣ１ｎは，４つの
ＮトランジスタＮ１５，Ｎ１６，Ｎ１７，Ｎ１８から構
成されている。ＮトランジスタＮ１５およびＮトランジ
スタＮ１７は，ビット線ＢＬｎに対して直列に接続され
ており，ＮトランジスタＮ１６およびＮトランジスタＮ
１８は，ビット線ＢＬｎｂに対して直列に接続されてい
る。そして，ＮトランジスタＮ１５のゲートおよびＮト
ランジスタＮ１６のゲートは，カラムスイッチ選択信号
ＣＳＥＬｎが共通入力されるように接続されている。ま
た，ＮトランジスタＮ１７のゲートおよびＮトランジス
タＮ１８のゲートは，カラム線ＣＬに共通接続されてい
る。
ＮトランジスタＮ１５，Ｎ１６，Ｎ１７，Ｎ１８から構
成されている。ＮトランジスタＮ１５およびＮトランジ
スタＮ１７は，ビット線ＢＬｎに対して直列に接続され
ており，ＮトランジスタＮ１６およびＮトランジスタＮ
１８は，ビット線ＢＬｎｂに対して直列に接続されてい
る。そして，ＮトランジスタＮ１５のゲートおよびＮト
ランジスタＮ１６のゲートは，カラムスイッチ選択信号
ＣＳＥＬｎが共通入力されるように接続されている。ま
た，ＮトランジスタＮ１７のゲートおよびＮトランジス
タＮ１８のゲートは，カラム線ＣＬに共通接続されてい
る。
【００２５】以上のような構成を有する第１の実施の形
態にかかるＤＲＡＭ１の動作について，図２に基づいて
説明する。
態にかかるＤＲＡＭ１の動作について，図２に基づいて
説明する。
【００２６】ＤＲＡＭ１に備えられたバンクＢＫ１０，
・・・，ＢＫ１ｎが非動作状態であるとき，サブデータ
バスＳＤＢ０／ＳＤＢ０ｂ，・・・，ＳＤＢｎ／ＳＤＢ
ｎｂ，および，ビット線対ＢＬ０／ＢＬ０ｂ，・・・，
ＢＬｎ／ＢＬｎｂは，電位１／２ＶＤＤにイコライズさ
れている。
・・・，ＢＫ１ｎが非動作状態であるとき，サブデータ
バスＳＤＢ０／ＳＤＢ０ｂ，・・・，ＳＤＢｎ／ＳＤＢ
ｎｂ，および，ビット線対ＢＬ０／ＢＬ０ｂ，・・・，
ＢＬｎ／ＢＬｎｂは，電位１／２ＶＤＤにイコライズさ
れている。
【００２７】ビット線対ＢＬｎ／ＢＬｎｂのイコライズ
を解除し，ワード線ＷＬｎをＬレベルからＨレベルに変
化させることによって，バンクＢＫ１ｎに備えられたメ
モリセルＭＣへのアクセスが開始する。そして，かかる
メモリセルＭＣに格納されていたデータは，ビット線対
ＢＬｎ／ＢＬｎｂに出力され，センスアンプＳＡｎによ
って増幅される。
を解除し，ワード線ＷＬｎをＬレベルからＨレベルに変
化させることによって，バンクＢＫ１ｎに備えられたメ
モリセルＭＣへのアクセスが開始する。そして，かかる
メモリセルＭＣに格納されていたデータは，ビット線対
ＢＬｎ／ＢＬｎｂに出力され，センスアンプＳＡｎによ
って増幅される。
【００２８】次に，イコライズ回路ＥＱｎによるサブデ
ータバスＳＤＢｎ／ＳＤＢｎｂのイコライズが解除され
る。ここで，従来のマルチバンクＤＲＡＭの場合は，カ
ラム線ＣＬをＬレベルからＨレベルに変化させることに
よって，センスアンプＳＡｎにおいて増幅されたデータ
がサブデータバスＳＤＢｎ／ＳＤＢｎｂに転送されるこ
とになる。
ータバスＳＤＢｎ／ＳＤＢｎｂのイコライズが解除され
る。ここで，従来のマルチバンクＤＲＡＭの場合は，カ
ラム線ＣＬをＬレベルからＨレベルに変化させることに
よって，センスアンプＳＡｎにおいて増幅されたデータ
がサブデータバスＳＤＢｎ／ＳＤＢｎｂに転送されるこ
とになる。
【００２９】本発明の第１の実施の形態にかかるＤＲＡ
Ｍ１の場合，非動作状態，および，ロウアクティブ状態
にあるときは，従来のマルチバンクＤＲＡＭと略同一に
動作する。これに対して，カラムアクティブ状態におい
ては，以下のように特徴的な動作を行なう。
Ｍ１の場合，非動作状態，および，ロウアクティブ状態
にあるときは，従来のマルチバンクＤＲＡＭと略同一に
動作する。これに対して，カラムアクティブ状態におい
ては，以下のように特徴的な動作を行なう。
【００３０】このカラムアクティブ状態において，カラ
ム線ＣＬがＬレベルからＨレベルに変化する前に，Ｌレ
ベルにあるカラムスイッチ選択信号ＣＳＥＬ０，・・
・，ＣＳＥＬｎのうち，カラムアクティブバンクに対応
するカラムスイッチ選択信号のみＬレベルからＨレベル
に切り替える。なお，以下，バンクＢＫ１０，バンクＢ
Ｋ１ｎをロウアクティブバンクとし，バンクＢＫ１ｎを
カラムアクティブアクティブバンクとする場合に即して
説明する。
ム線ＣＬがＬレベルからＨレベルに変化する前に，Ｌレ
ベルにあるカラムスイッチ選択信号ＣＳＥＬ０，・・
・，ＣＳＥＬｎのうち，カラムアクティブバンクに対応
するカラムスイッチ選択信号のみＬレベルからＨレベル
に切り替える。なお，以下，バンクＢＫ１０，バンクＢ
Ｋ１ｎをロウアクティブバンクとし，バンクＢＫ１ｎを
カラムアクティブアクティブバンクとする場合に即して
説明する。
【００３１】次に，カラムスイッチ選択信号ＣＳＥＬｎ
がＨレベルとされ，カラムスイッチ回路ＣＳＣ１ｎに備
えられたＮトランジスタＮ１５，Ｎ１６が活性化され
る。一方，カラムスイッチ選択信号ＣＳＥＬ０は，Ｌレ
ベルを維持するため，カラムスイッチ回路ＣＳＣ１０に
備えられたＮトランジスタＮ１１，Ｎ１２は，不活性状
態を維持する。このため，カラム線ＣＬがＬレベルから
Ｈレベルに変化したとき，バンクＢＫ１ｎに備えられた
カラムスイッチ回路ＣＳＣ１ｎは，活性化されるもの
の，バンクＢＫ１０に備えられたカラムスイッチ回路Ｃ
ＳＣ１０は，活性化されない。したがって，バンクＢＫ
１ｎにおいて，ビット線対ＢＬｎ／ＢＬｎｂとサブデー
タバスＳＤＢｎ／ＳＤＢｎｂは，カラムスイッチ回路Ｃ
ＳＣ１ｎを介して接続され，メモリセルバンクブロック
ＭＢＢ１ｎに備えられたメモリセルＭＣに格納されてい
るデータは，サブデータバスＳＤＢｎ／ＳＤＢｎｂに転
送されることになる。これに対して，バンクＢＫ１０に
おいて，ビット線対ＢＬ０／ＢＬ０ｂとサブデータバス
ＳＤＢ０／ＳＤＢ０ｂは，カラムスイッチ回路ＣＳＣ１
０によって電気的に切り離されることになる。
がＨレベルとされ，カラムスイッチ回路ＣＳＣ１ｎに備
えられたＮトランジスタＮ１５，Ｎ１６が活性化され
る。一方，カラムスイッチ選択信号ＣＳＥＬ０は，Ｌレ
ベルを維持するため，カラムスイッチ回路ＣＳＣ１０に
備えられたＮトランジスタＮ１１，Ｎ１２は，不活性状
態を維持する。このため，カラム線ＣＬがＬレベルから
Ｈレベルに変化したとき，バンクＢＫ１ｎに備えられた
カラムスイッチ回路ＣＳＣ１ｎは，活性化されるもの
の，バンクＢＫ１０に備えられたカラムスイッチ回路Ｃ
ＳＣ１０は，活性化されない。したがって，バンクＢＫ
１ｎにおいて，ビット線対ＢＬｎ／ＢＬｎｂとサブデー
タバスＳＤＢｎ／ＳＤＢｎｂは，カラムスイッチ回路Ｃ
ＳＣ１ｎを介して接続され，メモリセルバンクブロック
ＭＢＢ１ｎに備えられたメモリセルＭＣに格納されてい
るデータは，サブデータバスＳＤＢｎ／ＳＤＢｎｂに転
送されることになる。これに対して，バンクＢＫ１０に
おいて，ビット線対ＢＬ０／ＢＬ０ｂとサブデータバス
ＳＤＢ０／ＳＤＢ０ｂは，カラムスイッチ回路ＣＳＣ１
０によって電気的に切り離されることになる。
【００３２】以上のように，第１の実施の形態にかかる
ＤＲＡＭ１によれば，カラムデコーダｃｄおよびカラム
線ＣＬが複数のバンクＢＫ１０，・・・，ＢＫ１ｎに共
通とされているため，チップのコンパクト化が実現され
る。しかも，データの転送を必要としないバンクにおい
て，ビット線対とサブデータバスが電気的に切断される
ため，データの転送が行われず，電力消費が低減される
ことになる。
ＤＲＡＭ１によれば，カラムデコーダｃｄおよびカラム
線ＣＬが複数のバンクＢＫ１０，・・・，ＢＫ１ｎに共
通とされているため，チップのコンパクト化が実現され
る。しかも，データの転送を必要としないバンクにおい
て，ビット線対とサブデータバスが電気的に切断される
ため，データの転送が行われず，電力消費が低減される
ことになる。
【００３３】（第２の実施の形態）本発明の第２の実施
の形態にかかるＤＲＡＭ２の回路構成を図３に示す。こ
のＤＲＡＭ２は，第１の実施の形態にかかるＤＲＡＭ１
に対して，バンクＢＫ１０，・・・，ＢＫ１ｎがバンク
ＢＫ２０，・・・，ＢＫ２ｎに置き換えられた構成を有
するものである。そして，各バンクＢＫ２０，・・・，
ＢＫ２ｎは，バンクＢＫ１０，・・・，ＢＫ１ｎそれぞ
れに対して，カラムスイッチ回路ＣＳＣ１０，・・・，
ＣＳＣ１ｎがカラムスイッチ回路ＣＳＣ２０，・・・，
ＣＳＣ２ｎに置き換えられ，さらに，サブスイッチ手段
としてのサブカラムスイッチ回路ＳＣＳＣ２０，・・
・，ＳＣＳＣ２ｎおよびインバータＩ２０，・・・，Ｉ
２ｎが追加された構成を有するものである。
の形態にかかるＤＲＡＭ２の回路構成を図３に示す。こ
のＤＲＡＭ２は，第１の実施の形態にかかるＤＲＡＭ１
に対して，バンクＢＫ１０，・・・，ＢＫ１ｎがバンク
ＢＫ２０，・・・，ＢＫ２ｎに置き換えられた構成を有
するものである。そして，各バンクＢＫ２０，・・・，
ＢＫ２ｎは，バンクＢＫ１０，・・・，ＢＫ１ｎそれぞ
れに対して，カラムスイッチ回路ＣＳＣ１０，・・・，
ＣＳＣ１ｎがカラムスイッチ回路ＣＳＣ２０，・・・，
ＣＳＣ２ｎに置き換えられ，さらに，サブスイッチ手段
としてのサブカラムスイッチ回路ＳＣＳＣ２０，・・
・，ＳＣＳＣ２ｎおよびインバータＩ２０，・・・，Ｉ
２ｎが追加された構成を有するものである。
【００３４】各カラムスイッチ回路ＣＳＣ２０，・・
・，ＣＳＣ２ｎは，相互に略同一の回路構成を有するも
のであり，ここでは，カラムスイッチ回路ＣＳＣ２０，
ＣＳＣ２ｎを代表的に説明する。
・，ＣＳＣ２ｎは，相互に略同一の回路構成を有するも
のであり，ここでは，カラムスイッチ回路ＣＳＣ２０，
ＣＳＣ２ｎを代表的に説明する。
【００３５】カラムスイッチ回路ＣＳＣ２０は，２つの
ＮトランジスタＮ２１，Ｎ２２から構成されている。Ｎ
トランジスタＮ２１は，ビット線ＢＬ０に対して直列に
接続されており，ＮトランジスタＮ２２は，ビット線Ｂ
Ｌ０ｂに対して直列に接続されている。そして，Ｎトラ
ンジスタＮ２１のゲートおよびＮトランジスタＮ２２の
ゲートは，サブカラム線ＳＣＬ０に共通接続されてい
る。
ＮトランジスタＮ２１，Ｎ２２から構成されている。Ｎ
トランジスタＮ２１は，ビット線ＢＬ０に対して直列に
接続されており，ＮトランジスタＮ２２は，ビット線Ｂ
Ｌ０ｂに対して直列に接続されている。そして，Ｎトラ
ンジスタＮ２１のゲートおよびＮトランジスタＮ２２の
ゲートは，サブカラム線ＳＣＬ０に共通接続されてい
る。
【００３６】カラムスイッチ回路ＣＳＣ２ｎは，２つの
ＮトランジスタＮ２５，Ｎ２６から構成されている。Ｎ
トランジスタＮ２５は，ビット線ＢＬｎに対して直列に
接続されており，ＮトランジスタＮ２６は，ビット線Ｂ
Ｌｎｂに対して直列に接続されている。そして，Ｎトラ
ンジスタＮ２５のゲートおよびＮトランジスタＮ２６の
ゲートは，サブカラム線ＳＣＬｎに共通接続されてい
る。
ＮトランジスタＮ２５，Ｎ２６から構成されている。Ｎ
トランジスタＮ２５は，ビット線ＢＬｎに対して直列に
接続されており，ＮトランジスタＮ２６は，ビット線Ｂ
Ｌｎｂに対して直列に接続されている。そして，Ｎトラ
ンジスタＮ２５のゲートおよびＮトランジスタＮ２６の
ゲートは，サブカラム線ＳＣＬｎに共通接続されてい
る。
【００３７】各サブカラムスイッチ回路ＳＣＳＣ２０，
・・・，ＳＣＳＣ２ｎは，相互に略同一の回路構成を有
するものであり，ここでは，サブカラムスイッチ回路Ｓ
ＣＳＣ２０，ＳＣＳＣ２ｎを代表的に説明する。
・・・，ＳＣＳＣ２ｎは，相互に略同一の回路構成を有
するものであり，ここでは，サブカラムスイッチ回路Ｓ
ＣＳＣ２０，ＳＣＳＣ２ｎを代表的に説明する。
【００３８】サブカラムスイッチ回路ＳＣＳＣ２０は，
２つのＮトランジスタＮ２３，Ｎ２４，および，Ｐチャ
ネル型トランジスタ（以下，「Ｐトランジスタ」とい
う。）Ｐ２１から構成されている。ＰトランジスタＰ２
１のドレインとＮトランジスタＮ２３のドレインは，サ
ブカラム線ＳＣＬ０に共通接続されている。Ｐトランジ
スタＰ２１のソースは，カラム線ＣＬに接続されてお
り，ＮトランジスタＮ２３のソースは，グランドに接続
されている。また，ＰトランジスタＰ２１のゲートとＮ
トランジスタＮ２３のゲートは，インバータＩ２０の出
力端子に共通接続されている。ＮトランジスタＮ２４の
ソースおよびドレインは，それぞれ，ＰトランジスタＰ
２１のドレインおよびソースに接続されている。Ｎトラ
ンジスタＮ２４のゲートとインバータＩ２０の入力端子
は，カラムスイッチ選択信号ＣＳＥＬ０が共通入力され
るように接続されている。
２つのＮトランジスタＮ２３，Ｎ２４，および，Ｐチャ
ネル型トランジスタ（以下，「Ｐトランジスタ」とい
う。）Ｐ２１から構成されている。ＰトランジスタＰ２
１のドレインとＮトランジスタＮ２３のドレインは，サ
ブカラム線ＳＣＬ０に共通接続されている。Ｐトランジ
スタＰ２１のソースは，カラム線ＣＬに接続されてお
り，ＮトランジスタＮ２３のソースは，グランドに接続
されている。また，ＰトランジスタＰ２１のゲートとＮ
トランジスタＮ２３のゲートは，インバータＩ２０の出
力端子に共通接続されている。ＮトランジスタＮ２４の
ソースおよびドレインは，それぞれ，ＰトランジスタＰ
２１のドレインおよびソースに接続されている。Ｎトラ
ンジスタＮ２４のゲートとインバータＩ２０の入力端子
は，カラムスイッチ選択信号ＣＳＥＬ０が共通入力され
るように接続されている。
【００３９】サブカラムスイッチ回路ＳＣＳＣ２ｎは，
２つのＮトランジスタＮ２７，Ｎ２８，および，Ｐトラ
ンジスタＰ２２から構成されている。ＰトランジスタＰ
２２のドレインとＮトランジスタＮ２７のドレインは，
サブカラム線ＳＣＬｎに共通接続されている。Ｐトラン
ジスタＰ２２のソースは，カラム線ＣＬに接続されてお
り，ＮトランジスタＮ２７のソースは，グランドに接続
されている。また，ＰトランジスタＰ２２のゲートとＮ
トランジスタＮ２７のゲートは，インバータＩ２ｎの出
力端子に共通接続されている。ＮトランジスタＮ２８の
ソースおよびドレインは，それぞれ，ＰトランジスタＰ
２２のドレインおよびソースに接続されており，Ｎトラ
ンジスタＮ２８およびＰトランジスタＰ２２によってト
ランスファゲートが構成されることになる。Ｎトランジ
スタＮ２８のゲートとインバータＩ２ｎの入力端子は，
カラムスイッチ選択信号ＣＳＥＬｎが共通入力されるよ
うに接続されている。
２つのＮトランジスタＮ２７，Ｎ２８，および，Ｐトラ
ンジスタＰ２２から構成されている。ＰトランジスタＰ
２２のドレインとＮトランジスタＮ２７のドレインは，
サブカラム線ＳＣＬｎに共通接続されている。Ｐトラン
ジスタＰ２２のソースは，カラム線ＣＬに接続されてお
り，ＮトランジスタＮ２７のソースは，グランドに接続
されている。また，ＰトランジスタＰ２２のゲートとＮ
トランジスタＮ２７のゲートは，インバータＩ２ｎの出
力端子に共通接続されている。ＮトランジスタＮ２８の
ソースおよびドレインは，それぞれ，ＰトランジスタＰ
２２のドレインおよびソースに接続されており，Ｎトラ
ンジスタＮ２８およびＰトランジスタＰ２２によってト
ランスファゲートが構成されることになる。Ｎトランジ
スタＮ２８のゲートとインバータＩ２ｎの入力端子は，
カラムスイッチ選択信号ＣＳＥＬｎが共通入力されるよ
うに接続されている。
【００４０】以上のような構成を有する第２の実施の形
態にかかるＤＲＡＭ２の動作について，図２に基づいて
説明する。
態にかかるＤＲＡＭ２の動作について，図２に基づいて
説明する。
【００４１】ＤＲＡＭ２は，非動作状態，および，ロウ
アクティブ状態にあるときは，従来のマルチバンクＤＲ
ＡＭと略同一に動作する。これに対して，カラムアクテ
ィブ状態においては，以下のように特徴的な動作を行な
う。
アクティブ状態にあるときは，従来のマルチバンクＤＲ
ＡＭと略同一に動作する。これに対して，カラムアクテ
ィブ状態においては，以下のように特徴的な動作を行な
う。
【００４２】このカラムアクティブ状態において，カラ
ム線ＣＬがＬレベルからＨレベルに変化する前に，Ｌレ
ベルにあるカラムスイッチ選択信号ＣＳＥＬ０，・・
・，ＣＳＥＬｎのうち，カラムアクティブバンクに対応
するカラムスイッチ選択信号のみＬレベルからＨレベル
に切り替える。なお，以下，バンクＢＫ２０，バンクＢ
Ｋ２ｎをロウアクティブバンクとし，バンクＢＫ２ｎを
カラムアクティブアクティブバンクとする場合に即して
説明する。
ム線ＣＬがＬレベルからＨレベルに変化する前に，Ｌレ
ベルにあるカラムスイッチ選択信号ＣＳＥＬ０，・・
・，ＣＳＥＬｎのうち，カラムアクティブバンクに対応
するカラムスイッチ選択信号のみＬレベルからＨレベル
に切り替える。なお，以下，バンクＢＫ２０，バンクＢ
Ｋ２ｎをロウアクティブバンクとし，バンクＢＫ２ｎを
カラムアクティブアクティブバンクとする場合に即して
説明する。
【００４３】次に，カラムスイッチ選択信号ＣＳＥＬｎ
がＨレベルとされ，，サブカラムスイッチ回路ＳＣＳＣ
２ｎに備えられたＰトランジスタＰ２２およびＮトラン
ジスタＮ２８は活性状態とされ，ＮトランジスタＮ２７
は不活性状態とされる。
がＨレベルとされ，，サブカラムスイッチ回路ＳＣＳＣ
２ｎに備えられたＰトランジスタＰ２２およびＮトラン
ジスタＮ２８は活性状態とされ，ＮトランジスタＮ２７
は不活性状態とされる。
【００４４】カラム線ＣＬのＬレベルからＨレベルへの
変化に伴い，ＮトランジスタＮ２８およびＰトランジス
タＰ２２によって，サブカラム線ＳＣＬｎはＨレベルと
され，カラムスイッチ回路ＣＳＣ２ｎに備えられたＮト
ランジスタＮ２５，Ｎ２６は活性化されることになる。
変化に伴い，ＮトランジスタＮ２８およびＰトランジス
タＰ２２によって，サブカラム線ＳＣＬｎはＨレベルと
され，カラムスイッチ回路ＣＳＣ２ｎに備えられたＮト
ランジスタＮ２５，Ｎ２６は活性化されることになる。
【００４５】ここで，ＮトランジスタＮ２８は，カラム
線ＣＬがＬレベルであるとき，ＮトランジスタＮ２５，
Ｎ２６のゲートに対してＬレベルの電位を供給するもの
であり，ＰトランジスタＰ２２は，カラム線ＣＬがＨレ
ベルであるとき，ＮトランジスタＮ２５，Ｎ２６のゲー
トに対してＨレベルの電位を供給するものである。これ
らＮトランジスタＮ２８およびＰトランジスタＰ２２に
よれば，カラム線ＣＬに発生する電位をＮトランジスタ
Ｎ２５，Ｎ２６のゲートに対してフルレベルで供給する
ことが可能となる。
線ＣＬがＬレベルであるとき，ＮトランジスタＮ２５，
Ｎ２６のゲートに対してＬレベルの電位を供給するもの
であり，ＰトランジスタＰ２２は，カラム線ＣＬがＨレ
ベルであるとき，ＮトランジスタＮ２５，Ｎ２６のゲー
トに対してＨレベルの電位を供給するものである。これ
らＮトランジスタＮ２８およびＰトランジスタＰ２２に
よれば，カラム線ＣＬに発生する電位をＮトランジスタ
Ｎ２５，Ｎ２６のゲートに対してフルレベルで供給する
ことが可能となる。
【００４６】カラムスイッチ回路ＣＳＣ２ｎに備えられ
たＮトランジスタＮ２５，Ｎ２６が活性化されることに
よって，ビット線対ＢＬｎ／ＢＬｎｂとサブデータバス
ＳＤＢｎ／ＳＤＢｎｂは，カラムスイッチ回路ＣＳＣ２
ｎを介して接続され，メモリセルバンクブロックＭＢＢ
１ｎに備えられたメモリセルＭＣに格納されているデー
タは，サブデータバスＳＤＢｎ／ＳＤＢｎｂに転送され
ることになる。
たＮトランジスタＮ２５，Ｎ２６が活性化されることに
よって，ビット線対ＢＬｎ／ＢＬｎｂとサブデータバス
ＳＤＢｎ／ＳＤＢｎｂは，カラムスイッチ回路ＣＳＣ２
ｎを介して接続され，メモリセルバンクブロックＭＢＢ
１ｎに備えられたメモリセルＭＣに格納されているデー
タは，サブデータバスＳＤＢｎ／ＳＤＢｎｂに転送され
ることになる。
【００４７】一方，カラムスイッチ選択信号ＣＳＥＬ０
は，Ｌレベルを維持するため，サブカラムスイッチ回路
ＳＣＳＣ２０に備えられたＰトランジスタＰ２１および
ＮトランジスタＮ２４は不活性状態とされ，Ｎトランジ
スタＮ２３は活性状態とされる。このため，カラム線Ｃ
Ｌの電位レベルに関わらずカラムスイッチ回路ＣＳＣ２
０に備えられたＮトランジスタＮ２１，Ｎ２２は，不活
性状態を維持する。したがって，ビット線対ＢＬ０／Ｂ
Ｌ０ｂとサブデータバスＳＤＢ０／ＳＤＢ０ｂは，カラ
ムスイッチ回路ＣＳＣ２０によって，電気的に切断さ
れ，メモリセルバンクブロックＭＢＢ１ｎに備えられた
メモリセルに格納されているデータがサブデータバスＳ
ＤＢｎ／ＳＤＢｎｂに転送されることはない。
は，Ｌレベルを維持するため，サブカラムスイッチ回路
ＳＣＳＣ２０に備えられたＰトランジスタＰ２１および
ＮトランジスタＮ２４は不活性状態とされ，Ｎトランジ
スタＮ２３は活性状態とされる。このため，カラム線Ｃ
Ｌの電位レベルに関わらずカラムスイッチ回路ＣＳＣ２
０に備えられたＮトランジスタＮ２１，Ｎ２２は，不活
性状態を維持する。したがって，ビット線対ＢＬ０／Ｂ
Ｌ０ｂとサブデータバスＳＤＢ０／ＳＤＢ０ｂは，カラ
ムスイッチ回路ＣＳＣ２０によって，電気的に切断さ
れ，メモリセルバンクブロックＭＢＢ１ｎに備えられた
メモリセルに格納されているデータがサブデータバスＳ
ＤＢｎ／ＳＤＢｎｂに転送されることはない。
【００４８】以上のように，第２の実施の形態にかかる
ＤＲＡＭ２によれば，イコライズされているサブデータ
バスと，データを増幅して待機中とされているビット線
対は，カラムスイッチ選択信号によって動作するサブカ
ラムスイッチ回路およびカラムスイッチ回路によって電
気的に切断されるため，貫通電流の発生が防止され，電
力消費が低減されることになる。
ＤＲＡＭ２によれば，イコライズされているサブデータ
バスと，データを増幅して待機中とされているビット線
対は，カラムスイッチ選択信号によって動作するサブカ
ラムスイッチ回路およびカラムスイッチ回路によって電
気的に切断されるため，貫通電流の発生が防止され，電
力消費が低減されることになる。
【００４９】（第３の実施の形態）本発明の第３の実施
の形態にかかるＤＲＡＭ３の回路構成を図４に示す。こ
のＤＲＡＭ３は，第１の実施の形態にかかるＤＲＡＭ１
に対して，バンクＢＫ１０，・・・，ＢＫ１ｎがバンク
ＢＫ３０，・・・，ＢＫ３ｎに置き換えられた構成を有
するものである。そして，各バンクＢＫ３０，・・・，
ＢＫ３ｎは，バンクＢＫ１０，・・・，ＢＫ１ｎそれぞ
れに対して，カラムスイッチ回路ＣＳＣ１０，・・・，
ＣＳＣ１ｎがカラムスイッチ回路ＣＳＣ３０，・・・，
ＣＳＣ３ｎに置き換えられ，メモリセルバンクブロック
ＭＢＢ１０，・・・，ＭＢＢ１ｎがメモリセルバンクブ
ロックＭＢＢ３０，・・・，ＭＢＢ３ｎに置き換えら
れ，さらに，サブカラムスイッチ回路ＳＣＳＣ３０，・
・・，ＳＣＳＣ３ｎおよびインバータＩ３０，・・・，
Ｉ３ｎが追加された構成を有するものである。そして，
各バンクＢＫ３０，・・・，ＢＫ３ｎには，２個のセン
スアンプ，すなわち，センスアンプＳＡ００／ＳＡ１
０，・・・，ＳＡ０ｎ／ＳＡ１ｎが備えられている。第
３の実施の形態にかかるＤＲＡＭ３には，すべてのバン
クＢＫ３０，・・・，ＢＫ３ｎに共通のインバータＩ４
０が備えられている。
の形態にかかるＤＲＡＭ３の回路構成を図４に示す。こ
のＤＲＡＭ３は，第１の実施の形態にかかるＤＲＡＭ１
に対して，バンクＢＫ１０，・・・，ＢＫ１ｎがバンク
ＢＫ３０，・・・，ＢＫ３ｎに置き換えられた構成を有
するものである。そして，各バンクＢＫ３０，・・・，
ＢＫ３ｎは，バンクＢＫ１０，・・・，ＢＫ１ｎそれぞ
れに対して，カラムスイッチ回路ＣＳＣ１０，・・・，
ＣＳＣ１ｎがカラムスイッチ回路ＣＳＣ３０，・・・，
ＣＳＣ３ｎに置き換えられ，メモリセルバンクブロック
ＭＢＢ１０，・・・，ＭＢＢ１ｎがメモリセルバンクブ
ロックＭＢＢ３０，・・・，ＭＢＢ３ｎに置き換えら
れ，さらに，サブカラムスイッチ回路ＳＣＳＣ３０，・
・・，ＳＣＳＣ３ｎおよびインバータＩ３０，・・・，
Ｉ３ｎが追加された構成を有するものである。そして，
各バンクＢＫ３０，・・・，ＢＫ３ｎには，２個のセン
スアンプ，すなわち，センスアンプＳＡ００／ＳＡ１
０，・・・，ＳＡ０ｎ／ＳＡ１ｎが備えられている。第
３の実施の形態にかかるＤＲＡＭ３には，すべてのバン
クＢＫ３０，・・・，ＢＫ３ｎに共通のインバータＩ４
０が備えられている。
【００５０】各カラムスイッチ回路ＣＳＣ３０，・・
・，ＣＳＣ３ｎは，相互に略同一の回路構成を有するも
のであり，ここでは，カラムスイッチ回路ＣＳＣ３０，
ＣＳＣ３ｎを代表的に説明する。
・，ＣＳＣ３ｎは，相互に略同一の回路構成を有するも
のであり，ここでは，カラムスイッチ回路ＣＳＣ３０，
ＣＳＣ３ｎを代表的に説明する。
【００５１】カラムスイッチ回路ＣＳＣ３０は，４つの
ＮトランジスタＮ３１，Ｎ３２，Ｎ３３，Ｎ３４から構
成されている。ＮトランジスタＮ３１は，ビット線ＢＬ
００に対して直列に接続されており，ＮトランジスタＮ
３２は，ビット線ＢＬ００ｂに対して直列に接続されて
おり，ＮトランジスタＮ３３は，ビット線ＢＬ１０に対
して直列に接続されており，ＮトランジスタＮ３４は，
ビット線ＢＬ１０ｂに対して直列に接続されている。そ
して，ＮトランジスタＮ３１，ＮトランジスタＮ３２，
ＮトランジスタＮ３３，およびＮトランジスタＮ３４の
ゲートは，サブカラム線ＳＣＬ０に共通接続されてい
る。
ＮトランジスタＮ３１，Ｎ３２，Ｎ３３，Ｎ３４から構
成されている。ＮトランジスタＮ３１は，ビット線ＢＬ
００に対して直列に接続されており，ＮトランジスタＮ
３２は，ビット線ＢＬ００ｂに対して直列に接続されて
おり，ＮトランジスタＮ３３は，ビット線ＢＬ１０に対
して直列に接続されており，ＮトランジスタＮ３４は，
ビット線ＢＬ１０ｂに対して直列に接続されている。そ
して，ＮトランジスタＮ３１，ＮトランジスタＮ３２，
ＮトランジスタＮ３３，およびＮトランジスタＮ３４の
ゲートは，サブカラム線ＳＣＬ０に共通接続されてい
る。
【００５２】カラムスイッチ回路ＣＳＣ３ｎは，４つの
ＮトランジスタＮ３７，Ｎ３８，Ｎ３９，Ｎ４０から構
成されている。ＮトランジスタＮ３７は，ビット線ＢＬ
０ｎに対して直列に接続されており，ＮトランジスタＮ
３８は，ビット線ＢＬ０ｎｂに対して直列に接続されて
おり，ＮトランジスタＮ３９は，ビット線ＢＬ１ｎに対
して直列に接続されており，ＮトランジスタＮ４０は，
ビット線ＢＬ１ｎｂに対して直列に接続されている。そ
して，ＮトランジスタＮ３７，ＮトランジスタＮ３８，
ＮトランジスタＮ３９，およびＮトランジスタＮ４０の
ゲートは，サブカラム線ＳＣＬｎに共通接続されてい
る。
ＮトランジスタＮ３７，Ｎ３８，Ｎ３９，Ｎ４０から構
成されている。ＮトランジスタＮ３７は，ビット線ＢＬ
０ｎに対して直列に接続されており，ＮトランジスタＮ
３８は，ビット線ＢＬ０ｎｂに対して直列に接続されて
おり，ＮトランジスタＮ３９は，ビット線ＢＬ１ｎに対
して直列に接続されており，ＮトランジスタＮ４０は，
ビット線ＢＬ１ｎｂに対して直列に接続されている。そ
して，ＮトランジスタＮ３７，ＮトランジスタＮ３８，
ＮトランジスタＮ３９，およびＮトランジスタＮ４０の
ゲートは，サブカラム線ＳＣＬｎに共通接続されてい
る。
【００５３】各サブカラムスイッチ回路ＳＣＳＣ３０，
・・・，ＳＣＳＣ３ｎは，相互に略同一の回路構成を有
するものであり，ここでは，サブカラムスイッチ回路Ｓ
ＣＳＣ３０，ＳＣＳＣ３ｎを代表的に説明する。
・・・，ＳＣＳＣ３ｎは，相互に略同一の回路構成を有
するものであり，ここでは，サブカラムスイッチ回路Ｓ
ＣＳＣ３０，ＳＣＳＣ３ｎを代表的に説明する。
【００５４】サブカラムスイッチ回路ＳＣＳＣ３０は，
２つのＮトランジスタＮ３５，Ｎ３６，および，Ｐトラ
ンジスタＰ３１から構成されている。ＰトランジスタＰ
３１のドレインとＮトランジスタＮ３５のドレインは，
サブカラム線ＳＣＬ０に共通接続されている。Ｐトラン
ジスタＰ３１のソースとインバータＩ３０の入力端子
は，カラムスイッチ選択信号ＣＳＥＬ０が共通入力され
るように接続されている。ＮトランジスタＮ３５のソー
スは，グランドに接続されている。また，Ｐトランジス
タＰ３１のゲートとＮトランジスタＮ３５のゲートは，
インバータＩ４０の出力端子に共通接続されている。Ｎ
トランジスタＮ３６のソースおよびドレインは，それぞ
れ，ＮトランジスタＮ３５のソースおよびドレインに接
続されており，ＮトランジスタＮ３６のゲートは，イン
バータＩ３０の出力端子に接続されている。
２つのＮトランジスタＮ３５，Ｎ３６，および，Ｐトラ
ンジスタＰ３１から構成されている。ＰトランジスタＰ
３１のドレインとＮトランジスタＮ３５のドレインは，
サブカラム線ＳＣＬ０に共通接続されている。Ｐトラン
ジスタＰ３１のソースとインバータＩ３０の入力端子
は，カラムスイッチ選択信号ＣＳＥＬ０が共通入力され
るように接続されている。ＮトランジスタＮ３５のソー
スは，グランドに接続されている。また，Ｐトランジス
タＰ３１のゲートとＮトランジスタＮ３５のゲートは，
インバータＩ４０の出力端子に共通接続されている。Ｎ
トランジスタＮ３６のソースおよびドレインは，それぞ
れ，ＮトランジスタＮ３５のソースおよびドレインに接
続されており，ＮトランジスタＮ３６のゲートは，イン
バータＩ３０の出力端子に接続されている。
【００５５】サブカラムスイッチ回路ＳＣＳＣ３ｎは，
２つのＮトランジスタＮ４１，Ｎ４２，および，Ｐトラ
ンジスタＰ３２から構成されている。ＰトランジスタＰ
３２のドレインとＮトランジスタＮ４１のドレインは，
サブカラム線ＳＣＬｎに共通接続されている。Ｐトラン
ジスタＰ３２のソースとインバータＩ３ｎの入力端子
は，カラムスイッチ選択信号ＣＳＥＬｎが共通入力され
るように接続されている。ＮトランジスタＮ４１のソー
スは，グランドに接続されている。また，Ｐトランジス
タＰ３２のゲートとＮトランジスタＮ４１のゲートは，
インバータＩ４０の出力端子に共通接続されている。か
かる構成によって，ＰトランジスタＰ３２およびＮトラ
ンジスタＮ４１は，グランド電位およびカラムスイッチ
選択信号ＣＳＥＬｎの電位のいずれか一方を選択してサ
ブカラム線ＳＣＬｎに供給する電位選択供給部として機
能することになる。また，ＮトランジスタＮ４２のソー
スおよびドレインは，それぞれ，ＮトランジスタＮ４１
のソースおよびドレインに接続されており，Ｎトランジ
スタＮ４２のゲートは，インバータＩ３ｎの出力端子に
接続されている。
２つのＮトランジスタＮ４１，Ｎ４２，および，Ｐトラ
ンジスタＰ３２から構成されている。ＰトランジスタＰ
３２のドレインとＮトランジスタＮ４１のドレインは，
サブカラム線ＳＣＬｎに共通接続されている。Ｐトラン
ジスタＰ３２のソースとインバータＩ３ｎの入力端子
は，カラムスイッチ選択信号ＣＳＥＬｎが共通入力され
るように接続されている。ＮトランジスタＮ４１のソー
スは，グランドに接続されている。また，Ｐトランジス
タＰ３２のゲートとＮトランジスタＮ４１のゲートは，
インバータＩ４０の出力端子に共通接続されている。か
かる構成によって，ＰトランジスタＰ３２およびＮトラ
ンジスタＮ４１は，グランド電位およびカラムスイッチ
選択信号ＣＳＥＬｎの電位のいずれか一方を選択してサ
ブカラム線ＳＣＬｎに供給する電位選択供給部として機
能することになる。また，ＮトランジスタＮ４２のソー
スおよびドレインは，それぞれ，ＮトランジスタＮ４１
のソースおよびドレインに接続されており，Ｎトランジ
スタＮ４２のゲートは，インバータＩ３ｎの出力端子に
接続されている。
【００５６】各メモリセルバンクブロックＭＢＢ３０，
・・・，ＭＢＢ３ｎは，相互に略同一の回路構成を有す
るものであり，ここでは，メモリセルバンクブロックＭ
ＢＢ３０，ＭＢＢ３ｎを代表的に説明する。
・・・，ＭＢＢ３ｎは，相互に略同一の回路構成を有す
るものであり，ここでは，メモリセルバンクブロックＭ
ＢＢ３０，ＭＢＢ３ｎを代表的に説明する。
【００５７】メモリセルバンクブロックＭＢＢ３０は，
２個のメモリセルＭＣ００，ＭＣ１０を備えている。メ
モリセルＭＣ００は，ビット線ＢＬ００およびワード線
ＷＬ０に接続されており，メモリセルＭＣ１０は，ビッ
ト線ＢＬ１０およびワード線ＷＬ０に接続されている。
２個のメモリセルＭＣ００，ＭＣ１０を備えている。メ
モリセルＭＣ００は，ビット線ＢＬ００およびワード線
ＷＬ０に接続されており，メモリセルＭＣ１０は，ビッ
ト線ＢＬ１０およびワード線ＷＬ０に接続されている。
【００５８】メモリセルバンクブロックＭＢＢ３ｎは，
２個のメモリセルＭＣ０ｎ，ＭＣ１ｎを備えている。メ
モリセルＭＣ０ｎは，ビット線ＢＬ０ｎおよびワード線
ＷＬｎに接続されており，メモリセルＭＣ１ｎは，ビッ
ト線ＢＬ１ｎおよびワード線ＷＬｎに接続されている。
２個のメモリセルＭＣ０ｎ，ＭＣ１ｎを備えている。メ
モリセルＭＣ０ｎは，ビット線ＢＬ０ｎおよびワード線
ＷＬｎに接続されており，メモリセルＭＣ１ｎは，ビッ
ト線ＢＬ１ｎおよびワード線ＷＬｎに接続されている。
【００５９】以上のような構成を有する第３の実施の形
態にかかるＤＲＡＭ３の動作について，図５に基づいて
説明する。
態にかかるＤＲＡＭ３の動作について，図５に基づいて
説明する。
【００６０】ＤＲＡＭ３は，非動作状態，および，ロウ
アクティブ状態にあるときは，従来のマルチバンクＤＲ
ＡＭと略同一に動作する。これに対して，カラムアクテ
ィブ状態においては，以下のように特徴的な動作を行な
う。
アクティブ状態にあるときは，従来のマルチバンクＤＲ
ＡＭと略同一に動作する。これに対して，カラムアクテ
ィブ状態においては，以下のように特徴的な動作を行な
う。
【００６１】このカラムアクティブ状態において，カラ
ム線ＣＬがＬレベルからＨレベルに変化する前に，Ｌレ
ベルにあるカラムスイッチ選択信号ＣＳＥＬ０，・・
・，ＣＳＥＬｎのうち，カラムアクティブバンクに対応
するカラムスイッチ選択信号のみＬレベルからＨレベル
に切り替える。なお，以下，バンクＢＫ３０，バンクＢ
Ｋ３ｎをロウアクティブバンクとし，バンクＢＫ３ｎを
カラムアクティブアクティブバンクとする場合に即して
説明する。
ム線ＣＬがＬレベルからＨレベルに変化する前に，Ｌレ
ベルにあるカラムスイッチ選択信号ＣＳＥＬ０，・・
・，ＣＳＥＬｎのうち，カラムアクティブバンクに対応
するカラムスイッチ選択信号のみＬレベルからＨレベル
に切り替える。なお，以下，バンクＢＫ３０，バンクＢ
Ｋ３ｎをロウアクティブバンクとし，バンクＢＫ３ｎを
カラムアクティブアクティブバンクとする場合に即して
説明する。
【００６２】次に，カラムスイッチ選択信号ＣＳＥＬｎ
がＨレベルとされ，，サブカラムスイッチ回路ＳＣＳＣ
３ｎに備えられたＮトランジスタＮ４２は不活性状態と
される。また，ＰトランジスタＰ３２のソースはＨレベ
ルとされる。一方，カラムスイッチ選択信号ＣＳＥＬ０
はＬレベルを維持するため，サブカラムスイッチ回路Ｓ
ＣＳＣ３０に備えられたＮトランジスタＮ３６は活性状
態とされる。また，ＰトランジスタＰ３１のソースはＬ
レベルとされる。
がＨレベルとされ，，サブカラムスイッチ回路ＳＣＳＣ
３ｎに備えられたＮトランジスタＮ４２は不活性状態と
される。また，ＰトランジスタＰ３２のソースはＨレベ
ルとされる。一方，カラムスイッチ選択信号ＣＳＥＬ０
はＬレベルを維持するため，サブカラムスイッチ回路Ｓ
ＣＳＣ３０に備えられたＮトランジスタＮ３６は活性状
態とされる。また，ＰトランジスタＰ３１のソースはＬ
レベルとされる。
【００６３】カラム線ＣＬのＬレベルからＨレベルへの
変化に伴い，インバータＩ４０は，カラム線ＣＬｂをＨ
レベルからＬレベルとする。カラム線ＣＬｂがＬレベル
とされると，サブカラムスイッチ回路ＳＣＳＣ３ｎに備
えられたＰトランジスタＰ３２は活性状態とされ，Ｎト
ランジスタＮ４１は不活性状態とされる。同様に，サブ
カラムスイッチ回路ＳＣＳＣ３０に備えられたＰトラン
ジスタＰ３１は活性状態とされ，ＮトランジスタＮ３５
は不活性状態とされる。
変化に伴い，インバータＩ４０は，カラム線ＣＬｂをＨ
レベルからＬレベルとする。カラム線ＣＬｂがＬレベル
とされると，サブカラムスイッチ回路ＳＣＳＣ３ｎに備
えられたＰトランジスタＰ３２は活性状態とされ，Ｎト
ランジスタＮ４１は不活性状態とされる。同様に，サブ
カラムスイッチ回路ＳＣＳＣ３０に備えられたＰトラン
ジスタＰ３１は活性状態とされ，ＮトランジスタＮ３５
は不活性状態とされる。
【００６４】以上のように，サブカラムスイッチ回路Ｓ
ＣＳＣ３ｎに備えられたＰトランジスタＰ３２が活性状
態とされ，ＮトランジスタＮ４１，Ｎ４２が不活性状態
とされ，ＰトランジスタＰ３２のソースがＨレベルとさ
れることによって，サブカラム線ＳＣＬｎはＨレベルと
される。したがって，カラムスイッチ回路ＣＳＣ３ｎに
備えられたＮトランジスタＮ３７，Ｎ３８，Ｎ３９，Ｎ
４０は活性化されることになる。
ＣＳＣ３ｎに備えられたＰトランジスタＰ３２が活性状
態とされ，ＮトランジスタＮ４１，Ｎ４２が不活性状態
とされ，ＰトランジスタＰ３２のソースがＨレベルとさ
れることによって，サブカラム線ＳＣＬｎはＨレベルと
される。したがって，カラムスイッチ回路ＣＳＣ３ｎに
備えられたＮトランジスタＮ３７，Ｎ３８，Ｎ３９，Ｎ
４０は活性化されることになる。
【００６５】カラムスイッチ回路ＣＳＣ３ｎに備えられ
たＮトランジスタＮ３７，Ｎ３８が活性化されることに
よって，ビット線対ＢＬ０ｎ／ＢＬｎ０ｂとサブデータ
バスＳＤＢｎ／ＳＤＢｎｂは，カラムスイッチ回路ＣＳ
Ｃ３ｎを介して接続されることになる。したがって，メ
モリセルバンクブロックＭＢＢ３ｎに備えられたメモリ
セルＭＣ０ｎに格納されているデータは，サブデータバ
スＳＤＢｎ／ＳＤＢｎｂに転送可能となる。同様に，カ
ラムスイッチ回路ＣＳＣ３ｎに備えられたＮトランジス
タＮ３９，Ｎ４０が活性化されることによって，ビット
線対ＢＬ１ｎ／ＢＬｎ１ｂとサブデータバスＳＤＢｎ／
ＳＤＢｎｂは，カラムスイッチ回路ＣＳＣ３ｎを介して
接続されることになる。したがって，メモリセルバンク
ブロックＭＢＢ３ｎに備えられたメモリセルＭＣ１ｎに
格納されているデータは，サブデータバスＳＤＢｎ／Ｓ
ＤＢｎｂに転送可能となる。
たＮトランジスタＮ３７，Ｎ３８が活性化されることに
よって，ビット線対ＢＬ０ｎ／ＢＬｎ０ｂとサブデータ
バスＳＤＢｎ／ＳＤＢｎｂは，カラムスイッチ回路ＣＳ
Ｃ３ｎを介して接続されることになる。したがって，メ
モリセルバンクブロックＭＢＢ３ｎに備えられたメモリ
セルＭＣ０ｎに格納されているデータは，サブデータバ
スＳＤＢｎ／ＳＤＢｎｂに転送可能となる。同様に，カ
ラムスイッチ回路ＣＳＣ３ｎに備えられたＮトランジス
タＮ３９，Ｎ４０が活性化されることによって，ビット
線対ＢＬ１ｎ／ＢＬｎ１ｂとサブデータバスＳＤＢｎ／
ＳＤＢｎｂは，カラムスイッチ回路ＣＳＣ３ｎを介して
接続されることになる。したがって，メモリセルバンク
ブロックＭＢＢ３ｎに備えられたメモリセルＭＣ１ｎに
格納されているデータは，サブデータバスＳＤＢｎ／Ｓ
ＤＢｎｂに転送可能となる。
【００６６】一方，サブカラムスイッチ回路ＳＣＳＣ３
０に備えられたＰトランジスタＰ３１およびＮトランジ
スタＮ３６が活性状態とされ，ＮトランジスタＮ３５が
不活性状態とされ，ＰトランジスタＰ３１のソースがＬ
レベルとされることによって，サブカラム線ＳＣＬ０は
Ｌレベルとされる。このため，カラムスイッチ回路ＣＳ
Ｃ３０に備えられたＮトランジスタＮ３１，Ｎ３２，Ｎ
３３，Ｎ３４は，不活性状態を維持することになる。し
たがって，メモリセルバンクブロックＭＢＢ３０に備え
られたメモリセルＭＣ００，ＭＣ１０に格納されている
データがサブデータバスＳＤＢ０／ＳＤＢ０ｂに転送さ
れることはない。
０に備えられたＰトランジスタＰ３１およびＮトランジ
スタＮ３６が活性状態とされ，ＮトランジスタＮ３５が
不活性状態とされ，ＰトランジスタＰ３１のソースがＬ
レベルとされることによって，サブカラム線ＳＣＬ０は
Ｌレベルとされる。このため，カラムスイッチ回路ＣＳ
Ｃ３０に備えられたＮトランジスタＮ３１，Ｎ３２，Ｎ
３３，Ｎ３４は，不活性状態を維持することになる。し
たがって，メモリセルバンクブロックＭＢＢ３０に備え
られたメモリセルＭＣ００，ＭＣ１０に格納されている
データがサブデータバスＳＤＢ０／ＳＤＢ０ｂに転送さ
れることはない。
【００６７】以上のように，第３の実施の形態にかかる
ＤＲＡＭ３によれば，第１，２の実施の形態にかかるＤ
ＲＡＭ１，２と同様に，イコライズされているサブデー
タバスと，データを増幅して待機中とされているビット
線対は，カラムスイッチ選択信号によって動作するサブ
カラムスイッチ回路およびカラムスイッチ回路によって
電気的に切断されるため，貫通電流の発生が防止され，
電力消費が低減されることになる。
ＤＲＡＭ３によれば，第１，２の実施の形態にかかるＤ
ＲＡＭ１，２と同様に，イコライズされているサブデー
タバスと，データを増幅して待機中とされているビット
線対は，カラムスイッチ選択信号によって動作するサブ
カラムスイッチ回路およびカラムスイッチ回路によって
電気的に切断されるため，貫通電流の発生が防止され，
電力消費が低減されることになる。
【００６８】さらに，第３の実施の形態にかかるＤＲＡ
Ｍ３によれば，カラム線ＣＬｂは，各バンクＢＫ３０，
・・・，ＢＫ３ｎに備えられたカラムスイッチ回路ＣＳ
Ｃ３０，・・・，ＣＳＣ３ｎに対して，サブカラムスイ
ッチ回路ＳＣＳＣ３０，・・・，ＳＣＳＣ３ｎを介して
接続される。図４に示すように，各カラムスイッチ回路
ＣＳＣ３０，・・・，ＣＳＣ３ｎにおいて，２個のＮト
ランジスタＮ３１／Ｎ３２，Ｎ３３／Ｎ３４，・・・か
らなるスイッチ手段が複数備えられた場合であっても，
カラム線ＣＬに接続される負荷の増加が防止される。し
たがって，カラム線ＣＬを短時間で活性化／非活性化さ
せることが可能となり，結果的にＤＲＡＭ３の高速動作
が実現する。
Ｍ３によれば，カラム線ＣＬｂは，各バンクＢＫ３０，
・・・，ＢＫ３ｎに備えられたカラムスイッチ回路ＣＳ
Ｃ３０，・・・，ＣＳＣ３ｎに対して，サブカラムスイ
ッチ回路ＳＣＳＣ３０，・・・，ＳＣＳＣ３ｎを介して
接続される。図４に示すように，各カラムスイッチ回路
ＣＳＣ３０，・・・，ＣＳＣ３ｎにおいて，２個のＮト
ランジスタＮ３１／Ｎ３２，Ｎ３３／Ｎ３４，・・・か
らなるスイッチ手段が複数備えられた場合であっても，
カラム線ＣＬに接続される負荷の増加が防止される。し
たがって，カラム線ＣＬを短時間で活性化／非活性化さ
せることが可能となり，結果的にＤＲＡＭ３の高速動作
が実現する。
【００６９】以上，添付図面を参照しながら本発明の好
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
【００７０】
【発明の効果】以上説明したように，本発明にかかる半
導体記憶装置によれば，チップサイズの増大を抑えつ
つ，データ転送の必要がないバンクにおいて，ビット線
対とデータバスの間に貫通電流の発生を防止することが
可能となる。したがって，省電力化が実現することにな
る。
導体記憶装置によれば，チップサイズの増大を抑えつ
つ，データ転送の必要がないバンクにおいて，ビット線
対とデータバスの間に貫通電流の発生を防止することが
可能となる。したがって，省電力化が実現することにな
る。
【図１】本発明の第１の実施の形態にかかるＤＲＡＭの
構成を示す回路図である。
構成を示す回路図である。
【図２】図１のＤＲＡＭの動作を示すタイミングチャー
トである。
トである。
【図３】本発明の第２の実施の形態にかかるＤＲＡＭの
構成を示す回路図である。
構成を示す回路図である。
【図４】本発明の第３の実施の形態にかかるＤＲＡＭの
構成を示す回路図である。
構成を示す回路図である。
【図５】図４のＤＲＡＭの動作を示すタイミングチャー
トである。
トである。
【図６】図１，図３，図４のＤＲＡＭに備えられたイコ
ライズ回路の構成を示す回路図である。
ライズ回路の構成を示す回路図である。
１ ＤＲＡＭ ＢＫ１ｎ バンク ＢＬｎ／ＢＬｎｂ ビット線対 ＣＬ カラム線 ＣＳＣ２ｎ カラムスイッチ回路 ＣＳＥＬｎ カラムスイッチ選択信号 ＥＱｎ イコライズ回路 ＭＢＢ１ｎ メモリセルバンクブロック ＭＣ メモリセル ＳＡｎ センスアンプ ＳＣＬｎ サブカラム線 ＳＣＳＣ２ｎ サブカラムスイッチ回路 ＳＤＢｎ／ＳＤＢｎｂ サブデータバス ＷＬｎ ワード線 Ｘａｄｄｒｅｓｓ Ｘアドレス信号 Ｙａｄｄｒｅｓｓ Ｙアドレス信号 ｃｄ カラムデコーダ ｒｄｎ ロウデコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松下 裕一 宮崎県宮崎郡清武町大字木原7083番地 株 式会社沖マイクロデザイン宮崎内 Ｆターム(参考） 5B024 AA01 BA15 BA18 CA07 CA16
Claims (5)
- 【請求項１】 複数のメモリセルを有する複数のバンク
から成る半導体記憶装置において，前記各バンクは，前
記メモリセルに格納されているデータが読み出されるビ
ット線対とデータバスとを接続するスイッチ手段を備
え，前記各スイッチ手段は，前記各スイッチ手段に割り
当てられたスイッチ手段選択信号によって制御される第
１ゲート部と，前記複数のバンクに共通のカラムデコー
ダによって制御される第２ゲート部とを備え，前記第１
ゲート部および第２ゲート部は，前記ビット線対に対し
て直列に接続されたことを特徴とする半導体記憶装置。 - 【請求項２】 前記第１ゲート部は，第１トランジスタ
および第２トランジスタから構成され，前記第２ゲート
部は，第３トランジスタおよび第４トランジスタから構
成され，前記第１トランジスタの制御端子および前記第
２トランジスタの制御端子には，前記スイッチ手段選択
信号が入力され，前記第３トランジスタの制御端子およ
び前記第４トランジスタの制御端子には，前記カラムデ
コーダから出力されるカラムデコーダ出力信号が入力さ
れ，前記第１トランジスタの第１端子および前記第２ト
ランジスタの第１端子は，前記ビット線対に接続され，
前記第１トランジスタの第２端子は，前記第３トランジ
スタの第１端子に接続され，前記第２トランジスタの第
２端子は，前記第４トランジスタの第１端子に接続さ
れ，前記第３トランジスタの第２端子および前記第４ト
ランジスタの第２端子は，前記データバスに接続された
ことを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 複数のメモリセルを有する複数のバンク
から成る半導体記憶装置において，前記各バンクは，前
記メモリセルに格納されているデータが読み出されるビ
ット線対とデータバスとを接続するスイッチ手段と，前
記スイッチ手段を制御するサブスイッチ手段とを備え，
前記サブスイッチ手段は，前記各スイッチ手段に割り当
てられたスイッチ手段選択信号が一の論理レベルのと
き，前記複数のバンクに共通のカラムデコーダから出力
されるカラムデコーダ出力信号を通過させ前記スイッチ
手段に供給するトランスファゲートと，前記スイッチ手
段選択信号が他の論理レベルのとき，所定の電位を前記
スイッチ手段に供給するトランジスタとを備えたことを
特徴とする半導体記憶装置。 - 【請求項４】 複数のメモリセルを有する複数のバンク
から成る半導体記憶装置において，前記各バンクは，前
記メモリセルに格納されているデータが読み出されるビ
ット線対とデータバスとを接続するスイッチ手段と，前
記スイッチ手段を制御するサブスイッチ手段とを備え，
前記サブスイッチ手段は，前記複数のバンクに共通のカ
ラムデコーダから出力されるカラムデコーダ出力信号に
基づき，前記スイッチ手段との接続ノードに対して，所
定の電位，または，前記各スイッチ手段に割り当てられ
たスイッチ手段選択信号の電位のいずれか一方を供給す
る電位選択供給部と，前記電位選択供給部の状態に関わ
らず前記接続ノードの電位を前記所定の電位に固定する
ことが可能なトランジスタとを備えたことを特徴とする
半導体記憶装置。 - 【請求項５】 前記電位選択供給部は，Ｐチャネル型ト
ランジスタとＮチャネル型トランジスタから構成され，
前記Ｐチャネル型トランジスタのドレインと前記Ｎチャ
ネル型トランジスタのドレインは，前記接続ノードに接
続され，前記Ｐチャネル型トランジスタのソースには，
前記スイッチ手段選択信号が入力され，前記Ｎチャネル
型トランジスタのソースには，前記所定の電位が供給さ
れることを特徴とする請求項４に記載の半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10370975A JP2000195264A (ja) | 1998-12-25 | 1998-12-25 | 半導体記憶装置 |
| US09/418,040 US6163496A (en) | 1998-12-25 | 1999-10-14 | Semiconductor memory device having a common column decoder shared by plurality of banks |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10370975A JP2000195264A (ja) | 1998-12-25 | 1998-12-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000195264A true JP2000195264A (ja) | 2000-07-14 |
Family
ID=18497920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10370975A Pending JP2000195264A (ja) | 1998-12-25 | 1998-12-25 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6163496A (ja) |
| JP (1) | JP2000195264A (ja) |
Families Citing this family (3)
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