JP3599963B2

JP3599963B2 - 半導体集積回路

Info

Publication number: JP3599963B2
Application number: JP20417597A
Authority: JP
Inventors: 秀治矢幡; 健一福井; 洋二西尾; 厚平石; 貞幸森田
Original assignee: Renesas Technology Corp; Hitachi ULSI Systems Co Ltd
Current assignee: Renesas Technology Corp; Hitachi Solutions Technology Ltd
Priority date: 1997-07-30
Filing date: 1997-07-30
Publication date: 2004-12-08
Anticipated expiration: 2017-07-30
Also published as: JPH1145582A

Description

【０００１】
【発明の属する技術分野】
本発明は、データバス、データバスを駆動するバッファ及びデータバスのデータを駆動するバッファを有する半導体集積回路に係り、更に詳しくはスタティックＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に好適なデータバスの階層化に関する。
【０００２】
【従来の技術】
従来例を図２に示す。従来回路は、ＸアドレスをデコードするＸデコーダと、ＹアドレスをデコードするＹデコーダと、上記デコーダのデコードに基づいて、所定の複数のメモリセルに保持されているデータをビット線を介して出力し、また、入力データをビット線を介して所定のメモリセルに書き込むメモリセルを複数有してなるメモリセルアレーと、出力された所定の複数のビット線からのデータの信号を増幅するセンスアンプと、上記センスアンプの出力をリードデータバスに伝える読み出し用バッファと、上記リードデータバスのデータを出力する出力回路と、入力データをライトデータバスに伝える入力回路と、上記ライトデータバスのデータを上記デコーダのデコードに基づいて、ビット線に伝える書き込み用バッファとから構成されており、上記センスアンプと書き込み用バッファは、Ｒｅａｄ／Ｗｒｉｔｅ制御回路にて、Ｙデコーダでデコードされた信号と制御信号とを用いて生成されたＲｅａｄ及びＷｒｉｔｅ制御信号により、それぞれ制御される。このとき、Ｒｅａｄ及びＷｒｉｔｅ制御信号にはＹアドレスの情報が含まれている。
【０００３】
なお、このような構成を有する回路に関しては、例えば、ＩＥＩＣＥＴｒａｎｓａｃｔｉｏｎｓｏｎＥｌｅｃｔｒｏｎｉｃｓｖｏｌ．Ｅ７９−Ｃｎｏ．６Ｊｕｎｅ１９９６の第７３５頁〜第７４２頁に開示されている。
【０００４】
【発明が解決しようとする課題】
今後メモリの大容量化が進むに伴い、従来回路では、書き込み用バッファ及び、センスアンプと読み出し用バッファの数を増やす、または以下に示す方法により大容量化を実現していく。
【０００５】
従来例（図２）におけるメモリアレーとセンスアンプ間には通常読み出し用Ｙセレクタ、メモリセルと書き込み用バッファ間には通常書き込み用Ｙセレクタがあり、それぞれ複数のビット線とコモンリードデータ線及びコモンライトデータ線を接続している（図３）。よって、メモリの大容量化を実現するには、Ｙセレクトにつながるビット線数を増やすという方法もある。
【０００６】
しかしながら、書き込み用バッファ及び、センスアンプと読み出し用バッファの数を増やすと、データバスにつながる負荷が増大し、センスアンプ出力から出力回路及び、入力回路から書き込み用バッファまでのデータ転送の遅延時間が増大する。また、Ｙセレクトにつながるビット線数を増やすと、コモンリードデータ線及びコモンライトデータ線につながる負荷が増大し、メモリセルからセンスアンプ入力及び、書き込み用バッファからメモリセルまでのデータ転送の遅延時間が増大する。よって、従来回路では、メモリの大容量化を実現するとデータ転送の遅延時間の増加を招かざるを得ない。つまり、今後、大容量化とともに重要となる高速化の要求を満足することが難しくなる。このことから、センスアンプ出力から出力回路及び、入力回路から書き込み用バッファまでのデータ転送の遅延時間、または、メモリセルからセンスアンプ入力及び、書き込み用バッファタからメモリセルまでのデータ転送の遅延時間の短縮が望まれる。例えば、読出しサイクル１３３ＭＨｚで動作する１ＭｂｉｔスタティックＲＡＭを用いたキャッシュメモリに対し、容量が２Ｍｂｉｔで２００ＭＨｚを越えるような高速なキャッシュメモリでは上記遅延時間の１０％以上の高速化が望まれていた。
【０００７】
そこで、本発明の目的は、データバスを階層化して負荷容量を軽くし、センスアンプ出力から出力回路及び、入力回路から書き込み用バッファまでのデータ転送の遅延時間を短縮し、メモリが大容量化されても高速化の要求を満足する回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体集積回路は、センスアンプと読み出し用バッファの間に読み出し用セレクタを導入し、読み出し用セレクタと読み出し用バッファ間にサブリードデータ線を設けた。また、書き込み用バッファとコモンデータ線の間に書き込み用セレクタを導入し、書き込み用バッファと書き込み用セレクタ間にサブライトデータ線を設けた。この結果、データバスが階層化され、データバスにつながる負荷容量が減り、センスアンプ出力から出力回路及び、入力回路から書き込み用バッファまでのデータ転送の遅延時間を短縮できる。
【０００９】
【発明の実施の形態】
以下、本発明に係る半導体集積回路の好適な実施の形態について、添付図面を用いて説明する。
【００１０】
図１は、本発明の半導体集積回路の一実施の形態である回路構成図である。図１に示す回路は、ＸアドレスデータをデコードするＸデコーダと、ＹアドレスデータをデコードするＹデコーダと、上記デコーダのデコードに基づいて、所定の複数のメモリセルに保持されているデータをビット線を介して出力し、また、入力データをビット線を介して所定のメモリセルに書き込むメモリセルを複数有してなるメモリセルアレーと、出力された所定の複数のビット線からのデータの信号を増幅するセンスアンプと、上記センスアンプの複数の出力から上記デコーダのデコードに基づいて、１つの出力を選択する読み出し用セレクタと、上記読み出し用セレクタの出力であるサブリードデータ線のデータをリードデータバスに伝える読み出し用バッファと、上記リードデータバスのデータを出力する出力回路と、入力データをライトデータバスに伝える入力回路と、上記ライトデータバスのデータをサブライトデータ線に伝える書き込み用バッファと、上記サブライトデータ線のデータを上記デコーダのデコードに基づいて、ビット線に伝える書き込み用セレクタとから構成されており、上記センスアンプ及び読み出し用セレクタ、書き込み用セレクタは、Ｒｅａｄ／Ｗｒｉｔｅ制御回路にて、Ｙデコーダでデコードされた信号と制御信号とを用いて生成されたＲｅａｄ及びＷｒｉｔｅ制御信号により、それぞれ制御されている。なお、Ｒｅａｄ及びＷｒｉｔｅ制御信号にはＹアドレス情報が含まれている。
【００１１】
本方式では、サブリードデータ線及びサブライトデータ線を導入することにより、データバスを階層化でき、データバスにつながる負荷容量を軽減できる。その結果、センスアンプ出力から出力回路及び、入力回路から書き込み用バッファまでのデータ転送の遅延時間を短縮できる。
【００１２】
例えば、図４に示すように、Ｙアドレスを１本Ｒｅａｄ／Ｗｒｉｔｅ制御回路に入力するようにすると、読み出し用セレクタにセンスアンプを２つ接続できることになり、データバスにつながる読み出し用バッファは、従来（ｎ個）の半分（ｎ／２個）になる。同様に書き込み用セレクタにはコモンライトデータ線対が二つつながることになり、データバスにつながる書き込み用バッファは従来（ｎ個）の半分（ｎ／２個）になる。さらに、Ｙアドレスを２本Ｒｅａｄ／Ｗｒｉｔｅ制御回路に入力するようにすると、データバスにつながる読み出し用及び書き込み用バッファの数は従来の１／４となる。
【００１３】
しかし、Ｙアドレスの入力本数をこのまま増やしていくと、サブリードデータ線及びサブライトデータ線の負荷が重くなり、逆に遅延時間が増大することになる。つまり、最適なＹアドレスの入力本数が存在することになる。しかし、この入力本数の最適値は、メモリ容量、チップ構成等により異なる。
【００１４】
図５は、本発明に係る半導体集積回路の第２の実施例である。第１の実施例（図１）に対し、センスアンプと読み出しセレクタの間にセンスアンプ出力をラッチする回路を導入した。本実施例においても、ＹアドレスのＲｅａｄ／Ｗｒｉｔｅ制御回路への入力本数を増やすことにより、データバスにつながる読み出し用及び書き込み用バッファ数を低減できる。さらに、この場合も、遅延時間を最小とするＹアドレスの最適な入力本数が存在する。この入力本数の最適値は、メモリ容量、チップ構成等により異なる。
【００１５】
図６は、本発明に係る半導体集積回路の第３の実施例である。第１の実施例（図１）に対し、リードデータバスとライトデータバスを共通化した。本実施例においても、ＹアドレスのＲｅａｄ／Ｗｒｉｔｅ制御回路への入力本数を増やすことにより、共通化したデータバスにつながる読み出し用及び書き込み用バッファ数を低減できる。さらに、この場合も、遅延時間を最小とするＹアドレスの最適な入力本数が存在する。この入力本数の最適値は、メモリ容量、チップ構成等により異なる。
【００１６】
図７は、本発明に係る半導体集積回路の第４の実施例である。第１の実施例（図２）に対し、コモンリードデータ線とコモンライトデータ線を共通化した。本実施例においても、ＹアドレスのＲｅａｄ／Ｗｒｉｔｅ制御回路への入力本数を増やすことにより、共通化したデータバスにつながる読み出し用及び書き込み用バッファ数を低減できる。さらに、この場合も、遅延時間を最小とするＹアドレスの最適な入力本数が存在する。この入力本数の最適値は、メモリ容量、チップ構成等により異なる。
【００１７】
図８は、第１の実施例（図１）における読み出し用セレクタ及び読み出し用バッファの実施例であり、第１の実施例（図１）において、読み出し用セレクタにセンスアンプが２つ接続している場合（図４）である。つまり、読み出し用バッファの数が従来の半分になっている。図８において、読み出し用セレクタは、二つのＰＭＯＳ（ＭＰ８０１、ＭＰ８０２）と一つのＮＭＯＳ（ＭＮ８０１）から構成されている。ＭＰ８０１のゲートにはＲｅａｄ／Ｗｒｉｔｅ制御回路で生成されたＲｅａｄ制御信号の反転信号対の一方ＲＹ０Ｂが入力され、ソースはセンスアンプＳＡ０の出力に接続され、ドレインはサブリードデータ線ＳＲ０に接続されている。ＭＰ８０２のゲートにはＲｅａｄ／Ｗｒｉｔｅ制御回路で生成されたＲｅａｄ制御信号の反転信号対の他方ＲＹ１Ｂが入力され、ソースはセンスアンプＳＡ１の出力に接続され、ドレインはサブリードデータ線ＳＲ０に接続されている。ＭＮ８０１のゲートにはＲｅａｄ制御信号の反転信号対の一方ＲＹ０Ｂと他方ＲＹ１ＢのＡＮＤ論理をとった信号が入力され、ソースは接地電位（ＧＮＤ）が接続され、ドレインはサブリードデータ線ＳＲ０が接続され、ＭＰ８０１、ＭＰ８０２のドレインと共通になっている。また、リードデータバスをプリチャージ論理で動作させるため、読み出し用バッファは一つのＮＭＯＳ（ＭＮ８０２）により構成されている。ＭＮ８０２のゲートにはサブリードデータ線ＳＲ０が入力され、ソースにはＧＮＤが接続され、ドレインにはリードデータバスが接続されている。上記センスアンプ及び読み出し用セレクタ、読み出し用バッファを１リードブロック（ＲＢ（０））とすると、センスアンプｎ個に対しｎ／２個のリードブロック（〜ＲＢ（ｎ／２ー１））が存在する。このような構成の回路では、例えば、ＲＹ０Ｂが選択されてＬｏｗになるとセンスアンプＳＡ０出力（例えばＨｉｇｈ）がサブリードデータ線ＳＲ０１に出力される。このとき、ＭＮ８０１の入力はＬｏｗであるため、サブリードデータ線ＳＲ０はＧＮＤにひかれることなくＨｉｇｈになり、読み出し用バッファＭＮ８０２がＯＮする。この結果、リードデータバスがＧＮＤにひかれ、データが出力回路に到達する。読み出し用バッファＭＮ８０２がＯＮするときは、リードデータバスをプリチャージしているＰＭＯＳ（ＭＰ８０３）がＯＦＦするよう、プリチャージ制御信号ＰＲがＨｉｇｈになっている。データが出力回路に到達後、プリチャージ制御信号ＰＲがＬｏｗになりＭＰ８０３がＯＮし、リードデータバスがプリチャージされる。このとき、ＲＹ０Ｂが非選択（Ｈｉｇｈ）となり、ＭＰ８０１がＯＦＦ、ＭＮ８０１がＯＮして、サブリードデータ線ＳＲ０１はセンスアンプＳＡ０出力と切り離され、ＧＮＤにひかれる。この結果、読み出し用バッファＭＮ８０２がＯＦＦとなり、ＭＰ８０３からＭＮ８０１に余計な電流が流れず、リードデータバスがプリチャージされる。
【００１８】
例えば、０．４μｍＣＭＯＳプロセスを用いた２ＭｂｉｔキャッシュＳＲＡＭにおいて、上記実施例を適用すると、リードデータバスにつながる上記リードブロック数は、従来の１６個（＝ｎ）から半分の８個（＝ｎ／２）となる。つまり、リードデータバスにつながる読み出し用バッファ数が、従来の１６個から半分の８個となり、センスアンプ出力から出力回路までのデータ転送の遅延時間を約０．２ｎｓ、約１５％高速化できる。また、この０．４μｍＣＭＯＳプロセスを用いた２ＭｂｉｔキャッシュＳＲＡＭにおいては、レイアウトの制約上、リードデータバスにつながる読み出し用バッファ数は８個が最適であった。
【００１９】
図９は、第１の実施例（図１）における書き込み用セレクタ及び書き込み用バッファの実施例であり、第１の実施例（図１）において、書き込み用セレクタにコモンライトデータ線対が２つついている場合である。つまり、書き込み用バッファの数が従来の半分になっている。図９において書き込み用セレクタは、４つのＮＭＯＳ（ＭＮ９０１、ＭＮ９０２、ＭＮ９０３、ＭＮ９０４）で構成されている。ＭＮ９０１のゲートはＲｅａｄ／Ｗｒｉｔｅ制御回路で生成されたＷｒｉｔｅ制御信号対の一方ＷＹ０が入力され、ソースにはサブライトデータ線対の一方ＳＷ０１が接続され、ドレインにはコモンライトデータ線対の一方ＣＷＤ０が接続されている。ＭＮ９０２のゲートにＷＹ０が入力され、ＭＮ９０１のゲートと共通になっており、ソースはサブライトデータ線対の他方ＳＷ０１Ｂに接続され、ドレインはコモンライトデータ線対の他方ＣＷＤ０Ｂに接続されている。ＭＮ９０３のゲートはＷｒｉｔｅ制御信号対の他方ＷＹ１が入力され、ソースにはＳＷ０１が接続され、ドレインにはコモンライトデータ線対の一方ＣＷＤ１が接続されている。ＭＮ９０４のゲートにＷＹ１が入力され、ＭＮ９０３のゲートと共通になっており、ソースはＳＷ０１Ｂに接続され、ドレインはコモンライトデータ線対の他方ＣＷＤ１Ｂに接続されている。また、書き込み用バッファは、インバータ（ＩＮＶ９０１）と二つのＮＭＯＳ（ＭＮ９０５、ＭＮ９０６）から構成されている。ＩＮＶ９０１の入力はライトデータバスが接続されている。ＭＮ９０５のゲートはＩＮＶ９０１の出力が接続され、ソースは接地電位（ＧＮＤ）が接続され、ドレインはサブライトデータ線対の一方ＳＷ０１が接続されＭＮ９０１、ＭＮ９０３のソースと共通になっている。ＭＮ９０６のゲートはライトデータバスが入力されＩＮＶ９０１の入力と共通になっており、ソースはＧＮＤと接続され、ドレインはサブライトデータ線対の他方ＳＷ０１Ｂに接続されＭＮ９０２、ＭＮ９０４のソースと共通になっている。さらに、コモンライトデータ線対ＣＷＤ０、ＣＷＤ０Ｂは二つのＰＭＯＳ（ＭＰ９０１、ＭＰ９０２）によりＨｉｇｈ側の電位が保証され、三つのＰＭＯＳ（ＭＰ９０３、ＭＰ９０４、ＭＰ９０５）によりイコライズ及びプリチャージされる。ＭＰ９０１のゲートにはコモンライトデータ線対の一方ＣＷＤ０が入力され、ドレインはコモンライトデータ線対の他方ＣＷＤ０Ｂが接続されている。ＭＰ９０２のゲートにはコモンライトデータ線対の他方ＣＷＤ０Ｂが入力され、ドレインはコモンライトデータ線対の一方ＣＷＤ０が接続されている。ＭＰ９０１、ＭＰ９０２のソースは共通であり、電源電圧（Ｖｄｄ）に接続されている。ＭＰ９０３のソースとＭＰ９０４のドレインはコモンライトデータ線対の一方ＣＷＤ０に接続され、ＭＰ９０３のドレインとＭＰ９０５のドレインはコモンライトデータ線対の他方ＣＷＤ０Ｂに接続され、ＭＰ９０４、ＭＰ９０５のソースはＶｄｄに接続され、ＭＰ９０３、ＭＰ９０４、ＭＰ９０５のゲートはイコライズ制御信号ＥＱに接続されている。同様に、コモンライトデータ線対ＣＷＤ１、ＣＷＤ１Ｂは二つのＰＭＯＳ（ＭＰ９０６、ＭＰ９０７）によりＨｉｇｈ側の電位が保証され、三つのＰＭＯＳ（ＭＰ９０８、ＭＰ９０９、ＭＰ９１０）によりイコライズ及びプリチャージされる。ＭＰ９０６のゲートにはコモンライトデータ線対の一方ＣＷＤ１が入力され、ドレインはコモンライトデータ線対の他方ＣＷＤ１Ｂが接続されている。ＭＰ９０７のゲートにはコモンライトデータ線対の他方ＣＷＤ１Ｂが入力され、ドレインはコモンライトデータ線対の一方ＣＷＤ１が接続されている。ＭＰ９０６、ＭＰ９０７のソースは共通であり、Ｖｄｄに接続されている。ＭＰ９０８のソースとＭＰ９０９のドレインはコモンライトデータ線対の一方ＣＷＤ１に接続され、ＭＰ９０８のドレインとＭＰ９１０のドレインはコモンライトデータ線対の他方ＣＷＤ１Ｂに接続され、ＭＰ９０９、ＭＰ９１０のソースはＶｄｄに接続され、ＭＰ９０８、ＭＰ９０９、ＭＰ９１０のゲートはイコライズ制御信号ＥＱに接続されている。上記書き込み用バッファ及び書き込み用セレクタ、イコライズＰＭＯＳ、Ｈｉｇｈ電位を保証するＰＭＯＳを１ライトブロック（ＷＢ（０））とすると、コモンライト線対ｎ個に対しｎ／２個のライトブロック（〜ＷＢ（ｎ／２ー１））が存在する。このような構成の回路では、例えば、ライトデータバスがＬｏｗになるとＭＮ９０４がＯＦＦすると共にＩＮＶ９０１の出力がＨｉｇｈになりＭＮ９０３がＯＮし、サブライトデータ線対の一方ＳＷ０１がＬｏｗになる。このとき、Ｗｒｉｔｅ制御信号ＷＹ０が選択される（Ｈｉｇｈになる）と、ＭＮ９０１、ＭＮ９０２がＯＮし、コモンライトデータ線対（ＣＷＤ０、ＣＷＤ０Ｂ）とサブライトデータ線対（ＳＷ０１、ＳＷ０１Ｂ）が接続される。このとき、イコライズ制御信号ＥＱはＨｉｇｈであり、ＭＰ９０３、ＭＰ９０４、ＭＰ９０５がＯＦＦしているため、イコライズは解除されている。この結果、コモンライトデータ線対の一方ＣＷＤ０がＬｏｗになり、ＭＮ９０１がＯＮし、コモンライトデータ線対の他方ＣＷＤ０ＢはＨｉｇｈに保持される。これらのデータがメモリセルに書き込まれた後、Ｗｒｉｔｅ制御信号ＷＹ０が非選択になり（Ｌｏｗになり）、ＣＷＤ０、ＣＷＤ０ＢとＳＷ０１、ＳＷ０１Ｂの接続がきれる。このとき、イコライズ制御信号ＥＱがＬｏｗになり、ＭＰ９０３、ＭＰ９０４、ＭＰ９０５がＯＮし、コモンライトデータ線対ＣＷＤ０、ＣＷＤ０ＢはＨｉｇｈにプリチャージされ、初期状態に戻る。
【００２０】
例えば、０．４μｍＣＭＯＳプロセスを用いた２ＭｂｉｔキャッシュＳＲＡＭにおいて、上記実施例を適用すると、ライトデータバスにつながる上記ライトブロック数は、従来の１６個（＝ｎ）から半分の８個（＝ｎ／２）となる。つまり、ライトデータバスにつながる書き込み用バッファ数が、従来の１６個から半分の８個となり、入力回路から書き込み用バッファまでのデータ転送の遅延時間が約０．１２ｎｓ、約１５％高速化される。また、この０．４μｍＣＭＯＳプロセスを用いた２ＭｂｉｔキャッシュＳＲＡＭにおいては、レイアウトの制約上、ライトデータバスにつながる書き込み用バッファ数は８個が最適であった。
【００２１】
以上、本発明の好適な実施の形態について説明したが、本発明は前記実施の形態に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。
【００２２】
【発明の効果】
前述した実施の形態から明らかなように、本発明によれば、データバスにつながる読み出し用及び書き込み用バッファ数を低減することによりセンスアンプ出力から出力回路までのデータ転送の遅延時間及び、入力回路から書き込み用バッファまでのデータ転送の遅延時間を短縮できる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の一実施の形態を示す回路構成図である。
【図２】従来の回路構成図である。
【図３】図２に示す従来の回路構成の一部を示す回路構成図である。
【図４】図１において、読み出し用セレクタ１個につきにセンスアンプが２個、書き込み用セレクタ１個につきコモンライトデータ線対が２つ接続している回路構成図である。
【図５】本発明に係る半導体集積回路の第２の実施の形態を示す回路構成図である。
【図６】本発明に係る半導体集積回路の第３の実施の形態を示す回路構成図である。
【図７】本発明に係る半導体集積回路の第４の実施の形態を示す回路構成図である。
【図８】図１に示した読み出し用セレクタ及び読み出し用バッファの一実施の形態を示す回路図である。
【図９】図１に示した書き込み用セレクタ及び書き込み用バッファの一実施の形態を示す回路図である。
【符号の説明】
ＭＰ８０１〜ＭＰ９１０…ＰＭＯＳトランジスタ、ＭＮ８０１〜ＭＮ９０６…ＮＭＯＳトランジスタ、Ｖｄｄ…電源電圧、ＧＮＤ…接地電圧、ＳＡ０〜ＳＡ１…センスアンプ、ＳＲ０１…サブリードデータ線、ＲＹ０Ｂ，ＲＹ１Ｂ…Ｒｅａｄ制御信号の反転信号、ＲＢ（０）〜ＲＢ（ｎ／２ー１）…リードブロック、ＣＷＤ０，ＣＷＤ０Ｂ，ＣＷＤ１，ＣＷＤ１Ｂ…コモンライトデータ線、ＳＷ０１，ＳＷ０１Ｂ…サブライトデータ線、ＷＹ０，ＷＹ１…Ｗｒｉｔｅ制御信号、ＷＢ（０）〜ＷＢ（ｎ／２ー１）…ライトブロック。

Claims

アドレスデータをデコードするデコーダと、
上記デコーダのデコードに基づいて、所定の複数のメモリセルに保持されているデータをビット線を介して出力し、また、入力データをビット線を介して所定のメモリセルに書き込むメモリセルを複数有してなるメモリセルアレーと、
出力された所定の複数のビット線からのデータの信号を増幅するセンスアンプと、
上記センスアンプの複数の出力から上記デコーダのデコードに基づいて、１つの出力を選択する読み出し用セレクタと、
上記読み出し用セレクタの出力であるサブリードデータ線のデータをリードデータバスに伝える読み出し用バッファと、
上記リードデータバスのデータを出力する出力回路と、
入力データをライトデータバスに伝える入力回路と、
上記ライトデータバスのデータをサブライトデータ線に伝える書き込みバッファと、
上記サブライトデータ線のデータを上記デコーダのデコードに基づいて、ビット線に伝える書き込み用セレクタとを有し、
上記読み出し用セレクタは、
各ゲートが上記デコーダのデコードに基づくデコード信号の反転信号と接続され、各ソースが上記センスアンプ出力または上記ラッチ出力に接続され、各ドレインが上記サブリードデータ線に接続されて共通になっている複数のＰＭＯＳと、
ゲートが上記複数のＰＭＯＳのゲートに入力される信号の全てに対しＡＮＤ論理をとった信号に接続され、ソースが第１の電源に接続され、ドレインが上記サブリードデータ線に接続される第１のＮＭＯＳとからなることを特徴とする半導体集積回路。
上記アドレスデコーダが、ＸアドレスをデコードするＸデコーダと、
ＹアドレスをデコードするＹデコーダからなる請求項１記載の半導体集積回路。
上記リードデータバスとライトデータバスが共通である請求項１または２記載の半導体集積回路。
上記センスアンプと読み出し用セレクタの間に、センスアンプ出力をラッチする回路を有してなる請求項１及び２、３のうちいずれかに記載の半導体集積回路。
上記読み出し用セレクタにつながる読み出し用バッファは、ゲートが上記サブリードデータ線に接続され、ソースが第１の電源に接続され、ドレインがリードデータバスまたは、リード、ライト共通のデータバスに接続される第２のＮＭＯＳからなる請求項１及び２、３、４のうちいずれかに記載の半導体集積回路。
上記書き込み用セレクタは、複数のＮＭＯＳ対からなり、
上記複数のＮＭＯＳ対のゲートは共通となっており、上記デコーダのデコードに基づいたデコード信号が接続され、ソース対はサブライトデータ線対に接続されてそれぞれ共通になっており、ドレイン対は複数のビット線対に接続するコモンデータ線対に接続されている請求項１及び２、３、４、５のうちいずれかに記載の半導体集積回路。
上記書き込み用セレクタにつながる書き込み用バッファは、入力がライトデータバスまたは、リード、ライト共通のデータバスである第１のインバータと、
ゲートが上記第１のインバータの出力に接続され、ソースが接地電位に接続され、ドレインが上記サブライトデータ線対の一方に接続された第３のＮＭＯＳと、
ソースが第１の電源に接続され、ドレインが上記サブライトデータ線対の他方に接続された第４のＮＭＯＳとからなる請求項１及び２、３、４、５、６のうちいずれかに記載の半導体集積回路。