KR20000020558A - 반도체 메모리의 입출력선 프리차아지 회로 및 이를 사용하는반도체 메모리 - Google Patents

반도체 메모리의 입출력선 프리차아지 회로 및 이를 사용하는반도체 메모리 Download PDF

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Abstract

비교적 낮은 전원전압 하에서 동작하는 반도체 메모리 장치에 있어서 데이터 독출시에 입출력선을 충분히 높은 전압으로 프리차아지할 수 있는 프리차아지 회로를 제공한다.
프리차아지 회로에 있어서, 제1 프리차아지 부회로는 상기 메모리 장치가 상기 기입 모드로 동작하기 전에 상기 제1 및 제2 데이터 입출력선을 제1레벨로 프리차아지한다. 제 2프리차아지 부회로는 상기 메모리 장치가 상기 독출 모드로 동작하기 전에 상기 제1 및 제2 데이터 입출력선을 상기 제1 레벨보다 높은 제2 레벨로 프리차아지한다.
본 발명에 따르면, 반도체 메모리의 전원전압이 낮은 경우에도, 입출력선이 충분히 높은 전압으로 프리차아지되고 입출력 감지증폭기가 제대로 동작할 수 있게 되어 메모리 장치가 정확한 데이터를 출력할 수 있게 되는 효과가 있다

Description

반도체 메모리의 입출력선 프리차아지 회로 및 이를 사용하는 반도체 메모리
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 반도체 메모리 장치의 입출력 감지증폭기에 관한 것이다.
일반적으로 다이나믹 램(Dynamic Random Access Memory: 이하 'DRAM'이라함)은 다수의 메모리 셀들을 포함하며 통상 다수의 서브 어레이로 분할되어 있는 메모리 셀 어레이를 구비한다. 각 메모리 셀 서브 어레이에 포함되는 각각의 메모리 셀은 랜덤하게 액세스되어, 데이터를 저장할 수 있고 저장된 데이터를 출력할 수 있다.
도 1은 일반적인 반도체 메모리 장치를 개략적으로 보여준다. 메모리에 데이터를 기입하고자 하는 경우, 데이터(DI)는 입력버퍼(18)에 입력되어 입력 래치회로(20)에 래치된다. 프리차아지 회로(24)에 의해 글로벌 입출력선(GIO,/GIO)들이 프리차아지된 후, 래치된 데이터는 입력 드라이버(22)에 의해 글로벌 입출력선들(GIO,/GIO)에 인가된다. 이때 로우 디코더(14)에 의해 활성화되는 워드라인 (WL)과 칼럼 디코더(16)에 의해 활성화되는 칼럼선택라인(CSL)에 의해 메모리 셀어레이(10) 내에서 하나의 메모리 셀이 선택되고, 글로벌 입출력선들(GIO,/GIO)상의 데이터는 로컬 입출력선(LIO)을 통해 선택된 메모리 셀에 기입된다.
한편, 메모리에 기입되어 있는 데이터를 독출하고자 하는경우에는, 먼저 로우 디코더(14)에 의해 특정 워드라인(WL)이 활성화된 후, 이 워드라인에 연결된 모든 셀들의 데이터가 각각 해당 비트라인에 전달되고 비트라인 감지증폭기(미도시됨)에 의해 증폭된다. 여러 비트라인들 중 하나의 비트라인의 데이터가 칼럼 디코더(16)에 의해 활성화되는 칼럼선택라인(CSL)에 의해 선택되고, 프리차아지 회로(24)에 의해 프리차아지된 글로벌 입출력선들(GIO,/GIO)에 로컬 입출력선(LIO)을 통해 전달된다. 글로벌 입출력선들(GIO,/GIO)상의 데이터는 입출력 감지증폭기(26)에 의해 증폭된 후, 출력 버퍼(28)를 통해 출력된다.
이와 같이, 메모리에 데이터가 기입되거나 메모리에 기입되어 있는 데이터가 독출될 때에는, 먼저 입출력선들(GIO,/GIO)이 프리차아지된 다음 프리차아지된 입출력선들(GIO,GIO)에 기입되거나 독출될 데이터가 실리게 된다. 특히, 종래의 메모리 장치에 있어서는, 데이터를 기입하는 경우의 입출력선들(GIO,/GIO) 프리차아지 레벨이 기입된 데이터를 독출하는 경우의 프리차아지 레벨과 같게 설정되어 있다.
도 2는 도 1의 반도체 메모리 장치에 있어서 글로벌 입출력선들(GIO,/GIO)의 시간에 따른 전위를 보여주는 그래프이다. 구간들(T12,T14)에서는 기입 동작이 행해지고, 구간(T16)에서는 독출 동작이 행해진다. 각 동작이 행해지기 전에, 데이터 글로벌 입출력선들(GIO,/GIO)은 구간들(T13,T15)에서 프리차아지된다. 구간(T14) 및 구간(T16)에서 입출력선들(GIO,/GIO)이 프리차아지되는 레벨은 동일하게 1.45볼트가 되는 것을 볼 수 있다.
한편, 메모리 장치의 소비 전력을 낮추기 위해 전원전압은 지속적으로 낮아지는 추세에 있다. 이처럼 메모리 장치의 전원전압이 낮아짐에 따라, 입출력선들의 프리차아지 레벨도 동시에 낮아지고 있다. 그런데, 이처럼 프리차아지 레벨이 낮아지게 되면 메모리 장치의 동작이 정확히 이루어지는 것을 보장할 수 없게 되는데, 이러한 현상은 기입 동작에 비해 독출 동작에서 특히 문제시된다. 즉, 프리차아지 레벨이 낮은 경우, 입출력 감지증폭기가 제대로 동작하지 않아 메모리 장치가 정확한 데이터를 출력할 수 없게 된다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로서, 비교적 낮은 전원전압 하에서 동작하는 반도체 메모리 장치에 있어서 데이터 독출시에 입출력선을 충분히 높은 전압으로 프리차아지할 수 있는 프리차아지 회로를 제공하는 것을 기술적 과제로 한다.
본 발명의 다른 기술적 과제는 비교적 낮은 전원전압 하에서 동작하며, 데이터 기입시보다 데이터 독출시에 상대적으로 높은 전압으로 입출력선을 프리차아지함으로서 안정적으로 데이터를 출력할 수 있는 반도체 메모리 장치를 제공하는 것이다.
도 1은 종래의 반도체 메모리 장치를 보여주는 개략적인 블록도.
도 2는 도 1의 반도체 메모리 장치에 있어서 프리차아지 회로에 의해 프리차아지되는 데이터 입출력선의 시간에 따른 전위를 보어주는 그래프.
도 3은 본 발명에 의한 반도체 메모리장치를 보여주는 개략적인 블록도.
도 4는 도 3의 프리차아지 회로의 일 실시예의 회로도.
도 5는 도 4의 제어신호를 발생하는제어신호 발생부의 회로도.
제 6은 도 5의 제어신호 발생부의 동작을 설명하기 위한 도 5에 표시된 신호들의 타이밍도.
도 7은 도 3의 프리차아지 회로의 다른 일실시예의 회로도.
도 8은 도3의 입력 드라이버의 회로도.
도 9는 도 3의 입출력 감지증폭기의 회로도.
도 10은 도 3의 반도체 메모리 장치에 있어서 프리차아지 회로에 의해 프리차아지되는 데이터 입출력선의 시간에 따른 전위를 보여주는 그래프.
상기 기술적 과제들을 달성하기 위한 본 발명의 반도체 메모리 장치는 제 1 및 제 2데이터 입출력선; 각각이 데이터를 저장하며 워드라인들 및 비트라인쌍들에 의해 액세스되는 다수의 메모리 셀들을 구비하는 메모리 셀 어레이; 로우 어드레스를 받아들이고 디코딩하여 상기 워드라인들 중 하나를 활성화시키는 로우 디코더; 칼럼 어드레스를 받아들이고 디코딩하여 칼럼선택라인들 중 하나를 활성화시켜서, 상기 비트라인쌍들 중 하나를 상기 제1 및 제2 데이터 입출력선에 연결시키는 칼럼 디코더; 데이터 기입 모드 동작시에, 기입될 데이터를 받아들이고 상보적인 논리레벨을 가지는 두 개의 데이터로 구성된 데이터쌍을 생성하여 출력하는 입력 버퍼; 상기 데이터쌍을 받아들이고 상기 데이터쌍에 따라 상기 제1 및 제2 데이터 입출력선의 전압 레벨을 변화시키는 입력 드라이버; 데이터 독출 모드 동작시에 상기 제1 및 제2 데이터 입출력선 상의 전압레벨을 감지하고 증폭시키는 입출력선 감지증폭기; 상기 제1 및 제2 데이터 입출력선의 전압레벨을 버퍼링하여 독출 데이터를 출력하는 버퍼; 및 상기 기입 모드 및 상기 독출 모드 동작 전에 상기 제1 및 제2 데이터 입출력선을 프리차아지하기 위한 프리차아지 회로;를 포함한다.
상기 프리차아지 회로는 제1 및 제2 프리차아지 부회로들을 포함한다. 제1 프리차아지 부회로는 상기 메모리 장치가 상기 기입 모드로 동작하기 전에 상기 제1 및 제2 데이터 입출력선을 제1 레벨로 프리차아지한다. 제2 프리차아지 부회로는 상기 메모리 장치가 상기 독출 모드로 동작하기 전에 상기 제1 및 제2 데이터 입출력선을 상기 제1 레벨보다 높은 제2 레벨로 프리차아지 한다.
도 3은 본 발명에 의한 반도체 메모리 장치를 보여주는 개략적으로 보여준다. 반도체 메모리 장치는 메모리 셀 어레이(30), 로우 디코더(34), 칼럼 디코더 (36), 입력버퍼(38), 입력 래치(40), 입력 드라이버(42), 프리차아지 회로(44), 입출력선 감지증폭기(50), 출력 버퍼(52) 및 제어신호 발생회로(54)를 포함한다.
상기 메모리 셀 어레이(30)는 복수의 메모리 셀 서브 어레이들(32)로 분할되어 있으며, 각각의 메모리 셀 서브 어레이(32)는 다수의 메모리 셀들을 포함한다.
로우 디코더(34)는 어드레스 버스(미도시됨)를 통해 입력되는 로우 어드레스를 받아들이고 디코딩하여 워드라인들(WL) 중 하나를 활성화시킨다. 칼럼 디코더(34)는 어드레스 버스를 통해 입력되는 칼럼 어드레스를 받아들이고 디코딩하여 칼럼 선택라인들(CSL) 중 하나를 활성화시켜서 해당 비트라인(미도시됨)이 로컬 입출력선(LIO)에 연결되도록 한다.
입력 버퍼(38)는 기입될 데이터(DI)를 받아들이고 상보적인 논리레벨을 가지는 두 개의 데이터로 구성된 데이터상을 생성하여 출력한다. 입력 래치(40)는 입력 버퍼(38)로부터 출력되는 데이터쌍을 받아들이고 상기 데이터쌍에 따라 글로벌 입출력선들(GIO,/GIO)을 구동한다.
프리차아지 회로(44)는 제1 프리차아지 부회로(46) 및 제2프리차아지 부회로(48)를 포함한다. 데이터 기입시에, 제1 프리차아지 부회로(46)는 프리차아지 제어신호(PIOPR) 및 데이터 전송 제어신호(PDT)에 응답하여 글로벌 입출력선들(GIO,/GIO)을 프리차아지시킨다. 한편, 제2 프리차아지 부회로(48)는 데이터 기입력시에는 동작하지 않으며, 데이터 독출시에만 제어신호(CONTROL)에 응답하여 글로벌 입출력선들(GIO,/GIO)을 프리차아지시킨다.
입출력선 감지증폭기(50)는 데이터 독출시에 글로벌 입출력선들(GIO,/GIO)상의 데이터를 감지하고 증폭시킨다. 그리고, 출력 버퍼(52)는 입출력선 감지증폭기(50)에 의해 증폭된 데이터를 버퍼링하여 전류 구동 능력을 증가시켜서, 버퍼링된 데이터를 출력한다.
제어신호 발생회로(54)는 다수의 제어신호 발생부회로를 포함하며, 로우 어드레스 스토로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS) 및 기입 인에이블 신호(/WE) 등과 같은 입력신호들을 받아들이고, 상기 프리차아지 제어신호(PIOPR), 데이터 전송 제어신호(PDT) 및 제어신호(CONTROL)를 발생하여 출력한다.
도 4는 도 3의 프리차아지 회로의 일 실시예를 상세하게 보여준다.
제1 프리차아지 부회로(46)는 NMOS 트랜지스터들(N1,N2,N3) 및 PMOS 트린지스터(P1)과, 인버터(60), 반전논리합 게이트(62) 및 인버터(64)를 포함한다. 인버터(60)는 프리차아지 제어신호(PIOPR)를 받아들이고 반전시켜, 반전된 프리차아지 제어신호를 출력한다. 반전논리합 게이트(62)는 데이터 전송 제어신호(PDT)와 인버터(60)로부터의 반전된 프리차아지 제어신호를 받아들이고 반전논리합 연산을 수행한다. 인버터(64)는 반전논리합 게이트(62)의 출력신호를 반전시킨다.
트랜지스터들(N1,N2)의 소스들은 각각 글로벌 입출력선들(GIO,/GIO)에 연결되어 있고, 이들의 드레인들은 제1 전원전압 레벨(Vdd1)에 연결되어 있으며, 게이트들은 반전논리합 게이트(62)의 출력단자에 연결되어 있다. 트랜지스터(N3)의 소스와 드레인 중 어느 하나는 입출력선(GIO)에 연결되어 있고 다른 하나는 입출력선(/GIO)에 연결되어 있다. 트랜지스터(N3)의 게이트는 반전논리합 게이트(62)의 출력단자에 연결되어 있다. 트랜지스터(P1)의 소스와 드레인 중 어느 하나는 입출력선(GIO)에 연결되어 있고 다른 하나는 입출력선(/GIO)에 연결되어 있다. 트랜지스터(P1)의 게이트는 인버터(64)의 출력단자에 연결되어 있다. 본 실시예에 있어서, 제1 전원전압 레벨(Vdd1)은 2.15 볼트의 값을 가진다.
제2 프리차아지 부회로(48)는 두 개의 PMOS 트랜지스터들(P2,P3)을 포함한다. 트랜지스터(P2)의 소스에는 제2 전원전압 레벨(Vdd2)이 인가되고 게이트에는 제어신호(CONTROL)이 인가된다. 트래지스터(P2)의 드레인은 입출력선(GIO)에 연결되어 있다. 한편, 트랜지스터(P3)의 소스에는 제2 전원전압 레벨(Vdd2)이 인가되고 게이트에는 제어신호(CONTROL)이 인가된다. 트랜지스터(P3)의 드레인은 입출력선(/GIO)에 연결되어 있다. 본 실시예에 있어서, 제2 전원전압 레벨(Vdd2)은 2.2볼트의 값을 가진다.
도 5는, 도 3의 제어신호 발생회로에 있어서, 도 4의 제어신호(CONTROL)를 발생하는 제어신호 발생부의 회로도이다. 도 5의 제어신호 발생부는 두 개의 인버터들(66, 70) 및 반전논리합 게이트(68)를 포함한다. 인버터(66)는 프리차아지 제어신호(PIOPR)를 받아들이고 반전시킨다. 반전논리합 게이트(68)는 반전된 프리차아지 제어신호(/PIOPR)와 기입 제어신호(PWR)를 받아들이고 반전논리합 연산을 수행한다. 인버터(70)는 반전논리합 게이트(68)의 출력신호를 받아들이고 반전시켜, 제어신호(CONTROL)를 출력한다.
도 6은 도 5에 표시된 신호들의 타이밍 관계를 보여준다. 프리차아지 제어신호(PIOPR)는 각 기입 또는 독출 사이클에 있어서 칼럼선택라인(CSL)이 '하이'레벨로 활성화되기 전에 소정시간동안에만 '하이'레벨로 활성화된다. 기입 제어신호(PWR)는 기입 사이클에서만 '하이' 레벨로 활성화되고, 독출 사이클에서는 '로우' 레벨로 비활성화된다. 제어신호(CONTROL)은 '로우' 레벨에서 활성화되는 (즉, 액티브-로우) 신호로서, 프리차아지 제어신호(PIOPR)이 '하이'이고 기입 제어신호(PWR)가 '로우'일 때에만 활성화된다. 즉, 제어신호(CONTROL)은 메모리 장치가 독출 사이클에서 프리차아지될 때에만 '로우' 레벨로 활성화된다.
도 4의 프리차아지 회로는 다음과 같이 동작한다.
제1 프리차아지 부회로(46)에 있어서, 반전논리합 게이트(62)는 프리차아지 제어신호(PIOPR)가 '하이'이고 데이터 전송 제어신호(PDT)가 '로우'일 때에만 '하이'를 출력한다. 반전논리합 게이트(62)가 '하이'를 출력할 때, 트랜지스터들(N1, N2)은 턴온되어 글로벌 입출력선들(GIO,/GIO)을 제1 전원전압 레벨(Vdd1)을 향해 충전시킨다. 이때, 트랜지스터들(N3, P1)도 턴온되어 글로벌 입출력선들(GIO,/GIO)의 전위들이 신속하게 동일한 레벨을 가지도록 하게 된다. 프리차아지 제어신호(PIOPR)가 '로우' 레벨로 비활성화되거나 데이터 전송 제어신호(PDT)가 '하이'레벨로 활성화되면 트랜지스터들(N1,N2,N3,P1)은 턴오프되어 프리차아지 동작을 종료하게 된다. 이와 같이, 제1 프리차아지 부회로(46)는 기입이나 독출의 데이터 전송이 개시되기 전에만 인에이블되어 글로벌 입출력선들(GIO,/GIO)을 충전시킨다.
한편, 제2프리차아지 부회로(46)에 있어서, 트랜지스터들(P2, P3)은 제어신호(CONTROL)이 활성화되었을 때, 즉 메모리 장치가 독출 사이클에서 프리차아지될 때, 턴온된다. 턴온되었을 때, 트랜지스터들(P2,P3)은 글로벌 입출력선들(GIO,/GIO)을 제2 전원전압 레벨(Vdd2)을 향해 충전시키게 된다.
이와 같이, 메모리 장치가 기입 모드의 프리차아지 구간에 있을 때에는, 제1 프리차아지 부회로(46)만이 글로벌 입출력선들(GIO./GIO)을 충전시킨다. 그렇지만, 메모리 장치가 독출 모드의 프리차아지 구간에 있을 때에는, 제1 프리차아지 부회로(46)는 물론 제2 프리차아지 부회로(48)도 글로벌 입출력선들(GIO,/GIO)을 충전시킨다. 특히 독출모드의 프리차아지 동작시, 제1 프리차이지 부회로(46)에서는 Vdd1-VT(N1의 문턱전압)가 GIO로 전달되는 반면에 제2프리차아지 부회로(48)에서는 Vdd2가 GIO로 전달된다. 따라서 독출모드의 프리차아지 구간에서 프리차아지 동작은 제2 프리차아지 부회로(48)에 의해 지배된다.
도 7은 도 3의 프리차아지 회로(44)의 다른 실시예를 보여준다. 도 7의 회로는 도 4의 회로와 유사한 구성을 가지고 있는데, 다만 제2 프리차아지 부회로에 하나의 트랜지스터(P4)만이 사용되고 있는 점이 상이하다. 따라서, 도 7에 있어 는 도 4에서와 동일한 요소에 대해서는 동일한 참조번호를 사용하고, 이에 대한 자세한 설명은 생략하기로 한다. 트랜지스터(P4)의 소스에는 제2 전원전압 레벨(Vdd2)이 인가되고 게이트에는 제어신호(CONTROL)이 인가된다. 도 7의 트랜지스터(P4)는 도 4의 트랜지스터들(P2, P3)보다 두배의 외형비(W/L Ratio)를 가지고 있으며, 따라서 트랜지스터들(P2. P3)과 동일하게 동작한다.
도 8은 도 3의 입력 드라이버(42)를 상세하게 보여준다. 입력 드라이버(42)는 인버터(80)와, 반전논리합 게이트들(72,74,76,78)과, 저항(R1) 및 NMOS 트랜지스터들(N4,N5,N6,N7)을 포함한다.
인버터(80)는 데이터 전송 제어신호(PDT)를 받아들이고 반전시킨다. 반전논리합 게이트들(72, 78)은 일 입력단자로 인버터(80)의 출력신호를 받아들이고 다른 입력단자로 입력 래치(40)로부터 출력되는 데이터(DATA)를 받아들여, 반전논리합 연산을 수행한다. 반전논리합 게이트들(74,76)은 일 입력단자로 인버터(80)의 출력신호를 받아들이고 다른 입력단자로 입력 래치(40)로부터 출력되는 반전된 데이터(/DATA)를 받아들여, 반전논리합 연산을 수행한다.
트랜지스터들(N4,N5,N6,N7)의 게이트에는 각각 반전논리합 게이트들(72,74,76,78)의 출력신호들이 인가된다. 트랜지스터(N4)의 드레인은 저항(R1)을 통해 제3 전원전압 레벨(Vdd3)에 연결되어 있고, 그 소스는 트랜지스터(N5)의 드레인에 연결되어 있다. 트랜지스터(N4)의 소스는 접지되어 있다. 트랜지스터(N6)의 드레인은 트랜지스터(N4)의 드레인에 연결되어 있고, 그 소스는 트랜지스터(N7)의 드레인에 연결되어 있다. 트랜지스터(N7)의 소스는 접지되어 있다. 트랜지스터(N4)의 소스와 트랜지스터(N7)의 드레인은 각각 글로벌 입출력선들(GIO,/GIO)에 연결되어 있다.
데이터 전송 제어신호(PDT)가 '로우' 레벨일 때, 인버터(80)는 '하이'를 출력하고 반전논리합 게이트들(72,74,76,78)은 모두 '로우'를 출력한다. 이에 따라, 트랜지스터들(N4,N5,N6,N7)은 모두 턴오프되어 입력 드라이버(42)는 디스에이블된다.
한편, 데이터 전송 제어신호(PDT)가 '하이' 레벨일 때, 인버터(80)는 '로우'를 출력한다. 이때, 반전논리합 게이트들(72, 74, 76, 78)은 다른 입력단자를 통해 입력되는 신호들을 반전시켜 반전된 신호를 출력한다. 예컨대, 데이터(DATA) 신호가 '하이' 레벨이고 데이터(/DATA) 신호가 '로우' 레벨이라면, 반전논리합 게이트들(72, 78)은 '로우를 출력하고 반전논리합 게이트들(74, 76)은 '하이'를 출력한다. 이때 트랜지스터들(N5, N6)만이 턴온되어, 입출력선(GIO)에는 '하이'레벨의 데이터가 실리게 되고 입출력선(/GIO)에는 '로우' 레벨의 데이터가 실리게 된다. 데이터(DATA) 신호가 '로우' 레벨이고 데이터(/DATA) 신호가 '하이' 레벨인 경우에는, 트랜지스터들(N4, N7)만이 턴온되어, 입출력선(GIO)에는 '로우' 레벨의 데이터가 실리게 되고 입출력선(/GIO)에는 '하이' 레벨의 데이터가 실리게 된다.
도 9는 도 3의 입출력 감지증폭기(50)를 상세하게 보여준다. 입출력 감지증폭기(50)는 교차결합된(Gross Coupled) 차동증폭기를 구성하는 트랜지스터들(P5, P6, N8, N9)와, 충전 트랜지스터들(P7, P8)과, 이퀄라이징 트랜지스터들(P9, P10)과, 입력 트랜지스터들(N10,N11)과, 바이어스 트랜지스터(N12)와, 버퍼(82)를 포함한다.
독출 모드 동작 개시 시점에, 글로벌 입출력선들(GIO,/GIO)은 동일한 레벨로 프리차아지되어 있으며, 따라서 트랜지스터들(N10, N11)은 턴온되어 있다. 그리고 버퍼(82)를 통해 인가되는 액티브-하이 신호인 감지 인에이블 신호(PIOSE)가 소정시간동안 '로우'로 비활성화된 상태를 유지하기 때문에, 트랜지스터들(P7,P8)은 턴온되어 노드(91) 및 노드(92)는 모두 '하이' 레벨에 있게 된다. 이때, 트랜지스터(N12)는 턴오프되어 있다. 또한, 트랜지스터들(N8, N9)이 모두 턴온되므로, 노드(93) 및 노드(94)도 모두 '하이' 레벨에 있게 된다. 특히 트랜지스터들(P9, P10)이 턴온되어 있으므로, 트랜지스터들(P7, P8)의 게이트 전위는 동일한 레벨을 가지게 되고 노드들(93,94)의 전위도 동일한 레벨을 가지게 된다.
이러한 상태에서, 메모리 셀 어레이(30)으로부터 하나의 데이터가 글로벌 입출력선들(GIO, /GIO)에 실린다고 가정하자. 예컨대, 여기에서는 "0"의 값을 가지는 데이터가 독출되어, 전하 공유(Charge Sharing) 작용에 의해 입출력선(GIO)의 전위는 약간 감소하고 입출력선(/GIO)의 전위는 그대로 유지된다고 가정한다. 입출력선들(GIO, /GIO)의 전위차가 일정한 레벨이 이를 즈음에, 감지 인에이블 신호(PIOSE)가 '하이' 레벨로 활성화되어, 트랜지스터들(P7, P8, P9 ,P10)이 모두 턴오프된다. 또한, 트랜지스터(N12)는 턴온되어 노드(95)는 '로우' 레벨에 있게 된다.
트랜지스터들(N10,N11)이 턴온되어 있기 때문에, 노드들(93,94)이 '로우'레벨로 천이하게 된다. 이때, 입출력선(GIO)보다 입출력선(/GIO)의 전위가 높기 때문에, 이 트랜지스터(N10)이 트랜지스터(N11)보다 강하게 턴온되고 노드(93)의 레벨 천이가 노드(94)보다 빠르게 된다. 트랜지스터(N8)의 게이트-소스 전압이 문턱전압보다 커질 때, 트랜지스터(N8)은 턴온되어 노드(91)의 전위가 낮아지게 된다. 노드(91)의 전위가 트랜지스터(N9)의 게이트에 인가되고 있기 때문에, 트랜지스터(N9)는 턴온되지 않으며, 노드(92)의 전위는 낮아지지 않는다. 한편, 노드(91)의 전위는 트랜지스터(P6)의 게이트에 인가되고 있기 때문에, 트랜지스터(P6)가 턴온되어 노드(92)의 전위를 '하이' 레벨로 유지시키게 된다. 노드(92)의 전위가 '하이'레벨을 유지하고 노드(91)의 전위가 낮아짐에 따라, 트랜지스터(N9)는 턴오프되고 트랜지스터(N8)은 턴온되어 노드(91)의 전위는 더욱 낮아지게 된다. 결국, '로우' 레벨의 독출 데이터(DA)와 '하이' 레벨의 반전된 독출 데이터(/DA)가 출력버퍼(52)로 출력된다.
다음에는, 도 3의 본 발명에 의한 메모리 장치의 전반적인 동작을 설명한다.
메모리에 데이터를 기입하고자 하는 경우, 데이터(DI)는 입력 버퍼(38)에 입력되어 입력 래치 회로(40)에 래치된다. 제1 프리차아지 부회로(46)에 의해 글로벌 입출력선(GIO, /GIO)들이 프리차아지된 후, 래치된 데이터는 입력 드라이버(42)에 의해 글로벌 입출력선들(GIO, /GIO)에 인가된다. 이때 로우 디코더(34)에 의해 활성화되는 워드라인(WL)과 칼럼 디코더(36)에 의해 활성화되는 칼럼선택라인(CSL)에 의해 메모리 셀 어레이(30) 내에서 하나의 메모리 셀이 선택되고, 글로벌 입출력선들(GIO, /GIO) 상의 데이터는 로컬 입출력선(L10)을 통해 선택된 메모리 셀에 기입된다.
한편, 메모리에 기입되어 있는 데이터를 독출하고자 하는 경우에는, 먼저 로우 디코더(34)에 의해 특정 워드라인(WL)이 할성화된 후, 이 워드라인에 연결된 셀들의 데이터가 각각 해당 비트라인에 전달되고 비트라인 감지증폭기(미도시됨)에 의해 증폭된다. 여러 비트라인들 중 하나의 비트라인의 데이터가 칼럼 디코더(36)에 의해 활성화되는 칼럼선택라인(CSL)에 의해 선택된다. 이때 글로벌 입출력선들(GIO, /GIO)이 제2 프리차아지 부회로(48)에 의해 프리차아지된 상태에서, 선택된 데이터는 로컬 입출력선(L10)을 통해 글로벌 입출력선들(G10, /GIO)에 전달된다. 글로벌 입출력선들(GIO, /GIO) 상의 데이터는 입출력 감지증폭기(50)에 의해 증폭된 후, 출력 버퍼(52)를 통해 출력된다.
이와 같이, 본 발명에 따르면, 데이터가 메모리 장치에 기입될 때에는 제1프리차아지 부회로(46)에 의해 글로벌 입출력선들(GIO, /GIO)을 충전한다. 그렇지만, 기입된 데이터가 메모리 장치로부터 독출될 때에는, 글로벌 입출력선들(GIO, /GIO)이 실질적으로 제2 프리차아지 부회로(48)에 의해 충전된다.
도 10은 도 3의 반도체 메모리 장치에 있어서 글로벌 입출력선들(GIO, /GIO)의 시간에 따른 전위를 보여주는 그래프이다. 도 10은 온도 100℃, 클럭 주파수 133㎒에서 버스트 모드로 동작하는 것을 조건으로 시뮬레이션한 결과를 보여준다. 구간들(T2, T4)에서는 기입 동작이 행해지고, 구간(T6)에서는 독출 동작이 행해진다. 각 동작에 행해지기 전에, 데이터 글로벌 입출력선들(GIO, /GIO)은 구간들(T3, T5)에서 프리차아지된다. 구간(T4)에서 기입 동작을 하기 전에 입출력선들(GIO, /GIO)이 구간(T3)에서 프리차아지되는 레벨은 1.45 볼트이다. 그렇지만, 구간(T6)에서 독출 동작을 하기 전에 입출력선들(GIO, /GIO)이 구간(T5)에서 프리차아지되는 레벨은 1.75볼트이다 . 이와 같이, 본 발명에 따르면 기입 동작 및 독출 동작시에 입출력선들(GIO, /GIO)이 프리차아지되는 레벨이 다르게 된다.
상술한 바와 같이 같이, 본 발명에 따르면 입출력선들이 독출 동작시에 비해 기입 동작시에 보다 높은 레벨로 프리차아지된다. 따라서, 반도체 메모리의 전원전압이 낮은 경우에도, 입출력선이 충분히 높은 전압으로 프리차아지할 수 있게 된다. 이에 따라, 입출력 감지증폭기가 제대로 동작할 수 있게 되어 메모리 장치가 정확한 데이터를 출력할 수 있게 되는 효과가 있다.

Claims (9)

  1. 메모리 장치가 기입 모드로 동작할 때 입력 드라이버에 의해 구동되는 신호를 메모리 셀 어레이로 전달하고 상기 메모리가 독출 모드로 동작할 때 상기 메모리 셀 어레이로부터 읽혀진 신호를 입출력 감지증폭기에 전달하는 제1 및 제2 데이터 입출력선을, 상기 기입 모드 및 상기 독출 모드 동작 전에 프리차아지하기 위한 입출력선 프리차아지 회로에 있어서,
    상기 메모리 장치가 상기 기입 모드로 동작하기 전에 상기 제1 및 제2 데이터 입출력선을 제1 레벨로 프리차아지하기 위한 제1 프리차아지 부회로; 및
    상기 메모리 장치가 상기 독출 모드로 동작하기 전에 상기 제1 및 제2 데이터 입출력선을 제2 레벨로 프리차아지하기 위한 제2 프리차아지 부회로를 포함하며,
    상기 제2 레벨은 상기 제1 레벨보다 높은 것을 특징으로 하는 반도체 메모리 장치의 입출력선 프리차아지 회로.
  2. 상기 제1항에 있어서, 상기 제1 프리차아지 부회로는
    제1 제어신호에 응답하여 제1 전원전압 레벨과 상기 제1 데이터 입출력선을 선택적으로 연결하는 제1 스위칭 수단;
    상기 제1 제어 신호에 응답하여 상기 제1 전원전압 레벨과 상기 제2 데이터 입출력선을 선택적으로 연결하는 제2 스위칭 수단; 및
    상기 제1 제어 신호에 응답하여 상기 제1 데이터 입출력선과 상기 제3 데이터 입출력선을 선택적으로 연결하는 제3 스위칭 수단;을 포함하고,
    상기 제2 프리차아지 부회로는
    제2 제어 신호에 응답하여 제2 전원전압 레벨과 상기 제1 및 제2 데이터 입출력선을 선택적으로 연결하는 제4 스위칭 수단;을 포함하는 입출력선 프리차아지 회로.
  3. 제 2항에 있어서, 상기 제4 스위칭 수단은
    드레인과 소스 중 어느 하나가 상기 제2 전원전압 레벨에 연결되어 있고 드레인과 소스 중 다른 하나가 상기 제1 데이터 입출력선에 연결되어 잇으며, 게이트로 상기 제2 제어 신호를 받아들이는 제1 트랜지스터; 및
    드레인과 소스 중 어느 하나가 상기 제2 전원전압 레벨에 연결되어 있고 드레인과 소스 중 다른 하나가 상기 제2 데이터 입출력선에 연결되어 있으며, 게이트로 상기 제2 제어신호를 받아들이는 제2 트랜지스터;를 포함하는 입출력선 프리차아지 회로.
  4. 제2항에 있어서, 상기 4 스위칭 수단은
    드레인과 소스 중 어느 하나가 상기 제2 전원전압 레벨에 연결되어 있고 드레인과 소스 중 다른 하나가 상기 제1 및 제2 데이터 입출력선에 연결되어 있으며, 게이트로 상기 제2 제어 신호를 받아들이는 제1 트랜지스터를 포함하는 입출력선 프리차아지 회로.
  5. 제1 및 제2데이터 입출력선;
    각각이 데이터를 저장하며 워드라인들 및 비트라인쌍들에 의해 액세스되는 다수의 메모리 셀들을 구비하는 메모리셀 어레이;
    로우 어드레스를 받아 들이고 디코딩하여 상기 워드라인들 중 하나를 활성화 시키는 로우 디코더;
    칼럼 어드레스를 받아들이고 디코딩하여 칼럼선택라인들 중 하나를 활성화시켜서, 상기 비트라인쌍들 중 하나를 상기 제1 및 제2 데이터 입출력선에 연결시키는 디코더;
    데이터 기입 모드 동작시에, 기입될 데이터를 받아들이고 상보적인 논리레벨을 가지는 두 개의 데이터로 구성된 데이터쌍을 생성하여 출력하는 입력 버퍼;
    상기 데이터쌍을 받아들이고 상기 데이터쌍에 따라 상기 제1 및 제2 데이터 입출력선의 전압 레벨을 변화시키는 입력 드라이버;
    데이터 독출 모드 동작시에 상기 제1 및 제2 데이터 입출력선 상의 전압 레벨을 감지하고 증폭시키는 입출력선 감지증폭기;
    상기 제1 및 제2 데이터 입출력선의 전압레벨을 버퍼링하여 독출 데이터를 출력하는 출력 버퍼; 및
    상기 기입 모드 및 상기 독출 모드 동작 전에 상기 제1 및 제2 데이터 입출력선을 프리차아지하기 위한 프리차아지 회로;를 포함하는 반도체 메모리 장치에 있어서, 상기 프리차아지 회로는
    상기 반도체 메모리 장치가 상기 기입 모드로 동작하기 전에 상기 제1 및 제2 데이터 입출력선을 제1 레벨로 프리차아지하기 위한 제1 프리차이지 부회로; 및
    상기 반도체 메모리 장치가 상기 독출 모드로 동작하기 전에 상기 제1 및 제2 데이터 입출력선을 제2 레벨로 프리차아지하기 위한 제2 프리차아지 부회로;를 포함하며, 상기 제2 레벨은 상기 제1 레벨보다 높은 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서, 상기 제1 프리차아지 부회로는
    제1 제어 신호에 응답하여 제1 전원전압 레벨과 상기 제1 데이터 입출력선을 선택적으로 연결하는 제1 스위칭 수단;
    상기 제1 제어 신호에 응답하여 상기 제1 전원전압 레벨과 상기 제2 데이터 입출력선을 선택적으로 연결하는 제2스위칭 수단;및
    상기 제1 제어 신호에 응답하여 상기 제1 데이터 입출력선과 상기 제3 데이터입출력선을 선택적으로 연결하는 제3 스위칭 수단;을 포함하고,
    상기 제2 프리차아지 부회로는
    제2 제어 신호에 응답하여 제2 전원전압 레벨과 상기 제1 및 제2 데이터 입출력선을 선택적으로 연결하는 제4 스위칭 수단;을 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제4 스위칭 수단은
    드레인과 소스 중 어느 하나가 상기 제2 전원전압 레벨에 연결되어 잇고 드레인과 소스 중 다른 하나가 상기 제1 데이터 입출력선에 연결되어 있으며, 게이트로 상기 제2 제어 신호를 받아들이는 제1 트랜지스터; 및
    드레인과 소스 중 어느 하나가 상기 제2 전원전압 레벨에 연결되어 있고 드레인과 소스 중 다른 하나가 상기 제2 데이터 입출력선에 연결되어 있으며, 게이트로 상기 제2 제어 신호를 받아들이는 제2 트랜지스터;를 포함하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 제4 스위칭 수단은
    드레인과 소즈 중 어느 하나가 상기 제2 전원전압 레벨에 인결되어 있고 드레인과 소스 중 다른 하나가 상기 제1 및 제2 데이터 입출력선에 연결되어 있으며, 게이트로 상기 제2 제어 신호를 받아들이는 제1 트랜지스터를 포함하는 반도체 메모리 장치.
  9. 데이터 입출력선들;
    각각이 데이터를 저장하며 워드라인들 및 비트라인쌍들에 의해 액세스되는 다수의 메모리 셀들을 구비하는 메모리 셀 어레이;
    로우 어드레스를 받아들이고 디코딩하여 상기 워드라인들 중 하나를 활성화 시키는 로우 디코더;
    칼럼 어드레스를 받아들이고 디코딩하여 칼럼선택라인들 중 하나를 활성화시켜서, 상기 비트라인쌍들 중 하나를 상기 데이터 입출력선들에 연결시키는 칼럼 디코더;
    데이터 기입 모드 동작시에, 기입될 데이터를 받아들이고 상보적인 논리레벨을 가지는 두 개의 데이터로 구성된 데이터쌍을 생성하여 출력하는 입력 버퍼;
    상기 데이터쌍을 받아들이고 상기 데이터쌍에 따라 상기 데이터 입출력선들의 전압 레벨을 변화시키는 입력 드라이버;
    데이터 독출 모드 동작시에 상기 제1 및 제2 데이터 입출력선 상의 전압 레벨을 감지하고 증폭시키는 입출력선 감지증폭기;
    상기 제1 및 제2 데이터 입출력선의 전압레벨을 버퍼링하여 독출 데이터를 출력하는 출력 버퍼; 및
    상기 기입 모드 및 상기 독출 모드 동작 전에 상기 데이터 입출력선들을 프리차아지하기 위한 프리차아지 회로;를 포함하는 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치가 상기 기입모드로 동작하기 전에는 상기 데이터입출력선들을 제1 레벨로 프리차아지하는 단계;
    상기 반도체 메모리 장치가 상기 독출 모드로 동작하기 전에는 상기 데이터 입출력선들을 상기 제1 레벨보다 높은 제2 레벨로 프리차아지하는 단계;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력선 프리차이지 방법.
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