KR100869341B1 - 반도체 메모리 소자와 그의 구동 방법 - Google Patents

반도체 메모리 소자와 그의 구동 방법 Download PDF

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Abstract

본 발명은 제1 데이터라인에 인가된 데이터를 제2 데이터라인에 실어주기 위한 라이트드라이버와, 프리차징신호에 응답하여 상기 제2 데이터라인을 프리차징하기 위한 제1 프리차징수단, 및 상기 제2 데이터라인의 프리차징 구간 초기에 예정된 시간만큼 활성화되는 오버드라이빙신호에 응답하여 프리차징 전압보다 높은 전압으로 상기 제2 데이터라인을 오버드라이빙하기 위한 제2 프리차징수단을 구비하는 반도체 메모리 소자를 제공한다.
오버드라이빙, 프리차징, 노멀드라이빙

Description

반도체 메모리 소자와 그의 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
도 1은 일반적인 반도체 메모리 소자의 일부 구성을 설명하기 위한 블록도.
도 2는 일반적인 반도체 메모리 소자의 쓰기 동작 및 프리차징 동작을 설명하기 위한 블록도.
도 3은 도 2의 라이트 드라이버와 하측 프리차징부를 설명하기 위한 회로도.
도 4는 도 2의 상측 프리차징부를 설명하기 위한 회로도.
도 5는 본 발명에 따른 반도체 메모리 소자의 일부 구성을 설명하기 위한 블록도.
도 6a는 본 발명의 제1 실시예에 따른 하측 제2 프리차징부를 설명하기 위한 회로도.
도 6b는 도 6a의 프리차징 신호와 오버드라이빙 신호를 설명하기 위한 타이밍도.
도 6c는 본 발명의 제2 실시예에 따른 하측 제2 프리차징부를 설명하기 위한 회로도.
도 7a는 본 발명의 제3 실시예에 따른 상측 제2 프리차징부를 설명하기 위한 회로도.
도 7b는 도 7a의 프리차징 신호와 오버드라이빙 신호를 설명하기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
510 : 라이트 드라이버 530 : 제1 프리차징부
550 : 제2 프리차징부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 로컬 입출력 라인을 안정적인 전압레벨로 프리차징(precharging)할 수 있는 반도체 메모리 소자에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자 내에는 다수개의 메모리 뱅크(memory bank)가 설계되어 있고, 각각의 메모리 뱅크는 다수개의 셀 매트(cell mat)로 구성되어 있으며, 각각의 셀 매트는 다수의 메모리 셀(memory cell)의 집합으로 구성되어 있다. 메모리 셀은 하나의 셀 트랜지스터(transistor)와 하나의 셀 커패시터(capacitor)로 구성되어 한 비트(bit)의 데이터를 저장한다.
여기서, 메모리 뱅크가 위치하는 영역을 코어영역이라 하며, 메모리 뱅크에 데이터를 입/출력하기 위하여 구성된 영역을 페리영역이라 한다. 반도체 메모리 소자의 데이터 쓰기(write) 동작시 데이터 입출력 핀을 통해 페리영역으로 전달되는 데이터는 코어영역 경계에 위치하는 라이트 드라이버(write driver)를 통해 코어영역 내부로 입력된다. 통상적으로 데이터 입출력 핀과 라이트 드라이버에 연결되어 데이터를 전달하는 데이터 라인을 글로벌 입출력 라인(Global Input Output line, GIO)이라고 하고, 다수의 글로벌 입출력 라인을 통칭하여 글로벌 입출력 버스(GIO_BUS)라고 한다. 그리고, 라이트 드라이버를 통해 전달된 데이터는 해당하는 메모리 셀에 쓰여 지게 되는데, 여기서, 라이트 드라이버와 각각의 메모리 셀과의 공유된 데이터 라인을 로컬 입출력 라인(Local Input Output line, LIO)이라고 한다.
한편, 요즈음에는 반도체 메모리 소자의 저전력화와 고속 동작을 위한 일환으로, 로컬 입출력 라인(LIO)의 프리차징 동작을 수행하고 있다. 프리차징 동작은 반도체 메모리 소자의 쓰기 동작 이전의 준비 동작으로 로컬 입출력 라인(LIO)을 일정 전압레벨인 프리차징 전압레벨로 만들어 줌으로써, 더 빠른 쓰기 동작 및 저전력 소모를 실현시켜 줄 수 있다.
도 1은 일반적인 반도체 메모리 소자의 일부 구성을 설명하기 위한 블록도이다.
도 1에는 다수의 셀 매트와 서브 홀로로 구성되어 로컬 입출력 라인(LIO<0>, /LIO<0>, LIO<1>, /LIO<1> ... )을 공유하는 메모리 뱅크(110)와, 각각 로컬 입출 력 라인 쌍(LIO<0>, /LIO<0>과 LIO<1>, /LIO<1> ... )과 글로벌 입출력 버스(GIO_BUS) 사이에 연결된 다수의 라이트 드라이버(130A, 130B, ... )와, 각각 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>과 LIO<1>, /LIO<1> ... )에 연결된 다수의 하측 프리차징부(150A, 150B, ... ), 및 메모리 뱅크(110)를 기준으로 라이트 드라이버(130A, 130B, ... )가 위치한 영역의 반대쪽에 위하며 각각 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>과 LIO<1>, /LIO<1> ... )에 연결된 다수의 상측 프리차징부(170A, 170B, ... )가 도시되어 있다.
여기서, 셀 매트에는 다수의 메모리 셀이 설계되어 있고, 각각의 셀 매트의 상측과 하측에는 감지증폭 드라이버(도면에 미도시)가 설계되어 있으며, 서브 홀에는 해당 셀 매트에 대응하는 감지증폭 드라이버의 전원전압을 생성하는 감지증폭 드라이버 전원생성부(도면에 미도시), 워드라인 리피터(도면에 미도시), 입출력 스위치(160A, 도 2 참조) 등과 같은 회로가 설계되어 있다.
도 2는 일반적인 반도체 메모리 소자의 쓰기 동작 및 프리차징 동작을 설명하기 위한 블록도이다. 설명의 편의를 위해 도 2에는 도 1의 'LIO<0>', '/LIO<0>' 로컬 입출력 라인 쌍에 연결된 일부 구성을 위주로 도시하였다.
도 2를 참조하여 간단한 쓰기 동작을 살펴보기로 한다.
우선, 글로벌 입출력 라인(GIO<0>)으로 부터 입력되는 데이터는 라이트 드라이버(130A)에 인가되고, 라이트 드라이버(130A)는 인에이블 신호(BWEN)에 응답하여 인가된 데이터에 따라 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 풀 업(pull up) 또는 풀 다운(pull down) 구동한다. 여기서, 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>) 은 정 로컬 입출력 라인(LIO<0>)과 부 로컬 입출력 라인(/LIO<0>)으로 구성되며, 예컨대, 인가된 데이터가 논리'하이'(high)라면 정 로컬 입출력 라인(LIO<0>)을 풀 업 구동하고, 부 로컬 입출력 라인(/LIO<0>)을 풀 다운 구동한다. 이와 반대로, 데이터가 논리'로우'(low)이면 정 로컬 입출력 라인(LIO<0>)을 풀 다운 구동하고, 부 로컬 입출력 라인(/LIO<0>)을 풀 업 구동한다.
이렇게, 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 통해 전달된 데이터는 해당 셀 매트의 메모리 셀에 쓰여지게 된다. 정/부 로컬 입출력 라인(LIO<0>, /LIO<0>)의 풀 업/풀 다운 구동은 도 3에서 다시 하기로 한다.
이어서, 쓰기 동작 전후에 로컬 입출력 라인 쌍(LIO<0>, LIO<0>)의 프리차징 동작을 살펴보기로 한다.
우선, 하측 프리차징부(150A)는 반전된 리셋 신호(RSTb)에 응답하여 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 프리차징하고, 상측 프리차징부(170A)는 리셋 신호(RST)에 응답하여 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 프리차징한다. 여기서, 반전된 리셋 신호(RSTb)는 리셋 신호(RST)를 반전한 신호로써, 하측 및 상측 프리차징부(150A, 170A)의 회로 구성에 따라 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 프리차징하기 위한 신호는 달라질 수 있다.
참고로, 입출력 스위치(160A)에는 정 로컬 입출력 라인(LIO)과 부 로컬 입출력 라인(/LIO) 사이에 소오스-드레인 연결되고 리셋 신호(RST)를 게이트 입력받는 NMOS 트랜지스터가 구비되어 있고, 리셋 신호(RST)에 응답하여 정 로컬 입출력 라인(LIO)과 부 로컬 입출력 라인(/LIO<0>)을 연결하여 두 라인간의 전압레벨을 균등 화(equalizing) 시켜준다. 이하, 도 3을 통해 라이트 동작에 대한 좀 더 자세한 설명을 하기로 하고, 도 3과 도 4를 통해 프리차징 동작에 대해 설명하기로 한다.
도 3은 도 2의 라이트 드라이버(130A)와 하측 프리차징부(150A)를 설명하기 위한 회로도이다.
도 3에는 인에이블 신호(BWEN)에 응답하여 글로벌 입출력 라인(GIO<0>)에 인가된 데이터를 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)에 실어주기 위한 라이트 드라이버(130A)와, 반전된 리셋 신호(RSTb)에 응답하여 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 코어전압단(VCORE)의 전압레벨로 프리차징시키기 위한 하측 프리차징부(150A)가 도시되어 있다.
라이트 드라이버(130A)의 쓰기 동작을 살펴보면, 우선, 반전된 리셋 신호(RSTb)는 논리'하이'를 유지한다.
예컨대, 글로벌 입출력 라인(GIO<0>)에 인가된 데이터가 논리'하이'라고 가정하면, 제1 래칭부(LAT1)에 논리'로우'가 래칭되고, 제2 래칭부(LAT2)에 논리'하이'가 래칭된다. 이후, 인에이블신호(BWEN)가 논리'하이'가 되면 제1 및 제2 래칭부(LAT1, LAT2)에 래칭된 논리레벨에 따라 제2 구동제어신호(CTR_DRV2)는 논리'로우'가 되어 정 로컬 입출력 라인(LIO<0>)을 풀 업 구동하고, 부 로컬 입출력 라인(/LIO<0>)을 풀 다운 구동하게 된다.
반대로, 글로벌 입출력 라인(GIO<0>)에 인가된 데이터가 논리'로우'라고 가정하면, 제1 래칭부(LAT1)에 논리'하이'가 래칭되고, 제2 래칭부(LAT2)에 논리'로우'가 래칭되어, 정 로컬 입출력 라인(LIO<0>)을 풀 다운 구동하고, 부 로컬 입출 력 라인(/LIO<0>)을 풀 업 구동하게 된다. 이렇게 풀 업/풀 다운 구동된 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)은 해당되는 셀 매트의 메모리 셀에 데이터를 전달하게 된다.
한편, 하측 프리차징부(150A)는 코어전압단(VCORE)과 정 로컬 입출력 라인(LIO<0>) 사이에 소오스-드레인 연결되고 반전된 리셋 신호(RSTb)에 대응하는 신호를 게이트 입력받는 PMOS 트랜지스터(PM1)와, 코어전압단(VCORE)과 부 로컬 입출력 라인(/LIO<0>) 사이에 소오스-드레인 연결되고 반전된 리셋 신호(RSTb)에 대응하는 신호를 게이트 입력받는 PMOS 트랜지스터(PM2), 및 정 로컬 입출력 라인(LIO<0>)과 부 로컬 입출력 라인(/LIO<0>) 사이에 소오스-드레인 연결되고 반전된 리셋 신호(RSTb)에 대응하는 신호를 게이트 입력받는 PMOS 트랜지스터(PM3)를 구비하고 있다.
하측 프리차징부(150A)의 프리차징 동작을 살펴보면, 우선, 반전된 리셋 신호(RSTb)가 논리'로우'가 되고, 이에 따라 하측 프리차징부(150A)의 PMOS 트랜지스터(PM1, PM2, PM3)가 턴 온(turn on)되어 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)은 코어전압단(VCORE)의 전압레벨로 프리차징 되고, 정 로컬 입출력 라인(LIO<0>)과 부 로컬 입출력 라인(/LIO<0>)과의 전압레벨을 균등화시킨다.
도 4는 도 2의 상측 프리차징부(170A)를 설명하기 위한 회로도이다.
도 4를 참조하면, 상측 프리차징부(170A)는 코어전압단(VCORE)과 정 로컬 입출력 라인(LIO<0>) 사이에 소오스-드레인 연결되고 리셋 신호(RST)에 대응하는 신호를 게이트 입력받는 PMOS 트랜지스터(PM4)와, 코어전압단(VCORE)과 부 로컬 입출 력 라인(/LIO<0>) 사이에 소오스-드레인 연결되고 리셋 신호(RST)에 대응하는 신호를 게이트 입력받는 PMOS 트랜지스터(PM5), 및 정 로컬 입출력 라인(LIO<0>)과 부 로컬 입출력 라인(/LIO<0>) 사이에 소오스-드레인 연결되고 리셋 신호(RST)에 대응하는 신호를 게이트 입력받는 PMOS 트랜지스터(PM6)를 구비하고 있다.
상측 프리차징부(170A)의 프리차징 동작을 살펴보면, 우선, 리셋 신호(RST)가 논리'하이'가 되고, 이에 따라 상측 프리차징부(170A)의 PMOS 트랜지스터(PM4, PM5, PM6)가 턴 온되어 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)은 코어전압단(VCORE)의 전압레벨로 프리차징되고 정 로컬 입출력 라인(LIO<0>)과 부 로컬 입출력 라인(/LIO<0>)과의 전압레벨을 균등화시킨다.
다시 도 1을 참조하면, 일반적으로 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 공유하고 있는 메모리 뱅크(110)의 경우 하측 프리차징부(150A)와 상측 프리차징부(170A)를 통해 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 코어전압단(VCORE)의 전압레벨로 프리차징 동작을 수행한다. 여기서, 하측 프리차징부(150A)와 상측 프리차징부(170A)을 구비하는 이유는 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 더 빠르게 코어전압단(VCORE)의 전압레벨로 프리차징하기 위함이다.
즉, 반도체 메모리 소자 입장에서 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)은 매우 긴 데이터 라인이기 때문에 하측 프리차징부(150A)와 상측 프리차징부(170A) 중 어느 하나만 프리차징 동작을 하는 경우 매우 긴 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)의 모든 부분을 코어전압단(VCORE)의 전압레벨까지 올리는데에는 많은 시간이 소요될 수 있다. 그렇게 되면 프리차징 동작 다음에 쓰기/읽기 동작이 가능한 시점 역시 길어지게 된다.
결국, 반도체 메모리 소자의 전체적인 동작시간이 느려지는 문제점이 발생하게 될 수 있다. 그래서, 하측 프리차징부(150A)와 상측 프리차징부(170A)를 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>) 양쪽에 구비하여 프리차징 동작을 수행함으로써, 이와 같은 문제점을 해결하고자 하였다.
하지만, 외부전원전압(VDD)의 전압레벨이 점점 낮아지고 반도체 메모리 소자의 빠른 동작 속도를 요구하는 요즈음 상황에서 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 더 빠르게 안정적인 프리차징 전압레벨로 만들어 주기 위한 해결책이 요구되어 지고 있다.
그리고, 종래의 구성은 다수의 로컬 입출력 라인 쌍을 프리차징하는데 있어서 코어전압단(VCORE)의 전류를 사용하다 보니 다수의 로컬 입출력 라인 쌍이 한꺼번에 프리차징하는 경우 코어전압단(VCORE)의 전압레벨이 흔들리는 문제점이 발생할 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 로컬 입출력 라인을 보다 빠르게 안정적인 전압레벨로 프리차징 동작할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
또한, 로컬 입출력 라인을 프리차징하는데 있어서 코어전압단에서 소모되는 전류의 부담을 줄여줄 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 제1 데이터라인에 인가된 데이터를 제2 데이터라인에 실어주기 위한 라이트드라이버; 프리차징신호에 응답하여 상기 제2 데이터라인을 프리차징하기 위한 제1 프리차징수단; 및 상기 제2 데이터라인의 프리차징 구간 초기에 예정된 시간만큼 활성화되는 오버드라이빙신호에 응답하여 프리차징 전압보다 높은 전압으로 상기 제2 데이터라인을 오버드라이빙하기 위한 제2 프리차징수단을 구비하는 반도체 메모리 소자가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 데이터라인을 공유하는 단위 메모리 셀 영역; 제1 데이터라인에 인가된 데이터를 제2 데이터라인에 실어주기 위한 라이트드라이버; 리셋신호에 응답하여 상기 제2 데이터라인을 프리차징하기 위한 제1 프리차징수단; 상기 단위 메모리 셀 영역을 기준으로 상기 제1 프리차징수단이 위치한 영역의 반대쪽에 위치하며, 프리차징신호에 응답하여 상기 제2 데이터라인을 프리차징하기 위한 제2 프리차징수단; 및 상기 단위 메모리 셀 영역을 기준으로 상기 제1 프리차징수단이 위치한 영역의 반대쪽에 위치하며, 상기 제2 데이터라인의 프리차징 구간 초기에 예정된 시간만큼 활성화되는 오버드라이빙신호에 응답하여 상기 제2 데이터라인을 프리차징 전압보다 높은 전압으로 오버드라이빙하기 위한 제3 프리차징수단을 구비하는 반도체 메모리 소자가 제공된다.
상기 목적을 달성하기 위한 본 발명의 또 다른 측면에 따르면, 프리차징신호에 응답하여 로컬 데이터라인을 프리차징하는 단계와, 상기 로컬 데이터라인의 프리차징 구간 초기에 예정된 시간만큼 활성화되는 오버드라이빙신호에 응답하여 프리차징 전압보다 높은 전압으로 상기 로컬 데이터라인을 오버드라이빙하는 단계를 포함하는 반도체 메모리 소자의 구동 방법이 제공된다.
본 발명은 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)의 프리차징 구간을 오버드라이빙 구간과 노멀드라이빙 구간으로 나누어, 오버드라이빙 구간에서는 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 외부전압단(VDD)의 전압레벨로 오버드라이빙하고, 노멀드라이빙 구간에서는 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 코어전압단(VCORE)의 전압레벨로 노멀드라이빙함으로써, 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)의 빠른 프리차징 동작을 보장해 주고, 코어전압단(VCORE)에서의 갑작스러운 전류소모를 방지하여 이에 기인하던 문제점을 개선할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5는 본 발명에 따른 반도체 메모리 소자의 일부 구성을 설명하기 위한 블록도이다. 설명의 편의를 위해 도 1의 'LIO<0>', '/LIO<0>' 로컬 입출력 라인 쌍을 위주로 설명하기로 한다.
도 5에는 글로벌 입출력 라인(GIO<0>)에 인가된 데이터에 인가된 데이터를 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)에 실어주기 위한 라이트 드라이버(510)와, 프리차징 신호(PCGb)에 응답하여 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 코어전 압단(VCORE)의 전압레벨로 프리차징하기 위한 제1 프리차징부(530), 및 오버드라이빙 신호(OVDb)에 응답하여 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 외부전압단(VDD)의 전압레벨로 오버 드라이빙(over driving)하기 위한 제2 프리차징부(550)가 도시되어 있다.
본 발명에 따르면, 리셋 신호(RST)에 응답하여 프리차징 신호(PCGb)와 오버드라이빙 신호(OVDb)를 생성하기 위한 신호 생성부(570)를 더 구비할 수 있다. 여기서, 오버드라이빙 신호(OVDb)는 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)의 프리차징 구간 초기에 예정된 시간만큼 활성화(enable)되는 신호이다.
그래서, 프리차징 동작시 프리차징 구간 초기에 예정된 시간만큼 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 코어전압단(VCORE)의 전압레벨보다 높은 외부전압단(VDD)의 전압레벨로 오버드라이빙하고, 이후, 코어전압단(VCORE)의 전압레벨로 노멀드라이빙 할 수 있다. 결국, 제2 프리차징부(550)를 추가함으로써, 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 빠르게 안정적인 프리차징 전압레벨로 프리차징 할 수 있다.
이하, 본 발명에 따른 3개의 실시예에 대해 설명하기로 한다. 제1 내지 제3 실시예 모두 프리차징 동작시 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 빠르게 안정적인 프리차징 레벨로 프리차징 하기 위한 것이다.
다시 도 1를 참조하면, 이하 후술할 제1 내지 제3 실시예에 따른 구성은 다수의 하측 프리차징부(150A, 150B, ... )에 각각 대응될 수 있고, 마찬가지로 다수의 상측 프리차징부(170A, 170B, ... )에 각각 대응될 수 있으며, 또한, 다수의 하 측 및 상측 프리차징부 각각에 대응될 수 있다.
설명의 편의를 위해 도 6a의 제1 실시예와 도 6c의 제2 실시예를 통해 제1 프리차징부(530)가 도 2의 하측 프리차징부(150A)에 대응되는 경우를 예로 들어 설명하기로 하고, 이때의 제1 프리차징부(530)를 "하측 제1 프리차징부"라고 정의하고 제2 프리차징부(550)를 "하측 제2 프리차징부"라고 정의하기로 한다. 그리고, 도 7a의 제3 실시예를 통해 제1 프리차징부(530)가 도 2의 상측 프리차징부(170A)에 대응되는 경우를 예로 들어 설명하기로 하고, 이때의 제1 프리차징부(530)를 "상측 제1 프리차징부"라고 정의하고 제2 프리차징부(550)를 "상측 제2 프리차징부"라고 정의하기로 한다.
도 6a는 본 발명의 제1 실시예에 따른 하측 제2 프리차징부(650A)를 설명하기 위한 회로도이다.
도 6a를 참조하면, 본 발명에 따른 제1 실시예는 프리차징 신호(PCGb)에 응답하여 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 코어전압단(VCORE)의 전압레벨로 프리차징하기 위한 하측 제1 프리차징부(630A)와, 오버드라이빙 신호(OVDb)에 응답하여 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 외부전압단(VDD)의 전압레벨로 오버 드라이빙하기 위한 하측 제2 프리차징부(650A)가 도시되어 있다.
본 발명에 따른 제1 실시예에 따르면, 반전된 리셋 신호(RSTb)에 응답하여 프리차징 신호(PCGb)와 오버드라이빙 신호(OVDb)를 생성하기 위한 신호 생성부(670A)를 더 구비할 수 있다. 여기서, 오버드라이빙 신호(OVDb)는 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)의 프리차징 구간 초기에 예정된 시간만큼 활성 화(enable)되는 신호로써, 반전된 리셋 신호(RSTb)에 응답하여 활성화되고 예정된 시간만큼 펄스 폭을 가진다.
하측 제1 프리차징부(630A)는 코어전압단(VCORE)과 정 로컬 입출력 라인(LIO<0>) 사이에 소오스-드레인 연결되고 프리차징 신호(PCGb)를 게이트 입력받는 제1 PMOS 트랜지스터(PM7)와, 코어전압단(VCORE)과 부 로컬 입출력 라인(/LIO<0>) 사이에 소오스-드레인 연결되고 프리차징 신호(PCGb)를 게이트 입력받는 제2 PMOS 트랜지스터(PM8), 및 정 로컬 입출력 라인(LIO<0>)과, 부 로컬 입출력 라인(/LIO<0>) 사이에 소오스-드레인 연결되고 프리차징 신호(PCGb)를 게이트 입력받는 제3 PMOS 트랜지스터(PM9)를 구비할 수 있다.
하측 제2 프리차징부(650A)는 외부전압단(VDD)과 정 로컬 입출력 라인(LIO<0>) 사이에 소오스-드레인 연결되고 오버드라이빙 신호(OVDb)를 게이트 입력받는 제4 PMOS 트랜지스터(PM10)와, 외부전압단(VDD)과 부 로컬 입출력 라인(/LIO<0>) 사이에 소오스-드레인 연결되고 오버드라이빙 신호(OVDb)를 게이트 입력받는 제5 PMOS 트랜지스터(PM11), 및 정 로컬 입출력 라인(LIO<0>)과 부 로컬 입출력 라인(/LIO<0>) 사이에 소오스-드레인 연결되고 오버드라이빙 신호(OVDb)를 게이트 입력받는 제6 PMOS 트랜지스터(PM12)를 구비할 수 있다.
신호 생성부(670A)는 반전된 리셋 신호(RSTb)에 대응하는 신호를 입력받아 예정된 시간만큼 지연시키기 위한 지연부(671A)와, 반전된 리셋 신호(RSTb)에 대응하는 신호와 지연부(671A)의 출력신호를 입력받아 오버드라이빙 신호(OVDb)를 출력하기 위한 출력부(673a)를 구비할 수 있으며, 반전된 리셋 신호(RSTb)에 대응하는 프리차징 신호(PCGb)도 생성할 수 있다. 여기서, 지연부(671A)는 체인(chain) 연결된 다수의 인버터(예컨대, 5개의 인버터)를 구비할 수 있으며, 출력부(673a)는 반전된 리셋 신호(RSTb)에 대응하는 신호와 지연부(671A)의 출력신호를 입력받아 오버드라이빙 신호(OVDb)를 출력하는 NAND 게이트를 구비할 수 있다.
한편, 신호 생성부(670A)에서 반전된 리셋신호(RSTb)가 입력되는 제1 인버터(INV1)와, 제1 인버터(INV1)의 출력신호를 입력받는 제2 인버터(INV2)는 종래에 도 3에서 반전된 리셋 신호(RSTb)가 두개의 인버터를 거치는 것과 동일한 타이밍을 맞추기 위한 것으로 상황에 따라 설계 변경이 가능하다.
도 6b는 도 6a의 프리차징 신호(PCGb)와 오버드라이빙 신호(OVDb)를 설명하기 위한 타이밍도이다. 참고로, 반전된 리셋 신호(RSTb)가 논리'하이'인 경우 쓰기 동작을 수행하고, 반전된 리셋 신호(RSTb)가 논리'로우'인 경우 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)의 프리차징 동작을 수행한다.
도 6a와 6b를 참조하면, 반전된 리셋 신호(RSTb)가 논리'하이'인 쓰기 동작시에는 프리차징 신호(PCGb)가 논리'하이'를 유지하여 하측 제1 프리차징부(630A)의 제1 내지 제3 PMOS 트랜지스터(PM7, PM8, PM9)가 턴 오프된다. 그리고, 오버드라이빙 신호(OVDb)도 논리'하이'를 유지하여 하측 제2 프리차징부(650A)의 제4 내지 제6 PMOS 트랜지스터(PM10, PM11, PM12)가 턴 오프된다.
이후, 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)의 프리차징 동작을 위해 반전된 리셋 신호(RSTb)가 논리'로우'로 천이하면, 프리차징 신호(PCGb)는 논리'로우'가 된다. 프리차징 신호(PCGb)에 따라 하측 제1 프리차징부(630A)의 제1 내지 제3 PMOS 트랜지스터(PM7, PM8, PM9)가 턴 온되면, 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)은 코어전압단(VCORE)의 전압레벨로 프리차징되기 시작한다.
한편, 반전된 리셋 신호(RSTb)가 논리'로우'로 천이하면, 오버드라이빙 신호(OVDb)도 논리'로우'가 된다. 그래서, 오버드라이빙 신호(OVDb)에 따라 하측 제2 프리차징부(650A)의 제4 내지 제6 PMOS 트랜지스터(PM10, PM11, PM12)가 턴 온되면, 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)은 외부전압단(VDD)의 전압레벨로 오버드라이빙 된다. 이후, 지연부(671A)에 의한 지연시간 이후 오버드라이빙 신호(OVDb)는 논리'하이'로 천이하게 되어, 하측 제2 프리차징부(650A)의 제4 내지 제6 PMOS 트랜지스터(PM10, PM11, PM12)는 턴 오프된다.
결국, 오버드라이빙 신호(OVDb)의 활성화 구간(이하, "오버드라이빙 구간"이라 칭함.)에서는 외부전압단(VDD)의 전압레벨로 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)이 오버드라이빙되고, 오버드라이빙 신호(OVDb)의 비활성화 구간(이하, "노멀드라이빙 구간"이라 칭함.)에서는 코어전압단(VCORE)의 전압레벨로 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)이 구동된다.
도 6c는 본 발명의 제2 실시예에 따른 하측 제2 프리차징부(650C)를 설명하기 위한 회로도이다.
도 6c에는 하측 제1 프리차징부(630C)와, 하측 제2 프리차징부(650C), 및 신호 생성부(670C)가 도시되어 있다. 제2 실시예의 하측 제1 프리차징부(630C)와 신호 생성부(670C)는 제1 실시예와 그 구성 및 동작이 동일하여 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다. 이하, 본 발명에 따른 제2 실시예와 밀접한 관련이 있는 하측 제2 프리차징부(650C)를 설명하도록 한다.
하측 제2 프리차징부(650)는 오버드라이빙 신호(OVDb)에 응답하여 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 외부전압단(VDD)의 전압레벨로 구동하기 위한 것으로, 외부전압단(VDD)과 코어전압단(VCORE) 사이에 소오스-드레인 연결되고 오버드라이빙 신호(OVDb)를 게이트 입력받는 제7 PMOS 트랜지스터(PM13)를 구비할 수 있다. 여기서, 오버드라이빙 신호(OVDb)는 도 6b와 동일한 타이밍을 가지게 된다.
동작 설명을 위해 도 6b와 도 6c를 참조하면, 반전된 리셋 신호(RSTb)가 논리'하이'인 쓰기 동작시에는 프리차징 신호(PCGb)가 논리'하이'를 유지하여 하측 제1 프리차징부(630C)의 제1 내지 제3 PMOS 트랜지스터(PM7, PM8, PM9)가 턴 오프된다. 그리고, 오버드라이빙 신호(OVDb)도 논리'하이'를 유지하여 하측 제2 프리차징부(650C)의 제7 PMOS 트랜지스터(PM13)가 턴 오프된다.
이후, 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)의 프리차징 동작을 위해 반전된 리셋 신호(RSTb)가 논리'로우'로 천이하면, 프리차징 신호(PCGb)는 논리'로우'가 된다. 프리차징 신호(PCGb)에 따라 하측 제1 프리차징부(630C)의 제1 내지 제3 PMOS 트랜지스터(PM7, PM8, PM9)가 턴 온되면, 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)은 코어전압단(VCORE)의 전압레벨로 프리차징되기 시작한다.
한편, 반전된 리셋 신호(RSTb)가 논리'로우'로 천이하면, 오버드라이빙 신호(OVDb)도 논리'로우'가 된다. 오버드라이빙 신호(OVDb)에 따라 하측 제2 프리차징부(650C)의 제7 PMOS 트랜지스터(PM13)가 턴 온되면, 코어전압단(VCORE)은 외부 전압단(VDD)의 전압레벨로 오버드라이빙 된다. 이후, 예정된 지연시간 이후 오버드라이빙 신호(OVDb)는 논리'하이'로 천이하게 되어, 하측 제2 프리차징부(650A)의 제7 PMOS 트랜지스터(PM13)는 턴 오프된다.
결국, 제1 실시예와 동일하게 오버드라이빙 구간에서는 외부전압단(VDD)의 전압레벨로 오버드라이빙 된 코어전압단(VCORE)의 전압레벨로 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)이 오버드라이빙되고, 노멀드라이빙 구간에서는 코어전압단(VCORE)의 전압레벨로 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)이 구동된다.
한편, 다시 도 1을 참조하여 제2 프리차징부(550)가 효율적으로 설계될 수 있는 영역을 살펴보기로 한다.
우선, 셀 매트와 서브 홀이 설계된 영역을 "셀 영역"이라고 하면, 셀 영역의 하측(이하, "하측 영역"이라 칭함)에는 다수의 라이트 드라이버(130A, 130B, ... )와, 다수의 하측 프리차징부(150A, 150B, ... )와, 글로벌 입출력 버스(GIO_BUS) 등이 배치되어 있다. 그리고, 셀 영역의 상측(이하, "상측 영역"이라 칭함)에는 다수의 상측 프리차징부(170A, 170B, ... )가 배치되어 있다.
설명의 편의를 위해 'LIO<0>', '/LIO<0>' 로컬 입출력 라인 쌍을 중심으로 설명하기로 한다.
본 발명에 따른 제2 프리차징부(550)는 프리차징 구간 초기에 예정된 시간만큼 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 외부전압단(VDD)의 전압레벨로 오버드라이빙하여 프리차징하기 위한 것으로, 일단, 제2 프리차징부(550)는 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)에 연결되어 있어야 한다. 때문에, 제2 프리차징부(550) 는 하측 영역 또는 셀 영역 또는 상측 영역에 설계되어 질 수 있다.
이어서, 각 영역에 구성된 회로의 밀집도를 살펴보기로 한다.
셀 영역은 셀 매트와 서브 홀이 구성되어 있다. 그 중 셀 매트에는 메모리 셀이 무수히 많이 설계되어 있으며, 서브 홀 에는 해당 셀 매트에 대응하는 감지증폭 드라이버 전원생성부, 워드라인 리피터, 입출력 스위치 등과 같은 회로가 설계되어 있다. 그래서, 제2 프리차징부(550)를 셀 영역에 추가로 삽입한다는 것은 큰 부담을 수반한다.
하측 영역은 라이트 드라이버(130A)와 하측 프리차징부(150A)와 글로벌 입출력 버스(GIO_BUS) 등이 설계되어 있다. 그래서, 제2 프리차징부(550)를 하측 영역에 추가로 삽입하기에 적잖은 부담을 수반한다.
상측 영역은 상측 프리차징부(170A)가 설계되어 있다. 그래서, 상측 영역은 셀 영역과 하측 영역에 비해 추가로 회로를 삽입할 여지가 풍부하다고 할 수 있다. 즉, 제2 프리차징부(550)를 상측 영역에 추가로 삽입하기에 가장 적합하다고 볼 수 있다.
도 7a는 본 발명의 제3 실시예를 상측 영역에 구성된 상측 프리차징부에 적용한 상측 제2 프리차징부(750)를 설명하기 위한 회로도이다.
도 7a를 참조하면, 본 발명에 따른 제3 실시예는 프리차징 신호(PCGb)에 응답하여 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 코어전압단(VCORE)의 전압레벨로 프리차징하기 위한 상측 제1 프리차징부(730)와, 오버드라이빙 신호(OVDb)에 응답하여 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 외부전압단(VDD)의 전압레벨로 오버 드라이빙하기 위한 상측 제2 프리차징부(750)가 도시되어 있다.
본 발명에 따른 제3 실시예에 따르면, 리셋 신호(RST)에 응답하여 프리차징 신호(PCGb)와 오버드라이빙 신호(OVDb)를 생성하기 위한 신호 생성부(770)를 더 구비할 수 있다.
여기서, 오버드라이빙 신호(OVDb)는 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)의 프리차징 구간 초기에 예정된 시간만큼 활성화되는 신호로써, 리셋 신호(RST)에 응답하여 활성화되고 예정된 시간만큼 펄스 폭을 가진다. 그리고, 프리차징 신호(PCGb)는 오버드라이빙 신호(OVDb)의 활성화 시점 이후 활성화되는 신호로써, 그 활성화 시점은 코어전압단(VCORE)에서 소모되는 전력을 감소시켜 주기 위한 설계자의 의도에 따라 달라질 수 있다.
상측 제1 프리차징부(730)는 코어전압단(VCORE)과 정 로컬 입출력 라인(LIO<0>) 사이에 소오스-드레인 연결되고 프리차징 신호(PCGb)를 게이트 입력받는 제8 PMOS 트랜지스터(PM14)와, 코어전압단(VCORE)과 부 로컬 입출력 라인(/LIO<0>) 사이에 소오스-드레인 연결되고 프리차징 신호(PCGb)를 게이트 입력받는 제9 PMOS 트랜지스터(PM15), 및 정 로컬 입출력 라인(LIO<0>)과, 부 로컬 입출력 라인(/LIO<0>) 사이에 소오스-드레인 연결되고 프리차징 신호(PCGb)를 게이트 입력받는 제10 PMOS 트랜지스터(PM16)를 구비할 수 있다.
상측 제2 프리차징부(750)는 외부전압단(VDD)과 정 로컬 입출력 라인(LIO<0>) 사이에 소오스-드레인 연결되고 오버드라이빙 신호(OVDb)를 게이트 입력받는 제11 PMOS 트랜지스터(PM17)와, 외부전압단(VDD)과 부 로컬 입출력 라 인(/LIO<0>) 사이에 소오스-드레인 연결되고 오버드라이빙 신호(OVDb)를 게이트 입력받는 제12 PMOS 트랜지스터(PM18), 및 정 로컬 입출력 라인(LIO<0>)과 부 로컬 입출력 라인(/LIO<0>) 사이에 소오스-드레인 연결되고 오버드라이빙 신호(OVDb)를 게이트 입력받는 제13 PMOS 트랜지스터(PM19)를 구비할 수 있다.
신호 생성부(770)는 리셋 신호(RST)에 응답하여 프리차징 신호(PCGb)를 생성하기 위한 프리차징 신호 생성부(772)와, 리셋 신호(RST)에 응답하여 오버드라이빙 신호(OVDb)를 생성하기 위한 오버드라이빙 신호 생성부(774)를 구비할 수 있다.
프리차징 신호 생성부(772)는 리셋신호(RST)를 입력받아 지연시키기 위한 제1 지연부(772A)와, 리셋신호(RST)와 제1 지연부(772A)의 출력신호를 입력받아 프리차징 신호(PCGb)를 생성하기 위한 제1 출력부(772B)를 구비할 수 있다.
그리고, 오버드라이빙 신호 생성부(774)는 리셋신호(RST)를 입력받아 예정된 시간만큼 지연시키기 위한 제2 지연부(774A)와, 리셋신호(RST)와 제2 지연부(774B)의 출력신호를 입력받아 오버드라이빙 신호(OVDb)를 생성하기 위한 제2 출력부(774B)를 구비할 수 있다. 여기서, 제1 지연부(772A)는 체인 연결된 다수의 인버터(예컨대, 2개의 인버터)를 구비할 수 있고, 제2 지연부(774A)도 체인 연결된 다수의 인버터(예컨대, 5개의 인버터)를 구비할 수 있다.
한편, 제1 및 제2 출력부(774A, 774B)는 종래에 도 4에서 리셋 신호(RST)가 3개의 인버터를 거치는 것과 동일한 타이밍을 맞추기 위한것으로 상황에 따라 변경이 가능하다. 또한, 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)의 프리차징 동작 초기 구간에 오버드라이빙 신호(OVDb)가 활성화되고 이후 프리차징 신호(PCGb)가 활성화 될 수 있다면, 제1 및 제2 지연부(772A, 774A)의 설계 변경이 가능하다.
도 7b는 도 7a의 프리차징 신호(PCGb)와 오버드라이빙 신호(OVDb)를 설명하기 위한 타이밍도이다. 참고로, 리셋 신호(RST)가 논리'로우'인 경우 쓰기 동작을 수행하고, 리셋 신호(RST)가 논리'하인'인 경우 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)의 프리차징 동작이 수행된다.
도 7a와 7b를 참조하면, 리셋 신호(RST)가 논리'로우'인 쓰기 동작시에는 프리차징 신호(PCGb)가 논리'하이'를 유지하여 상측 제1 프리차징부(730)의 제8 내지 제10 PMOS 트랜지스터(PM14, PM15, PM16)가 턴 오프된다. 그리고, 오버드라이빙 신호(OVDb)도 논리'하이'를 유지하여 상측 제2 프리차징부(750)의 제11 내지 제13 PMOS 트랜지스터(PM17, PM18, PM19)가 턴 오프된다.
이후, 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)의 프리차징 동작을 위해 리셋 신호(RST)가 논리'하이'로 천이하면, 오버드라이빙 신호(OVDb)는 논리'로우'가 된다. 오버드라이빙 신호(OVDb)에 따라 상측 제2 프리차징부(750)의 제11 내지 제13 PMOS 트랜지스터(PM17, PM18, PM19)가 턴 온되면, 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)은 외부전압단(VDD)의 전압레벨로 제2 지연부(774A)의 예정된 시간만큼 오버드라이빙 된다.
한편, 오버드라이빙 신호(OVDb)가 논리'로우'로 활성화된 시점에서 제1 지연부(772A)의 지연시간 이후 프리차징 신호(PCGb)가 논리'로우'가 된다. 프리차징 신호(PCGb)에 따라 상측 제1 프리차징부(730)의 제8 내지 제10 PMOS 트랜지스터(PM14, PM15, PM16)가 턴 온되면, 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)은 코어 전압단(VCORE)의 전압레벨로 프리차징된다.
결국, 제1 내지 제3 실시예 모두 오버드라이빙 구간에서는 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)이 외부전압단(VDD)의 전압레벨로 오버드라이빙되고, 비활성화 구간에서는 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)이 코어전압단(VCORE)의 전압레벨로 구동된다.
전술한 바와 같이, 본 발명은 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)의 프리차징 동작을 하는데 있어서, 프리차징 구간 초기에 예정된 시간만큼 활성화되는 오버드라이빙 신호(OVDb)에 응답하여 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 외부전압단(VDD)의 전압레벨로 오버드라이빙하고, 프리차징 신호(PCGb)에 응답하여 노멀드라이빙 구간에서 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 코어전압단(VCORE)의 전압레벨로 노멀드라이빙 할 수 있다. 때문에, 로컬 입출력 라인 쌍(LIO<0>, /LIO<0>)을 더 빠르게 프리차징 전압레벨로 만들어 주는 것이 가능하게 될 것이다.
또한, 프리차징 동작시 외부전압단(VDD)에서 전력을 소모하기 때문에 종래의 프리차징 동작시 코어전압단(VCORE)만을 사용하는데서 기인하던 문제점을 개선할 수 있고, 프리차징 동작시 코어전압단(VCORE)에서의 소모 전력을 줄여 줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 데이터 라인을 빠르게 프리차징 전압레벨로 만들어 줌으로써, 회로의 전반적인 동작속도를 높여 줄 수 있는 효과를 얻을 수 있다.
또한, 프리차징 동작시 코어전압단에서의 소모전력을 줄여 코어전압단의 안정적인 전압레벨을 보장함으로써, 회로 동작의 안정성 및 신뢰성을 높일 수 있는 효과를 얻을 수 있다.

Claims (31)

  1. 제1 데이터라인에 인가된 데이터를 제2 데이터라인에 실어주기 위한 라이트드라이버;
    프리차징신호에 응답하여 상기 제2 데이터라인을 프리차징하기 위한 제1 프리차징수단; 및
    상기 제2 데이터라인의 프리차징 구간 초기에 예정된 시간만큼 활성화되는 오버드라이빙신호에 응답하여 프리차징 전압보다 높은 전압으로 상기 제2 데이터라인을 오버드라이빙하기 위한 제2 프리차징수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    리셋신호에 응답하여 상기 프리차징신호 및 오버드라이빙신호를 생성하기 위한 신호 생성수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 프리차징수단은 제2 정/부 데이터라인을 제1 전원전압으로 프리차징하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 제2 프리차징수단은 상기 제2 정/부 데이터라인을 제2 전원전압으로 구동하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 제2 프리차징수단은,
    제2 전원전압단과 상기 제2 정 데이터라인 사이에 소오스-드레인 연결되고 상기 오버드라이빙신호를 게이트 입력받는 제1 MOS 트랜지스터;
    상기 제2 전원전압단과 상기 제2 부 데이터라인 사이에 소오스-드레인 연결되고 상기 오버드라이빙신호를 게이트 입력받는 제2 MOS 트랜지스터; 및
    상기 제2 정 데이터라인과 상기 제2 부 데이터라인 사이에 소오스-드레인 연결되고 상기 오버드라이빙신호를 게이트 입력받는 제3 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 제1 프리차징수단은,
    제1 전원전압단과 상기 제2 정 데이터라인 사이에 소오스-드레인 연결되고 상기 리셋신호에 대응하는 신호를 게이트 입력받는 제4 MOS 트랜지스터;
    상기 제1 전원전압단과 상기 제2 부 데이터라인 사이에 소오스-드레인 연결되고 상기 리셋신호에 대응하는 신호를 게이트 입력받는 제5 MOS 트랜지스터; 및
    상기 제2 정 데이터라인과 상기 제2 부 데이터라인 사이에 소오스-드레인 연결되고 상기 리셋신호에 대응하는 신호를 게이트 입력받는 제6 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 제2 프리차징수단은,
    상기 제2 전원전압단과 상기 제1 전원전압단 사이에 소오스-드레인 연결되고 상기 오버드라이빙신호를 게이트 입력받는 제7 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 소자.
  8. 제2항에 있어서,
    상기 오버드라이빙신호는 상기 리셋신호에 응답하여 활성화되고, 상기 예정된 시간만큼 펄스 폭을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제2항에 있어서,
    상기 신호 생성수단은,
    상기 리셋신호에 응답하여 상기 프리차징신호를 생성하기 위한 프리차징신호 생성부와,
    상기 리셋신호에 응답하여 상기 오버드라이빙신호를 생성하기 위한 오버드라이빙신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 프리차징신호 생성부는,
    상기 리셋신호를 입력받아 지연시키기 위한 지연부와,
    상기 리셋신호와 지연부의 출력신호를 입력받아 상기 프리차징신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제10항에 있어서,
    상기 지연부는 체인 연결된 다수의 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제9항에 있어서,
    상기 오버드라이빙신호 생성부는,
    상기 리셋신호를 입력받아 상기 예정된 시간만큼 지연시키기 위한 지연부와,
    상기 리셋신호와 상기 지연부의 출력신호를 입력받아 상기 오버드라이빙신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제12항에 있어서,
    상기 지연부는 체인 연결된 다수의 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  14. 제4항에 있어서,
    상기 제2 전원전압은 외부전원전압인 것을 특징으로 하는 반도체 메모리 소자.
  15. 데이터라인을 공유하는 단위 메모리 셀 영역;
    제1 데이터라인에 인가된 데이터를 제2 데이터라인에 실어주기 위한 라이트드라이버;
    리셋신호에 응답하여 상기 제2 데이터라인을 프리차징하기 위한 제1 프리차징수단;
    상기 단위 메모리 셀 영역을 기준으로 상기 제1 프리차징수단이 위치한 영역의 반대쪽에 위치하며, 프리차징신호에 응답하여 상기 제2 데이터라인을 프리차징하기 위한 제2 프리차징수단; 및
    상기 단위 메모리 셀 영역을 기준으로 상기 제1 프리차징수단이 위치한 영역의 반대쪽에 위치하며, 상기 제2 데이터라인의 프리차징 구간 초기에 예정된 시간만큼 활성화되는 오버드라이빙신호에 응답하여 상기 제2 데이터라인을 프리차징 전압보다 높은 전압으로 오버드라이빙하기 위한 제3 프리차징수단
    을 구비하는 반도체 메모리 소자.
  16. 제15항에 있어서,
    상기 리셋신호에 응답하여 상기 프리차징신호 및 오버드라이빙신호를 생성하기 위한 신호 생성수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  17. 제15항 또는 제16항에 있어서,
    상기 제2 프리차징수단은 제2 정/부 데이터라인을 제1 전원전압으로 프리차징하는 것을 특징으로 하는 반도체 메모리 소자.
  18. 제17항에 있어서,
    상기 제3 프리차징수단은 상기 제2 정/부 데이터라인을 제2 전원전압으로 구동하는 것을 특징으로 하는 반도체 메모리 소자.
  19. 제18항에 있어서,
    상기 제3 프리차징수단은,
    제2 전원전압단과 상기 제2 정 데이터라인 사이에 소오스-드레인 연결되고 상기 오버드라이빙신호를 게이트 입력받는 제1 MOS 트랜지스터;
    상기 제2 전원전압단과 상기 제2 부 데이터라인 사이에 소오스-드레인 연결되고 상기 오버드라이빙신호를 게이트 입력받는 제2 MOS 트랜지스터; 및
    상기 제2 정 데이터라인과 상기 제2 부 데이터라인 사이에 소오스-드레인 연결되고 상기 오버드라이빙신호를 게이트 입력받는 제3 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  20. 제19항에 있어서,
    상기 제2 프리차징수단은,
    제1 전원전압단과 상기 제2 정 데이터라인 사이에 소오스-드레인 연결되고 상기 리셋신호에 대응하는 신호를 게이트 입력받는 제4 MOS 트랜지스터;
    상기 제1 전원전압단과 상기 제2 부 데이터라인 사이에 소오스-드레인 연결되고 상기 리셋신호에 대응하는 신호를 게이트 입력받는 제5 MOS 트랜지스터; 및
    상기 제2 정 데이터라인과 상기 제2 부 데이터라인 사이에 소오스-드레인 연결되고 상기 리셋신호에 대응하는 신호를 게이트 입력받는 제6 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  21. 제20항에 있어서,
    상기 제3 프리차징수단은,
    상기 제2 전원전압단과 상기 제1 전원전압단 사이에 소오스-드레인 연결되고 상기 오버드라이빙신호를 게이트 입력받는 제7 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 소자.
  22. 제16항에 있어서,
    상기 오버드라이빙신호는 상기 리셋신호에 응답하여 활성화되고, 상기 예정된 시간만큼 펄스 폭을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  23. 제16항에 있어서,
    상기 신호 생성수단은,
    상기 리셋신호에 응답하여 상기 프리차징신호를 생성하기 위한 프리차징신호 생성부와,
    상기 리셋신호에 응답하여 상기 오버드라이빙신호를 생성하기 위한 오버드라이빙신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  24. 제23항에 있어서,
    상기 프리차징신호 생성부는,
    상기 리셋신호를 입력받아 지연시키기 위한 지연부와,
    상기 리셋신호와 지연부의 출력신호를 입력받아 상기 프리차징신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  25. 제24항에 있어서,
    상기 지연부는 체인 연결된 다수의 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  26. 제23항에 있어서,
    상기 오버드라이빙신호 생성부는,
    상기 리셋신호를 입력받아 상기 예정된 시간만큼 지연시키기 위한 지연부와,
    상기 리셋신호와 상기 지연부의 출력신호를 입력받아 상기 오버드라이빙신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  27. 제26항에 있어서,
    상기 지연부는 체인 연결된 다수의 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  28. 제18항에 있어서,
    상기 제2 전원전압은 외부전원전압인 것을 특징으로 하는 반도체 메모리 소자.
  29. 프리차징신호에 응답하여 로컬 데이터라인을 프리차징하는 단계와,
    상기 로컬 데이터라인의 프리차징 구간 초기에 예정된 시간만큼 활성화되는 오버드라이빙신호에 응답하여 프리차징 전압보다 높은 전압으로 상기 로컬 데이터라인을 오버드라이빙하는 단계
    를 포함하는 반도체 메모리 소자의 구동 방법.
  30. 제29항에 있어서,
    상기 로컬 데이터라인을 프리차징하기 위한 리셋신호에 응답하여 상기 프리차징신호와 상기 오버드라이빙신호를 생성하기 위한 신호 생성단계를 더 포함하는 반도체 메모리 소자의 구동 방법.
  31. 제29항 또는 제30항에 있어서,
    상기 프리차징 전압보다 높은 전압은 외부전원전압인 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
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