CN109697996B - 半导体器件及其操作方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其操作方法。半导体器件包括：时钟发生电路，其适用于在写入均衡操作期间产生分别与外部时钟的上升时钟和下降时钟相对应的第一写入时钟和第二写入时钟，而在写入操作期间基于上升时钟通过将写入命令延迟预定时间来产生输入时钟；第一传输线，其适用于将第一写入时钟或输入时钟作为第一传输时钟来传输；以及第二传输线，其适用于将第二写入时钟作为第二传输时钟来传输。

Description

半导体器件及其操作方法
相关申请的交叉引用
本申请要求2017年10月23日提交的申请号为10-2017-0137215的韩国专利的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种示例性实施例涉及一种半导体器件。具体地，示例性实施例涉及一种执行写入均衡操作的半导体器件及其操作方法。
背景技术
随着半导体系统的操作速度增加，在半导体系统中包括的半导体器件之间需要高速数据传输速率。预取操作被应用于在半导体器件之间串行输入和输出的数据，以便满足高速数据传输速率或数据高带宽。预取操作是指锁存每个串行输入的数据并且使其并行化。为了使数据并行化，在用于数据输入/输出的半导体器件中产生具有不同相位的时钟(即，具有多个相位的内部时钟)。
发明内容
本发明的各种实施例针对一种能够共享用于写入操作和写入均衡操作的时钟发生电路的半导体器件。
本发明的各种实施例针对一种能够共享用于写入操作和写入均衡操作的时钟传输路径的半导体器件。
根据本发明的一个实施例，一种半导体器件包括：时钟发生电路，其适用于在写入均衡操作期间产生分别与外部时钟的上升时钟和下降时钟相对应的第一写入时钟和第二写入时钟，而在写入操作期间基于所述上升时钟通过将写入命令延迟预定时间来产生输入时钟；第一传输线，其适用于将所述第一写入时钟或所述输入时钟作为第一传输时钟来传输；以及第二传输线，其适用于将所述第二写入时钟作为第二传输时钟来传输。
根据本发明的一个实施例，一种半导体器件的操作方法包括：在写入均衡操作期间，产生分别与外部时钟的上升时钟和下降时钟相对应的第一写入时钟和第二写入时钟，并且将所述第一写入时钟和第二写入时钟分别传输到第一传输线和第二传输线；在写入均衡操作期间，基于分别传输到所述第一传输线和第二传输线的所述第一写入时钟和第二写入时钟以及第一选通信号和第二选通信号来产生均衡控制信号；在写入操作期间，基于所述上升时钟通过将写入命令延迟预定时间来产生输入时钟，并且将该输入时钟传输到所述第一传输线；以及在所述写入操作期间，基于传输到所述第一传输线的所述输入时钟以及所述第一选通信号和第二选通信号来产生相位信息信号。
根据本发明的一个实施例，一种半导体器件包括：时钟发生电路，其适用于当模式控制信号被激活时，产生分别与外部时钟的上升时钟和下降时钟相对应的第一写入时钟和第二写入时钟，并且当所述模式控制信号被去激活时，基于所述上升时钟通过将输入命令延迟预定时间来产生输入时钟；信号传输块，其适用于将所述第一写入时钟或输入时钟作为第一传输时钟传输，并且将所述第二写入时钟作为第二传输时钟来传输；以及内部电路，其适用于当所述模式控制信号被激活时，接收所述第一传输时钟和第二传输时钟以及第一选通信号和第二选通信号，产生关于所述外部时钟与所述第一选通信号和第二选通信号之间的相位差的第一信息，而当所述模式控制信号被去激活时，产生关于预先使用所述第一选通信号和第二选通信号中的哪一个来驱动输入数据的第二信息。
附图说明
图1是示出根据本发明的一个实施例的半导体器件的框图。
图2是示出图1中所示的时钟发生电路的框图。
图3A和图3B是示出图2中所示的时钟发生电路的示例性操作的时序图。
图4是示出图1中所示的写入控制电路的框图。
图5A和图5B是示出图4中所示的写入控制电路的示例性操作的时序图。
图6是示出根据本发明的一个实施例的半导体系统的框图。
具体实施方式
下面将参照附图更详细地描述本发明的各种实施例。提供这些实施例是为了使本公开透彻和完整。本公开中提及的所有“实施例”是指本文中所公开的本发明构思的实施例。所给出的实施例仅是示例，并非旨在限制本发明的范围。
此外，应注意，本文中所使用的术语仅用于描述实施例的目的，而非意在限制本发明。如本文所使用的，除非上下文另外明确指出，否则单数形式也旨在包括复数形式。还应理解的是，当在本说明书中使用时，术语“包括”、“包括有”、“包含”和/或“包含有”表示存在所陈述的特征，但不排除存在或添加一个或更多个其他未陈述的特征。如本文所使用的，术语“和/或”表示一个或更多个相关所列项目的任意组合和全部组合。还应注意的是，在本说明书中，“连接/耦接”是指一个组件不仅直接耦接另一个组件，而且还通过中间组件间接耦接另一个组件。
应该理解的是，虽然本文中可以使用术语“第一”、“第二”、“第三”等描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称为第二元件或第三元件。
附图不一定按比例绘制，并且在一些情况下，比例可能已被放大以便清楚地示出实施例的特征。
读取数据和写入数据在诸如例如动态随机存取存储器(DRAM)的半导体器件与控制器之间的传输和接收可以与数据选通信号同步地执行。例如，在写入操作中，控制器将数据选通信号和写入数据提供给半导体器件，并且半导体器件同步地提取写入数据与选通信号。
然而，由半导体器件提取的写入数据与不同于数据选通信号的时钟信号同步地传输到存储单元阵列。因此，当数据选通信号与时钟信号之间存在CLK对DQS偏斜(CLK-to-DQSskew)时，写入操作可能无法正确执行。为了解决这个问题，半导体器件可以执行写入均衡操作，以在执行写入操作之前测量时钟信号与数据选通信号之间的CLK对DQS偏斜。
在写入均衡操作中，半导体器件在从控制器供应的数据选通信号的特定边沿的时序处对时钟信号进行采样，并且通过数据焊盘输出已采样的时钟信号。通过该操作，控制器可以获取数据选通信号与时钟信号之间的偏斜量。因此，控制器可以通过考虑所获取的偏斜量来调整数据选通信号的输出时序。
通常，采用写入均衡方案的低功率双倍数据速率4(LPDDR4)半导体器件分别由用于写入均衡操作的时钟发生电路和用于写入操作的时钟发生电路组成。因此，已经进行了各种尝试以最大程度地匹配时钟传输路径，该时钟传输路径用于传输从这两个时钟发生电路输出的时钟。但是，当两个时钟传输路径之间发生不匹配时，即使在写入均衡操作终止之后，也会发生CLK对DQS偏斜。
在下文中，根据本发明的一个或更多个实施例提供一种使CLK对DQS偏斜最小化并且防止tDQSS特性恶化的方法。
图1是示出根据本发明的一个实施例的半导体器件的框图。例如，半导体器件可以是处理器、存储器控制器以及诸如DRAM的存储器件。
参考图1，半导体器件可以包括时钟发生电路100、信号传输部分200和写入控制电路300。
时钟发生电路100可以在写入均衡操作期间产生分别与上升时钟RCLKA和下降时钟FCLKA相对应的第一写入时钟WCLK1和第二写入时钟WCLK2，而在写入操作期间基于上升时钟RCLKA通过将写入命令WLWT_B延迟预定时间来产生输入时钟DINCLK。上升时钟RCLKA和下降时钟FCLKA可以是分别在从控制器(未示出)供给到半导体器件的外部时钟的上升沿和下降沿处切换的时钟信号，并且其周期为外部时钟的周期的两倍。写入命令WLWT_B可以被设置为包括在写入操作期间产生的脉冲的信号或命令。预定时间可以对应于写入延时WL，该写入延时WL被定义为在从写入命令WLWT_B被激活的时刻开始之后实际输出数据的时间段。
时钟发生电路100可以接收用于区分写入均衡操作和写入操作的模式控制信号WLV_MRS。模式控制信号WLV_MRS可以在写入均衡操作期间被激活，而在写入操作期间被从模式寄存器组输出为被去激活的信号。
信号传输部分200可以包括将第一写入时钟WCLK1或输入时钟DINCLK作为第一传输时钟WLVCLKR来传输的第一传输线TL1和将第二写入时钟WCLK2作为第二传输时钟WLVCLKF来传输的第二传输线TL2。在下文中，为了描述的简洁，从时钟发生电路100输入到信号传输部分200的时钟可以被定义为第一传输时钟WLVCLKR_A和第二传输时钟WLVCLKF_A，而从信号传输部分200输出到写入控制电路300的时钟可以被定义为第一传输时钟WLVCLKR和第二传输时钟WLVCLKF。理想地，信号传输部分200的输入时钟和输出时钟可以相同，但实际上可能由于传输线的电阻而存在偏斜或延迟。
写入控制电路300可以接收第一传输时钟WLVCLKR、第二传输时钟WLVCLKF、第一选通信号DQS和第二选通信号DQSB。基于第一传输时钟WLVCLKR、第二传输时钟WLVCLKF、第一选通信号DQS和第二选通信号DQSB，写入控制电路300可以在模式控制信号WLV_MRS被激活的写入均衡操作期间产生均衡控制信号WLV_OUT，而在模式控制信号WLV_MRS被去激活的写入操作期间产生相位信息信号PD_INFO。第一选通信号DQS和第二选通信号DQSB可以具有彼此相反的相位。
均衡控制信号WLV_OUT可以具有关于外部时钟与第一选通信号DQS和第二选通信号DQSB之间的相位差的信息。在执行写入操作之前，半导体器件可以通过预先执行写入均衡操作来获取均衡控制信号WLV_OUT，并且控制器(未示出)可以调整每个信号的时序，使得CLK对DQS偏斜可以基于所获取的均衡控制信号WLV_OUT而被最小化。
相位信息信号PD_INFO可以具有关于预先使用第一选通信号DQS和第二选通信号DQSB中的哪一个来驱动输入数据的信息。尽管未示出，但是半导体器件还可以包括执行写入操作的内部电路。当在写入操作期间串行输入的写入数据被并行对齐时，内部电路可以根据相位信息信号PD_INFO而选择性地对齐基于第一选通信号DQS锁存的数据或基于第二选通信号DQSB锁存的数据。
如上所述，根据本发明的一个示例性实施例的半导体器件可以使用用于写入操作和写入均衡操作的一个共享时钟发生电路和一个共享传输路径。因此，由两个时钟发生电路或两个传输路径之间的失配导致的CLK对DQS偏斜可以被最小化，并且可以防止tDQSS特性的劣化。此外，可以通过共享时钟发生电路和传输路径来减少信号传输线的占用区域和数量。
图2是示出图1中所示的时钟发生电路100的框图。
参考图2，时钟发生电路100可以包括第一时钟发生块120和第二时钟发生块140。
第一时钟发生块120可以在模式控制信号WLV_MRS被激活的写入均衡操作期间，通过缓冲上升时钟RCLKA来产生第一写入时钟WCLK1，而在模式控制信号WLV_MRS被去激活的写入操作期间，基于上升时钟RCLKA通过将写入命令WLWT_B延迟预定时间来产生输入时钟DINCLK。
第一时钟发生块120可以包括输入锁存单元122和时钟组合单元124。
响应于上升时钟RCLKA的下降沿，输入锁存单元122可以锁存写入命令WLWT_B以输出为输入比较信号COMA。输入锁存单元122可以包括触发器。当模式控制信号WLV_MRS被激活时，时钟组合单元124可以缓冲上升时钟RCLKA以输出为第一写入时钟WCLK1，而当模式控制信号WLV_MRS被去激活时，时钟组合单元124可以在输入比较信号COMA的特定时段期间将上升时钟RCLKA输出为输入时钟DINCLK。
具体地，时钟组合单元124可以包括第一反相器INV1和第二反相器INV2、第一与非门ND1和第二与非门ND2以及第一与门AND1。第一反相器INV1可以将模式控制信号WLV_MRS反相。第一与非门ND1可以对第一反相器INV1的输出信号和输入比较信号COMA执行逻辑与非运算以产生窗使能信号WIN_EN。第一与门AND1可以对逻辑高电平(例如，源极电压VDD电平)和上升时钟RCLKA执行逻辑与运算。换言之，第一与门AND1可以在源极电压VDD保持逻辑高电平时输出上升时钟RCLKA。第二与非门ND2和第二反相器INV2可以对第一与门AND1的输出信号和窗使能信号WIN_EN执行逻辑与运算，以输出为第一传输时钟WLVCLKR_A。
第二时钟发生块140可以在写入均衡操作期间通过缓冲下降时钟FCLKA来产生第二写入时钟WCLK2。当模式控制信号WLV_MRS被激活时，第二时钟发生块140可以通过缓冲下降时钟FCLKA来产生并输出第二写入时钟WCLK2，而当模式控制信号WLV_MRS被去激活时，将用特定电平固定的第二传输时钟WLVCLKF_A输出到输出端子。
具体地，第二时钟发生块140可以包括第三反相器INV3和第四反相器INV4、第二与门AND2以及第三与非门ND3和第四与非门ND4。第三反相器INV3可以反相模式控制信号WLV_MRS。第三与非门ND3可以对第三反相器INV3的输出信号和逻辑低电平(例如，接地电压VSS电平)执行逻辑与非运算。换言之，不管第三反相器INV3的输出信号如何，第三与非门ND3都可以输出逻辑高电平。第二与门AND2可以对模式控制信号WLV_MRS和下降时钟FCLKA执行逻辑与操作。第四与非门ND4和第四反相器INV4可以对第三与非门ND3的输出信号(即，逻辑高电平)与第二与门AND2的输出信号执行逻辑与运算以输出为第二传输时钟WLVCLKF_A。
时钟发生电路100还可以包括第一时钟驱动器160和第二时钟驱动器180。第一时钟驱动器160可以驱动从第一时钟发生块120输出的第一传输时钟WLVCLKR_A以输出到第一传输线TL1。第二时钟驱动器180可以驱动从第二时钟发生块140输出的第二传输时钟WLVCLKF_A以输出到第二传输线TL2。
图3A和图3B是示出图2中所示的时钟发生电路100的操作的时序图。
参考图3A，示出了模式控制信号WLV_MRS被激活为逻辑高电平的写入均衡操作。
通过将从控制器(未示出)供给的外部时钟CLK_EXT分频到半导体器件，可以产生分别在上升沿和下降沿处切换的上升时钟RCLKA和下降时钟FCLKA。
在写入均衡操作期间，具有逻辑高电平的写入命令WLWT_B可以被保持在去激活状态。
因此，包括在第一时钟发生块120中的输入锁存单元122可以将输入比较信号COMA锁存到逻辑高电平。基于具有逻辑高电平的窗使能信号WIN_EN，时钟组合单元124可以缓冲上升时钟RCLKA以输出为第一写入时钟WCLK1。基于具有逻辑高电平的模式控制信号WLV_MRS，第二时钟发生块140可以缓冲下降时钟FCLKA以输出为第二写入时钟WCLK2。
如上所述，在模式控制信号WLV_MRS被激活的写入均衡操作期间，时钟发生电路100可以产生分别与上升时钟RCLKA和下降时钟FCLKA相对应的第一写入时钟WCLK1和第二写入时钟WCLK2。第一写入时钟WCLK1和第二写入时钟WCLK2可以在其间具有大约90度的相位差。
参考图3B，示出了模式控制信号WLV_MRS维持逻辑低电平的写入操作。
通过将从控制器(未示出)供给的外部时钟CLK_EXT分频到半导体器件，可以产生分别在上升沿和下降沿处切换的上升时钟RCLKA和下降时钟FCLKA。
在写入操作期间，写入命令WLWT_B可以在预定时段期间以具有逻辑低电平的脉冲形状来输入。
包括在第一时钟发生块120中的输入锁存单元122可以在上升时钟RCLKA的下降沿中锁存写入命令WLWT_B以输出输入比较信号COMA。因此，时钟组合单元124可以在预定时段期间输出具有逻辑高电平的激活时段的窗使能信号WIN_EN，并且因此在窗使能信号WIN_EN的激活时段期间将上升时钟RCLKA输出为输入时钟DINCLK。第二时钟发生块140可以基于具有逻辑低电平的模式控制信号WLV_MRS来将用特定电平(例如，逻辑低电平)固定的第二传输时钟WLVCLKF_A输出到输出端子。
如上所述，在模式控制信号WLV_MRS被去激活的写入操作期间，时钟发生电路100可以产生具有与上升时钟RCLKA的激活时段实质相同的脉冲宽度的输入时钟DINCLK。
图4是示出图1所示的写入控制电路300的框图。
参考图4，写入控制电路300可以包括第一比较电路310至第四比较电路340、写入均衡控制块350和写入操作控制块360。
第一比较电路310可以将第一选通信号DQS的相位与第一传输时钟WLVCLKR的相位进行比较。例如，第一比较电路310可以响应于第一选通信号DQS的上升沿而将第一传输时钟WLVCLKR输出为第一比较信号COMP1。
第二比较电路320可以将第二选通信号DQSB的相位与第一传输时钟WLVCLKR的相位进行比较。例如，第二比较电路320可以响应于第二选通信号DQSB的上升沿而将第一传输时钟WLVCLKR输出为第二比较信号COMP2。
第三比较电路330可以将第一选通信号DQS的相位与第二传输时钟WLVCLKF的相位进行比较。例如，第三比较电路330可以响应于第一选通信号DQS的上升沿而将第二传输时钟WLVCLKF输出为第三比较信号COMP3。
第四比较电路340可以将第二选通信号DQSB的相位与第二传输时钟WLVCLKF的相位进行比较。例如，第四比较电路340可以响应于第二选通信号DQSB的上升沿而将第二传输时钟WLVCLKF输出为第四比较信号COMP4。
相应的第一比较电路310至第四比较电路340可以响应于选通信号DQS和DQSB的上升沿而将传输时钟WLVCLKR和WLVCLKF的电平输出为相应的比较信号COMP1至COMP4。当比较电路将高电平输出为比较信号时，传输时钟的上升沿可以在选通信号的上升沿之前，这表示传输时钟的相位可以在选通信号的相位之前。相反，当比较电路将低电平输出为比较信号时，传输时钟的上升沿可以在选通信号的上升沿之后，这表示传输时钟的相位可以在选通信号的相位之后。根据一个示例性实施例，第一比较电路310至第四比较电路340中的每个比较电路可以包括触发器。
第一比较电路310和第三比较电路330可以在第一选通信号DQS的去激活时段期间被禁止，而第二比较电路320和第四比较电路340可以在第二选通信号DQSB的去激活时段期间被禁止。从被禁止的比较电路310至340输出的比较信号COMP1至COMP4可以以浮置状态来输出。在这种情况下，由于第一选通信号DQS和第二选通信号DQSB具有彼此相反的相位，因此第一比较电路310和第二比较电路320可以以互补的方式来操作，并且第三比较电路330和第四比较电路340可以以互补的方式来操作。
写入均衡控制块350可以基于模式控制信号WLV_MRS来驱动第一比较信号COMP1至第四比较信号COMP4以产生均衡控制信号WLV_OUT。在模式控制信号WLV_MRS被激活的写入均衡操作期间，写入均衡控制块350可以判断第一比较信号COMP1和第三比较信号COMP3是否具有相同的电平或者第二比较信号COMP2和第四比较信号COMP4是否具有相同的电平，以产生均衡控制信号WLV_OUT。
具体地，写入均衡控制块350可以包括第一驱动器352至第四驱动器358以及确定单元359。
第一驱动器352可以基于第一比较信号COMP1来反相并驱动第一公共节点CND1。第二驱动器354可以基于第二比较信号COMP2来反相并驱动第一公共节点CND1。第三驱动器356可以基于第三比较信号COMP3来反相并驱动第二公共节点CND2。第四驱动器358可以基于第四比较信号COMP4来反相并驱动第二公共节点CND2。第一驱动器352至第四驱动器358可以包括PMOS晶体管和NMOS晶体管，该PMOS晶体管和NMOS晶体管串联耦接在源极电压VDD端子与接地电压VSS端子之间并且在它们各自的栅极处接收相应的比较信号。
写入均衡控制块350还可以包括第一锁存单元INV_LAT1和第二锁存单元INV_LAT2。第一锁存单元INV_LAT1和第二锁存单元INV_LAT2可以分别耦接到第一公共节点CND1和第二公共节点CND2，并且反相并锁存相应节点的电压。根据一个实施例，第一驱动器352和第一锁存单元INV_LAT1可以构成第一驱动部分，而第二驱动器354和第一锁存单元INV_LAT1可以构成第二驱动部分。类似地，第三驱动器356和第二锁存单元INV_LAT2可以构成第三驱动部分，而第四驱动器358和第二锁存单元INV_LAT2可以构成第四驱动部分。
当模式控制信号WLV_MRS被激活时，确定单元359可以通过判断第一公共节点CND1的电压和第二公共节点CND2的电压是否相同来产生均衡控制信号WLV_OUT。
具体地，确定单元359可以包括第三与门AND3和第四与门AND4以及异或门XOR1。第三与门AND3可以对模式控制信号WLV_MRS和第一锁存单元INV_LAT1的输出信号执行逻辑与运算以输出到第一节点NODE_1，而第四与门AND4可以对模式控制信号WLV_MRS和第二锁存单元INV_LAT2的输出信号执行逻辑与运算以输出到第二节点NODE_2。异或门XOR1可以对第三与门AND3的输出信号和第四与门AND4的输出信号执行逻辑异或运算。因此，当模式控制信号WLV_MRS被激活时，确定单元359可以将第三与门AND3的输出信号与第四与门AND4的输出信号进行比较。当作为比较的结果，第三与门AND3的输出信号和第四与门AND4的输出信号相同时，确定单元359可以输出逻辑低电平，而当作为比较的结果，第三与门AND3的输出信号和第四与门AND4的输出信号不同时，确定单元359可以输出逻辑高电平。
写入操作控制块360可以基于模式控制信号WLV_MRS来驱动第一比较信号COMP1和第二比较信号COMP2以产生相位信息信号PD_INFO。在模式控制信号WLV_MRS被去激活的写入操作期间，当第一比较信号COMP1具有特定电平(例如，逻辑高电平)时，写入操作控制块360可以激活相位信息信号PD_INFO，而当第二比较信号COMP2具有特定电平(例如，逻辑高电平)时，写入操作控制块360可以去激活相位信息信号PD_INFO。
具体地，写入操作控制块360可以包括第五驱动器362、第六驱动器364和信息输出单元366。
第五驱动器362可以基于第一比较信号COMP1来反相并驱动第三节点NODE_3。第六驱动器364可以基于第二比较信号COMP2来驱动第四节点NODE_4。第五驱动器362和第六驱动器364可以包括PMOS晶体管和NMOS晶体管，该PMOS晶体管和NMOS晶体管串联耦接在源极电压VDD端子与接地电压VSS端子之间并且在它们各自的栅极处接收相应的比较信号。
当模式控制信号WLV_MRS被去激活时，信息输出单元366可以基于第三节点NODE_3的电压来激活相位信息信号PD_INFO，而基于第四节点NODE_4的电压来去激活相位信息信号PD_INFO。当模式控制信号WLV_MRS被激活时，信息输出单元366可以固定并输出具有特定电平(例如，逻辑高电平)的相位信息信号PD_INFO。
具体地，信息输出单元366可以包括PMOS晶体管P1、NMOS晶体管N1、第三锁存单元INV_LAT3和或门OR1。
串联耦接在源极电压VDD端子与接地电压VSS端子之间的PMOS晶体管P1和NMOS晶体管N1可以在它们各自的栅极处接收第三节点NODE_3的电压和第四节点NODE_4的电压。PMOS晶体管P1的漏极和NMOS晶体管N1的漏极可以被耦接到输出端子。第三锁存单元INV_LAT3可以锁存输出端子的电压。或门OR1可以对输出端子的电压和模式控制信号WLV_MRS执行逻辑或操作以输出相位信息信号PD_INFO。
图5A和图5B是示出图4所示的写入控制电路300的操作的时序图。
参考图5A，示出了其中模式控制信号WLV_MRS被激活为逻辑高电平的写入均衡操作。
第一比较电路310可以响应于第一选通信号DQS的上升沿而将第一传输时钟WLVCLKR输出为第一比较信号COMP1，并且第三比较电路330可以响应于第一选通信号DQS的上升沿而将第二传输时钟WLVCLKF输出为第三比较信号COMP3。第二比较电路320可以响应于第二选通信号DQSB的上升沿而将第一传输时钟WLVCLKR输出为第二比较信号COMP2，并且第四比较电路340可以响应于第二选通信号DQSB的上升沿而将第二传输时钟WLVCLKF输出为第四比较信号COMP4。
第一比较电路310和第三比较电路330可以在第一选通信号DQS的去激活时段期间被禁止，从而以浮置状态来输出第一比较信号COMP1和第三比较信号COMP3。第二比较电路320和第四比较电路340可以在第二选通信号DQSB的去激活时段期间被禁止，从而以浮置状态来输出第二比较信号COMP2和第四比较信号COMP4。
写入均衡控制块350可以判断第一比较信号COMP1和第三比较信号COMP3是否具有相同的电平或者第二比较信号COMP2和第四比较信号COMP4是否具有相同的电平，以产生均衡控制信号WLV_OUT。
具体地，当模式控制信号WLV_MRS被激活为逻辑高电平时，通过将第一比较信号COMP1和第二比较信号COMP2相加而获得的信号可以通过第一驱动器352和第一锁存单元INV_LAT1以及第二驱动器354和第一锁存单元INV_LAT1而被施加到第一节点NODE_1，并且通过将第三比较信号COMP3和第四比较信号COMP4相加获得的信号可以通过第三驱动器356和第二锁存单元INV_LAT2以及第四驱动器358和第二锁存单元INV_LAT2而被施加到第二节点NODE_2。确定单元359可以判断第一节点NODE_1的电压和第二节点NODE_2的电压是否相同，以产生均衡控制信号WLV_OUT。
因此，当第一传输时钟WLVCLKR的电平和第二传输时钟WLVCLKF的电平在第一选通信号DQS和第二选通信号DQSB中的任意一个的上升沿处彼此不同时，写入均衡控制块350可以产生被激活为逻辑高电平的均衡控制信号WLV_OUT。另外，当第一传输时钟WLVCLKR的电平和第二传输时钟WLVCLKF的电平在第一选通信号DQS和第二选通信号DQSB中的任意一个的上升沿处相同时，写入均衡控制块350可以产生被去激活为逻辑低电平的均衡控制信号WLV_OUT。在模式控制信号WLV_MRS被去激活的写入操作期间，写入均衡控制块350可以输出用特定电平(即，逻辑低电平)固定的均衡控制信号WLV_OUT。
在写入均衡操作期间，通过将外部时钟CLK_EXT分频而产生的第一传输时钟WLVCLKR和第二传输时钟WLVCLKF可以在其间具有大约90度的相位差。参考图3A，当第一传输时钟WLVCLKR_A和第二传输时钟WLVCLKF_A具有不同的电平时，外部时钟CLK_EXT可以具有逻辑高电平，而当第一传输时钟WLVCLKR_A和第二传输时钟WLVCLKF_A具有相同电平时，外部时钟CLK_EXT可以具有逻辑低电平。基于这些特性，在写入均衡操作期间，可以判断第一传输时钟WLVCLKR的电平和第二传输时钟WLVCLKF的电平在第一选通信号DQS或第二选通信号DQSB的上升沿处是否相同，并且也可以判断外部时钟CLK_EXT的相位比第一选通信号DQS或第二选通信号DQSB的相位更快还是更慢。换言之，当均衡控制信号WLV_OUT具有逻辑高电平时，均衡控制信号WLV_OUT可以包括外部时钟CLK_EXT的相位在第一选通信号DQS和第二选通信号DQSB的相位之前的信息。当均衡控制信号WLV_OUT具有逻辑低电平时，均衡控制信号WLV_OUT可以包括外部时钟CLK_EXT的相位在第一选通信号DQS和第二选通信号DQSB的相位之后的信息。
参考图5B，示出了其中模式控制信号WLV_MRS维持逻辑低电平的写入操作。
第一比较电路310可以响应于第一选通信号DQS的上升沿而将第一传输时钟WLVCLKR输出为第一比较信号COMP1，并且第二比较电路320可以响应于第二选通信号DQSB的上升沿而将第一传输时钟WLVCLKR输出为第二比较信号COMP2。第一比较电路310可以在第一选通信号DQS的去激活时段期间被禁止，从而以浮置状态来输出第一比较信号COMP1。第二比较电路320可以在第二选通信号DQSB的去激活时段期间被禁止，从而以浮置状态来输出第二比较信号COMP2。由于第一传输时钟WLVCLKR具有在预定时段期间被激活的脉冲宽度，因此第一比较电路310可以输出第一比较信号COMP1，该第一比较信号COMP1在预定时段期间在第一选通信号DQS的上升沿处被激活。
写入操作控制块360可以基于具有逻辑高电平的第一比较信号COMP1来激活相位信息信号PD_INFO。
具体地，第五驱动器362可以基于第一比较信号COMP1来反相并驱动第三节点NODE_3，而第六驱动器364可以基于第二比较信号COMP2来驱动第四节点NODE_4。当模式控制信号WLV_MRS被去激活为逻辑低电平时，信息输出单元366可以在模式控制信号WLV_MRS被激活的写入均衡操作期间固定并输出具有逻辑高电平的相位信息信号PD_INFO。
因此，第一比较电路310和第二比较电路320可以分别在第一选通信号DQS和第二选通信号DQSB的上升沿处对第一传输时钟WLVCLKR进行采样。当所采样的值是有意义的值(例如，逻辑高电平)时，写入操作控制块360可以激活并输出相位信息信号PD_INFO。因此，相位信息信号PD_INFO可以指示第一选通信号DQS和第二选通信号DQSB中的任意一个的上升沿与第一传输时钟WLVCLKR的激活时段是否重叠。当串行输入的写入数据在由半导体器件的内部电路执行的写入操作期间被并行对齐时，内部电路可以根据相位信息信号PD_INFO而选择性地对齐基于第一选通信号DQS来锁存的数据或基于第二选通信号DQSB来锁存的数据。
如上所述，根据本公开的一个或更多个实施例，用于写入均衡操作的时钟和用于写入操作的时钟可以仅使用两个传输线来传输。换言之，在传统的写入均衡操作中可能需要大约0度、90度、180度和270度的4相时钟，但是根据本发明的一个或更多个实施例，在传输结构中可能仅大约0度和90度的2相时钟就足够了。在写入操作期间，时钟可以仅被传输到两个传输线中的一个传输线。另外，可以采用不使用倍频器的接收结构，从而执行使用2相时钟来将外部时钟的相位与选通信号的相位进行比较的操作。因此，本发明的一个或更多个实施例可以帮助减少传输线的数量和由时钟发生电路占用的面积，并且减少写入均衡操作与写入操作之间的失配，从而在执行写入均衡操作后，使CLK对DQS偏斜最小化。
图6是示出根据本发明的一个实施例的半导体系统的框图。
参考图6，半导体系统可以包括控制器1000和半导体器件2000。
控制器1000可以与半导体器件2000传输和接收信号。例如，控制器1000可以与半导体器件2000传输和接收数据DQ。控制器1000可以传输选通信号DQS和DQSB、命令CMD和外部时钟CLK_EXT。
半导体器件2000可以包括传输电路2010、第一接收电路2022、第二接收电路2024、第三接收电路2026、第四接收电路2028、第一缓冲器2032和第二缓冲器2034、分频电路2042、延迟电路2044、写入脉冲发生电路2050、时钟发生电路2060、信号传输块2062、写入控制电路2070、数据对齐电路2080以及模式设置电路2090。
传输电路2010可以将输出数据DATA_OUT和均衡控制信号WLV_OUT作为数据DQ传输到控制器1000。
第一接收电路2022可以基于第一选通信号DQS和第二选通信号DQSB来接收从控制器1000传输的数据DQ。
第二接收电路2024可以接收从控制器1000传输的第一选通信号DQS和第二选通信号DQSB。第二接收电路2024可以将第一选通信号DQS和第二选通信号DQSB传输到第一接收电路2022。
第三接收电路2026可以接收从控制器1000传输的命令CMD。
第四接收电路2028可以接收从控制器1000传输的外部时钟CLK_EXT。
第一缓冲器2032可以接收并缓冲第一接收电路2022的输出信号，并且将所缓冲的信号传输到数据对齐电路2080。例如，第一缓冲器2032可以缓冲从第一接收电路2022输入的数据DQ，并且将所缓冲的数据传输到数据对齐电路2080。
第二缓冲器2034可以接收并缓冲第二接收电路2024的输出信号，并且将所缓冲的信号传输到写入控制电路2070。例如，第二缓冲器2034可以缓冲从第二接收电路2024输入的第一选通信号DQS和第二选通信号DQSB，并且将所缓冲的信号传输到写入控制电路2070。第一选通信号DQS的相位可以与第二选通信号DQSB的相位相反。
分频电路2042可以接收并分频第四接收电路2028的输出信号以产生分别在外部时钟CLK_EXT的上升沿和下降沿处切换的上升时钟RCLK和下降时钟FCLK。
延迟电路2044可以延迟从分频电路2042输出的上升时钟RCLK和下降时钟FCLK，并且将所延迟的时钟传输到时钟发生电路2060。延迟电路2044可以具有与从写入脉冲发生电路2050产生写入命令WLWT_B所需的时间相对应的延迟时间。
写入脉冲发生电路2050可以响应于第三接收电路2026的输出信号以及从分频电路2042输出的上升时钟RCLK和下降时钟FCLK而产生写入命令WLWT_B。例如，当从第三接收电路2026输入的命令CMD为写入操作命令时，写入脉冲发生电路2050可以产生与分频电路2042的输出信号同步的写入命令WLWT_B。
时钟发生电路2060可以响应于模式控制信号WLV_MRS而基于写入命令WLWT_B以及从延迟电路2044输出的上升时钟RCLKA和下降时钟FCLKA来产生第一写入时钟和第二写入时钟或输入时钟。时钟发生电路2060可以在模式控制信号WLV_MRS被激活的写入均衡操作期间产生分别与上升时钟RCLKA和下降时钟FCLKA相对应的第一写入时钟和第二写入时钟，而在模式控制信号WLV_MRS被去激活的写入操作期间，基于上升时钟RCLKA通过将写入命令WLWT_B延迟预定时间来产生输入时钟。由于图6中所示的时钟发生电路2060与图1中所示的时钟发生电路100实质相同，因此不重复对其的详细描述。
信号传输块2062可以包括将第一写入时钟或输入时钟作为第一传输时钟WLVCLKR来传输并且将第二写入时钟作为第二传输时钟WLVCLKF来传输的两个传输线。由于图6中所示的信号传输块2062与图1中所示的信号传输部分200实质相同，因此不重复对其的详细描述。
写入控制电路2070可以接收第一传输时钟WLVCLKR、第二传输时钟WLVCLKF、第一选通信号DQS和第二选通信号DQSB，在模式控制信号WLV_MRS被激活的写入均衡操作期间产生均衡控制信号WLV_OUT，而在模式控制信号WLV_MRS被去激活的写入操作期间产生相位信息信号PD_INFO。由于图6中所示的写入控制电路2070与图1中所示的写入控制电路300实质相同，因此不重复对其的详细描述。
数据对齐电路2080可以响应于相位信息信号PD_INFO而对齐第一缓冲器2032的输出信号(即，数据DQ)，并且将所对齐的数据输出为输入数据DATA_IN。例如，数据对齐电路2080可以响应于相位信息信号PD_INFO来调整从控制器1000传输的数据DQ的对齐顺序，从而输出为输入数据DATA_IN。
模式设置电路2090可以响应于从控制器1000传输的命令CMD来设置模式控制信号WLV_MRS是否被激活，并且输出判断激活或去激活的模式控制信号WLV_MRS。模式设置电路2090(其为用于设置半导体器件的环境的储存电路)可以包括模式寄存器组。
在下文中，描述具有前述配置的半导体系统的示例性操作。
控制器1000可以基于外部时钟CLK_EXT来产生诸如数据DQ、第一选通信号DQS和第二选通信号DQSB以及命令CMD的信号，并且将所产生的信号与外部时钟CLK_EXT一起传输到半导体器件2000。
半导体器件2000可以响应于第一选通信号DQS和第二选通信号DQSB来接收数据DQ，并且响应于外部时钟CLK_EXT来接收命令CMD。
控制器1000和半导体器件2000可以在用于正常传输和接收信号的正常操作之前预先执行训练操作，以正常执行正常操作。训练操作可以包括写入均衡操作，该写入均衡操作用于将从控制器1000传输到半导体器件2000的第一选通信号DQS与第二选通信号DQSB的相位和外部时钟CLK_EXT的相位设置为彼此相等。
控制器1000可以向半导体器件2000传输命令CMD，并且设置半导体器件2000的操作环境的模式设置电路2090可以响应于命令CMD而判断是否激活模式控制信号WLV_MRS并储存。控制器1000可以控制基于命令CMD而被激活的模式控制信号WLV_MRS从模式设置电路2090输出。因此，可以执行写入均衡操作。
控制器1000可以将外部时钟CLK_EXT以及第一选通信号DQS和第二选通信号DQSB传输到半导体器件2000。
从控制器1000传输的第一选通信号DQS和第二选通信号DQSB可以通过第二接收电路2024和第二缓冲器2034来输入到写入控制电路2070。
从控制器1000传输的外部时钟CLK_EXT可以通过第四接收电路2028来传输到分频电路2042。
分频电路2042可以将外部时钟CLK_EXT分频以产生上升时钟RCLK和下降时钟FCLK。上升时钟RCLK和下降时钟FCLK可以作为上升时钟RCLKA和下降时钟FCLKA而通过延迟电路2044传输到时钟发生电路2060。
当模式控制信号WLV_MRS被激活时，时钟发生电路2060可以产生分别与上升时钟RCLKA和下降时钟FCLKA相对应的第一写入时钟和第二写入时钟。上升时钟RCLKA和下降时钟FCLKA可以在其间具有大约90度的相位差。
信号传输块2062可以将第一写入时钟和第二写入时钟分别作为第一传输时钟WLVCLKR和第二传输时钟WLVCLKF而传输到写入控制电路2070。
当模式控制信号WLV_MRS被激活时，写入控制电路2070可以将通过将第一选通信号DQS和第二选通信号DQSB的相位与第一传输时钟WLVCLKR和第二传输时钟WLVCLKF的相位进行比较而获得的结果作为均衡控制信号WLV_OUT传输到传输电路2010。换言之，写入控制电路2070可以将具有关于外部时钟CLK_EXT与第一选通信号DQS和第二选通信号DQSB之间的相位差的信息的均衡控制信号WLV_OUT传输到传输电路2010。
传输电路2010可以将均衡控制信号WLV_OUT作为数据DQ传输到控制器1000。
控制器1000可以响应于包括均衡控制信号WLV_OUT的数据DQ而控制第一选通信号DQS和第二选通信号DQSB以及外部时钟CLK_EXT的时序。例如，当从半导体器件2000传输的均衡控制信号WLV_OUT包括外部时钟CLK_EXT的相位比第一选通信号DQS和第二选通信号DQSB的相位更快的信息时，控制器1000可以延迟外部时钟CLK_EXT的输出时序或将第一选通信号DQS和第二选通信号DQSB的输出时序提前。当从半导体器件2000传输的均衡控制信号WLV_OUT包括外部时钟CLK_EXT的相位比第一选通信号DQS和第二选通信号DQSB的相位更慢的信息时，控制器1000可以将外部时钟CLK_EXT的输出时序提前或延迟第一选通信号DQS和第二选通信号DQSB的输出时序。
控制器1000和半导体器件2000可以重复执行前述操作，使得输入到半导体器件2000的第一选通信号DQS和第二选通信号DQSB的相位被设置为与输入到半导体器件2000的外部时钟CLK_EXT的相位相同。
当第一选通信号DQS和第二选通信号DQSB的相位与外部时钟CLK_EXT的相位相同时，控制器1000可以去激活并输出模式控制信号WLV_MRS，该模式控制信号WLV_MRS基于命令CMD而从模式设置电路2090激活并输出。
随后，控制器1000可以将数据DQ、第一选通信号DQS和第二选通信号DQSB、命令CMD以及外部时钟CLK_EXT传输到半导体器件2000。在一个实施例中，命令CMD可以是写入操作命令。
输入到半导体器件2000的数据DQ可以通过第一接收电路2022和第一缓冲器2032而被传输到数据对齐电路2080。
输入到半导体器件2000的第一选通信号DQS和第二选通信号DQSB可以通过第二接收电路2024和第二缓冲器2034而被传输到写入控制电路2070。
输入到半导体器件2000的外部时钟CLK_EXT可以通过第四接收电路2028被传输到分频电路2042。分频电路2042可以分频外部时钟CLK_EXT以产生上升时钟RCLK和下降时钟FCLK，并且将上升时钟RCLK和下降时钟FCLK传输到写入脉冲发生电路2050。
输入到半导体器件2000的命令CMD可以通过第三接收电路2026而被传输到写入脉冲发生电路2050。写入脉冲发生电路2050可以响应于第三接收电路2026的输出信号以及从分频电路2042输出的上升时钟RCLK和下降时钟FCLK而产生写入命令WLWT_B。
当模式控制信号WLV_MRS被去激活时，时钟发生电路2060可以基于上升时钟RCLKA通过将写入命令WLWT_B延迟预定时间来产生输入时钟。输入时钟可以具有与上升时钟RCLKA的激活时段实质相同的脉冲宽度。
信号传输块2062可以将输入时钟作为第一传输时钟WLVCLKR传输到写入控制电路2070。
当模式控制信号WLV_MRS被去激活时，写入控制电路2070可以基于第一选通信号DQS和第二选通信号DQSB以及第一传输时钟WLVCLKR来确定第一选通信号DQS和第二选通信号DQSB中的哪一个具有与上升时序同步的写入命令WLWT_B，并且将相位信息信号PD_INFO输出到数据对齐电路2080。
数据对齐电路2080可以响应于相位信息信号PD_INFO而对齐从第一缓冲器2032输出的信号，并且将所对齐的信号作为输入数据DATA_IN输出到半导体器件的内部。相位信息信号PD_INFO可以具有关于预先使用第一选通信号DQS和第二选通信号DQSB中的哪一个以驱动输入数据的信息。例如，数据对齐电路2080可以响应于相位信息信号PD_INFO而在第一选通信号DQS的上升时序处预先对齐第一缓冲器2032的输出信号，或者在第二选通信号DQSB的上升时序处预先对齐第一缓冲器2032的输出信号，从而将所对齐的信号输出为输入数据DATA_IN。
从以上描述中显而易见的是，根据本发明的一个或更多个实施例的执行写入均衡操作的半导体器件可以使用一个共享时钟发生电路和一个共享传输路径用于写入操作和写入均衡操作，从而可以使CLK对DQS偏斜最小化并且可以改善tDQSS特性。
另外，根据本发明的一个或更多个实施例的执行写入均衡操作的半导体器件可以使用一个共享时钟发生电路和一个共享传输路径用于写入操作和写入均衡操作，从而可以减少电路占用面积和信号传输线的数量。
尽管已经关于具体实施例来描述了本发明，但是这些实施例并非意在是限制性的，而是描述性的。此外，应注意的是，在不脱离由所附权利要求所限定的本发明的精神和/或范围的情况下，本领域技术人员可以通过替换、改变和修改而以各种方式来实现本发明。
另外，在前述实施例中描述的逻辑门和晶体管的布置和类型可以基于输入信号的极性来不同地实现。

Claims (23)

1.一种半导体器件，包括：
时钟发生电路，其适用于在写入均衡操作期间产生分别与外部时钟的上升时钟和下降时钟相对应的第一写入时钟和第二写入时钟，而在写入操作期间基于所述上升时钟通过将写入命令延迟预定时间来产生输入时钟，其中，在所述写入均衡操作期间，所述第一写入时钟和所述第二写入时钟具有大约90度的相位差，而在所述写入操作期间，所述输入时钟具有与所述上升时钟的激活时段实质相同的脉冲宽度；
第一传输线，其适用于将所述第一写入时钟或所述输入时钟作为第一传输时钟来传输；以及
第二传输线，其适用于将所述第二写入时钟作为第二传输时钟来传输。
2.根据权利要求1所述的半导体器件，其中，所述时钟发生电路包括：
第一时钟发生块，其适用于在所述写入均衡操作期间基于所述上升时钟的缓冲操作来产生所述第一写入时钟，而在所述写入操作期间基于所述上升时钟通过将所述写入命令延迟所述预定时间来产生所述输入时钟；以及
第二时钟发生块，其适用于在所述写入均衡操作期间基于所述下降时钟的缓冲操作来产生所述第二写入时钟。
3.根据权利要求2所述的半导体器件，其中，所述第一时钟发生块包括：
输入锁存单元，其适用于响应于所述上升时钟的下降沿而锁存所述写入命令以输出为输入比较信号；以及
时钟组合单元，其适用于当模式控制信号被激活时，基于所述上升时钟的缓冲操作来输出所述第一写入时钟，而当所述模式控制信号被去激活时，在所述输入比较信号的特定时段期间将所述上升时钟输出为所述输入时钟。
4.根据权利要求3所述的半导体器件，其中，所述模式控制信号是模式寄存器组的输出信号，所述模式寄存器组在所述写入均衡操作期间被激活，而在所述写入操作期间被去激活。
5.根据权利要求2所述的半导体器件，其中，当模式控制信号被激活时，所述第二时钟发生块基于所述下降时钟的缓冲操作而输出所述第二写入时钟，而当所述模式控制信号被去激活时，将用特定电平固定的所述第二传输时钟输出到输出端子。
6.一种半导体器件，包括：
时钟发生电路，其适用于在写入均衡操作期间产生分别与外部时钟的上升时钟和下降时钟相对应的第一写入时钟和第二写入时钟，而在写入操作期间基于所述上升时钟通过将写入命令延迟预定时间来产生输入时钟；
第一传输线，其适用于将所述第一写入时钟或所述输入时钟作为第一传输时钟来传输；
第二传输线，其适用于将所述第二写入时钟作为第二传输时钟来传输；以及
写入控制电路，其适用于基于所述第一传输时钟和所述第二传输时钟、第一选通信号和其相位与所述第一选通信号的相位相反的第二选通信号，在所述写入均衡操作期间产生均衡控制信号，而在所述写入操作期间产生相位信息信号。
7.根据权利要求6所述的半导体器件，其中，所述均衡控制信号具有关于所述外部时钟与所述第一选通信号和第二选通信号之间的相位差的信息，以及
所述相位信息信号具有关于预先使用所述第一选通信号和第二选通信号中的哪一个来驱动输入数据的信息。
8.根据权利要求6所述的半导体器件，其中，所述写入控制电路包括：
第一比较电路，其适用于响应于所述第一选通信号的上升沿而将所述第一传输时钟输出为第一比较信号；
第二比较电路，其适用于响应于所述第二选通信号的上升沿而将所述第一传输时钟输出为第二比较信号；
第三比较电路，其适用于响应于所述第一选通信号的上升沿而将所述第二传输时钟输出为第三比较信号；
第四比较电路，其适用于响应于所述第二选通信号的上升沿而将所述第二传输时钟输出为第四比较信号；
写入均衡控制块，其适用于通过基于模式控制信号来驱动所述第一比较信号至第四比较信号而产生所述均衡控制信号；以及
写入操作控制块，其适用于通过基于所述模式控制信号来驱动所述第一比较信号和第二比较信号而产生所述相位信息信号。
9.根据权利要求8所述的半导体器件，其中，当所述模式控制信号被激活时，所述写入均衡控制块判断所述第一比较信号和第三比较信号是否具有相同的电平或者所述第二比较信号和第四比较信号是否具有相同的电平，以产生所述均衡控制信号。
10.根据权利要求8所述的半导体器件，其中，所述写入均衡控制块包括：
第一驱动单元，其适用于基于所述第一比较信号来驱动第一公共节点；
第二驱动单元，其适用于基于所述第二比较信号来驱动所述第一公共节点；
第三驱动单元，其适用于基于所述第三比较信号来驱动第二公共节点；
第四驱动单元，其适用于基于所述第四比较信号来驱动所述第二公共节点；以及
确定单元，其适用于当所述模式控制信号被激活时，判断所述第一公共节点和第二公共节点的电压是相同还是不同，以产生所述均衡控制信号。
11.根据权利要求8所述的半导体器件，其中，当所述模式控制信号被去激活时，所述写入操作控制块在所述第一比较信号具有特定电平时激活所述相位信息信号，而在所述第二比较信号具有所述特定电平时去激活所述相位信息信号。
12.根据权利要求8所述的半导体器件，其中，所述写入操作控制块包括：
第一驱动器，其适用于基于所述第一比较信号来反相并驱动第一节点；
第二驱动器，其适用于基于所述第二比较信号来反相并驱动第二节点；以及
信息输出单元，其适用于当所述模式控制信号被去激活时，基于所述第一节点的电压来激活所述相位信息信号，而基于所述第二节点的电压来去激活所述相位信息信号。
13.一种半导体器件的操作方法，包括：
在写入均衡操作期间，产生分别与外部时钟的上升时钟和下降时钟相对应的第一写入时钟和第二写入时钟，并且将所述第一写入时钟和第二写入时钟分别传输到第一传输线和第二传输线，其中，在所述写入均衡操作期间，所述第一写入时钟和所述第二写入时钟具有大约90度的相位差；
在所述写入均衡操作期间，基于分别传输到所述第一传输线和第二传输线的所述第一写入时钟和第二写入时钟以及第一选通信号和第二选通信号来产生均衡控制信号；
在写入操作期间，基于所述上升时钟通过将写入命令延迟预定时间来产生输入时钟，并且将所述输入时钟传输到所述第一传输线，其中，在所述写入操作期间，所述输入时钟具有与所述上升时钟的激活时段实质相同的脉冲宽度；以及
在所述写入操作期间，基于传输到所述第一传输线的所述输入时钟以及所述第一选通信号和第二选通信号来产生相位信息信号。
14.根据权利要求13所述的操作方法，其中，在所述写入均衡操作期间，所述第一选通信号和所述第二选通信号的相位彼此相反。
15.根据权利要求13所述的操作方法，其中，在所述写入操作期间，所述第一选通信号和第二选通信号的相位彼此相反。
16.根据权利要求13所述的操作方法，其中，所述均衡控制信号具有关于所述外部时钟与所述第一选通信号和第二选通信号之间的相位差的信息，以及
所述相位信息信号具有关于预先使用所述第一选通信号和所述第二选通信号中的哪一个来驱动输入数据的信息。
17.根据权利要求13所述的操作方法，其中，在所述写入均衡操作期间，所述产生第一写入时钟和第二写入时钟的步骤包括：
通过缓冲所述上升时钟输出所述第一写入时钟，而通过缓冲所述下降时钟输出所述第二写入时钟。
18.根据权利要求13所述的操作方法，其中，在所述写入均衡操作期间，所述产生均衡控制信号的步骤包括：
响应于所述第一选通信号的上升沿而将所述第一写入时钟输出为第一比较信号；
响应于所述第二选通信号的上升沿而将所述第一写入时钟输出为第二比较信号；
响应于所述第一选通信号的上升沿而将所述第二写入时钟输出为第三比较信号；
响应于所述第二选通信号的上升沿而将所述第二写入时钟输出为第四比较信号；以及
通过判断所述第一比较信号和第三比较信号是否具有相同的电平或者所述第二比较信号和第四比较信号是否具有相同的电平来产生所述均衡控制信号。
19.根据权利要求13所述的操作方法，其中，在所述写入操作期间，所述产生输入时钟的步骤包括：
响应于所述上升时钟的下降沿，通过锁存所述写入命令来输出输入比较信号；以及
在所述输入比较信号的特定时段期间，将所述上升时钟输出为所述输入时钟。
20.根据权利要求13所述的操作方法，其中，在所述写入操作期间，所述产生相位信息信号的步骤包括：
响应于所述第一选通信号的上升沿而将所述输入时钟输出为第一比较信号；
响应于所述第二选通信号的上升沿而将所述输入时钟输出为第二比较信号；以及
当所述第一比较信号具有特定电平时激活所述相位信息信号，而当所述第二比较信号具有所述特定电平时去激活所述相位信息信号。
21.一种半导体器件，包括：
时钟发生电路，其适用于当模式控制信号被激活时产生分别与外部时钟的上升时钟和下降时钟相对应的第一写入时钟和第二写入时钟，并且适用于当所述模式控制信号被去激活时基于所述上升时钟通过将输入命令延迟预定时间来产生输入时钟，其中，当所述模式控制信号被激活时，所述第一写入时钟和所述第二写入时钟具有大约90度的相位差，而当所述模式控制信号被去激活时，所述输入时钟具有与所述上升时钟的激活时段实质相同的脉冲宽度；
信号传输块，其适用于将所述第一写入时钟或输入时钟作为第一传输时钟来传输，并且将所述第二写入时钟作为第二传输时钟来传输；以及
内部电路，其适用于当所述模式控制信号被激活时，接收所述第一传输时钟和第二传输时钟以及第一选通信号和第二选通信号，产生关于所述外部时钟与所述第一选通信号和第二选通信号之间的相位差的第一信息，而当所述模式控制信号被去激活时，产生关于预先使用所述第一选通信号和第二选通信号中的哪一个来驱动输入数据的第二信息。
22.根据权利要求21所述的半导体器件，其中，所述模式控制信号是模式寄存器组的输出信号，所述模式寄存器组在写入均衡操作期间被激活，而在写入操作期间被去激活。
23.根据权利要求21所述的半导体器件，其中，所述时钟发生电路包括：
输入锁存单元，其适用于响应于所述上升时钟的下降沿而锁存所述输入命令以输出为输入比较信号；
第一时钟发生块，其适用于当所述模式控制信号被激活时，基于所述上升时钟的缓冲操作来输出所述第一写入时钟，而当所述模式控制信号被去激活时，在所述输入比较信号的特定时段期间将所述上升时钟输出为所述输入时钟；以及
第二时钟发生块，其适用于当所述模式控制信号被激活时，基于所述下降时钟的缓冲操作来输出所述第二写入时钟，而当所述模式控制信号被去激活时，将用特定电平固定的所述第二传输时钟输出到输出端子。
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