CN117352035A - 存储芯片测试方法及装置、介质及设备 - Google Patents

Abstract

本公开是关于一种存储芯片测试方法、存储芯片测试装置、计算机可读存储介质及电子设备，涉及集成电路技术领域。该存储芯片测试方法包括：向存储芯片发送模式寄存器写入命令，控制存储芯片进入读写时钟均衡测试模式；设定第一预设时间，等待第一预设时间后，向存储芯片发送读写时钟信号；根据第一预设时间和系统时钟周期，确定读写时钟均衡的预测值；发完读写时钟信号后等待第二预设时间，检测存储芯片的测试数据输出端口，获取测试值；比较测试值和预测值，判断存储芯片是否存在异常。本公开提供一种对读写时钟均衡功能进行测试的方法。

Description

存储芯片测试方法及装置、介质及设备

技术领域

本公开涉及集成电路技术领域，具体而言，涉及一种存储芯片测试方法、存储芯片测试装置、计算机可读存储介质及电子设备。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由于具有结构简单，密度高，功耗低，价格低廉等优点，在计算机领域和电子行业中受到了广泛的应用。

LPDDR5(Low Power Double Data Rate 5，低功率双倍数据速率5)是DRAM中的一种设计规范，通常需要使用自动检测的方法对设计的芯片进行Wck2ck Leveling(writeclock(WCK)to clock leveing，读写时钟均衡)等功能验证。

由于LPDDR5中，Wck2ck Leveling功能主要用来检测系统时钟CK和读写时钟WCK两者之间的相位关系，计算机很难直接测量两个时钟之间的相位而得到Wck2ck Leveling的验证结果。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种存储芯片测试方法、存储芯片测试装置、计算机可读存储介质及电子设备，以对Wck2ck Leveling读写时钟均衡功能进行验证。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。

根据本公开的第一方面，提供一种存储芯片测试方法，所述方法包括：向存储芯片发送模式寄存器写入命令，控制所述存储芯片进入读写时钟均衡测试模式；设定第一预设时间，等待所述第一预设时间后，向所述存储芯片发送读写时钟信号；根据所述第一预设时间和系统时钟周期，确定所述读写时钟均衡的预测值；发完所述读写时钟信号后等待第二预设时间，检测所述存储芯片的测试数据输出端口，获取测试值；比较所述测试值和所述预测值，判断所述存储芯片是否存在异常。

在本公开的一种示例性实施方式中，所述设定第一预设时间，包括：设定所述第一预设时间的长度tWCKIS满足tWCKIS＝N*tCK+tis，其中，tCK为所述系统时钟周期，N为正整数，tis为剩余时间，所述剩余时间的截止时间点处于tCK的非上升沿且非下降沿区间。

在本公开的一种示例性实施方式中，所述根据所述第一预设时间和系统时钟周期，确定所述读写时钟均衡的预测值，包括：将处于所述剩余时间的截止时间点时对应的tCK的值作为所述预测值。

在本公开的一种示例性实施方式中，所述方法还包括：当tis>tCK*5/8且tis<tCK*7/8时，确定所述预测值为0；当tis>tCK/8且tis<tCK*3/8时，确定所述预测值为1。

在本公开的一种示例性实施方式中，所述比较所述测试值和所述预测值，判断所述存储芯片是否存在异常，包括：如果所述测试值和所述预测值不一致，则判定所述存储芯片存在异常。

在本公开的一种示例性实施方式中，所述读写时钟信号为包含7.5个周期长度的读写时钟信号。

在本公开的一种示例性实施方式中，所述第二预设时间小于或等于20ns。

根据本公开的第二方面，提供一种存储芯片测试装置，所述装置包括：信号发送模块，用于向存储芯片发送模式寄存器写入命令，控制所述存储芯片进入读写时钟均衡测试模式；设定第一预设时间，等待所述第一预设时间后，向所述存储芯片发送读写时钟信号；预测值确定模块，用于根据所述第一预设时间和系统时钟周期，确定所述读写时钟均衡的预测值；测试值确定模块，用于发完所述读写时钟信号后等待第二预设时间，检测所述存储芯片的测试数据输出端口，获取测试值；判定模块，用于比较所述测试值和所述预测值，判断所述存储芯片是否存在异常。

在本公开的一种示例性实施方式中，所述信号发送模块，用于设定所述第一预设时间的长度tWCKIS满足tWCKIS＝N*tCK+tis，其中，tCK为所述系统时钟周期，N为正整数，tis为剩余时间，所述剩余时间的截止时间点处于tCK的非上升沿且非下降沿区间。

在本公开的一种示例性实施方式中，所述预测值确定模块，用于将处于所述剩余时间的截止时间点时对应的tCK的值作为所述预测值。

在本公开的一种示例性实施方式中，所述预测值确定模块，用于当tis>tCK*5/8且tis<tCK*7/8时，确定所述预测值为0；当tis>tCK/8且tis<tCK*3/8时，确定所述预测值为1。

在本公开的一种示例性实施方式中，所述判定模块，用于如果所述测试值和所述预测值不一致，则判定所述存储芯片存在异常。

在本公开的一种示例性实施方式中，所述读写时钟信号为包含7.5个周期长度的读写时钟信号。

在本公开的一种示例性实施方式中，所述第二预设时间小于或等于20ns。

根据本公开的第三方面，提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述的存储芯片测试方法。

根据本公开的第四方面，提供一种电子设备，包括：处理器；以及存储器，用于存储所述处理器的可执行指令；其中，所述处理器配置为经由执行所述可执行指令来执行上述的存储芯片测试方法。

本公开提供的技术方案可以包括以下有益效果：

本公开示例性实施方式中，通过向存储芯片发送模式寄存器写入命令，可以控制存储芯片进入读写时钟均衡测试模式；在进入读写时钟均衡测试模式后等待第一预设时间，可以向存储芯片发送读写时钟；接着，可以根据设定的第一预设时间和系统时钟周期就可以确定出读写时钟均衡的预测值；利用该预测值和存储芯片的测试数据输出端口处的测试值就可以对存储芯片是否存在异常进行判断，从而实现对存储芯片的读写时钟均衡功能的测试。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：

图1示意性示出了根据本公开的示例性实施例的一种存储芯片测试方法的流程图；

图2示意性示出了根据本公开的示例性实施例的一种读写时钟均衡功能时序图一；

图3示意性示出了根据本公开的示例性实施例的读写时钟均衡功能时序图二；

图4示意性示出了根据本公开的示例性实施例的参考值与预测值的对应关系图；

图5示意性示出了根据本公开的示例性实施例的一种存储芯片测试装置的方框图；

图6示意性示出了根据本公开的示例性实施例的一种电子设备的模块示意图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本公开将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。

此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知结构、方法、装置、实现、材料或者操作以避免模糊本公开的各方面。

附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个软件硬化的模块中实现这些功能实体或功能实体的一部分，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

半导体存储芯片用于计算机、服务器、诸如移动电话等手持设备、打印机和许多其他电子设备和应用。半导体存储芯片在存储阵列中包括多个存储单元，每个存储单元存储信息的至少一位。DRAM为这种半导体存储器的实例。本方案优选地用于DRAM中。因此，接下来的实施例描述是参考作为非限制性示例的DRAM进行的。

在DRAM集成电路设备中，特别是LPDDR5 DRAM中，无论是在设计阶段、测试阶段，还是在使用阶段，都需要使用自动检测的方法对存储芯片进行功能验证，例如，进行写功能、读功能、刷新功能、Command Bus Training(命令总线训练)功能，以及Wck2ck Leveling读写时钟均衡等功能进行验证。

除了在LPDDR5的设计过程中进行上述的功能验证之外，在LPDDR5的测试过程中，需要对存储芯片的Wck2ck Leveling进行功能测试，筛选出工作正常的芯片。另外，在LPDDR5的使用过程中，需要对存储芯片的Wck2ck Leveling能否正常工作进行自动检测，防止系统读写出错。

基于此，本公开示例性实施方式提供了一种对存储芯片的读写时钟均衡Wck2ckLeveling功能进行测试的存储芯片测试方法。参照图1，该存储芯片测试方法包括：

步骤S110，向存储芯片发送模式寄存器写入命令，控制存储芯片进入读写时钟均衡测试模式；

步骤S120，设定第一预设时间，等待第一预设时间后，向存储芯片发送读写时钟信号；

步骤S130，根据第一预设时间和系统时钟周期，确定读写时钟均衡的预测值；

步骤S140，发完读写时钟后等待第二预设时间，检测存储芯片的测试数据输出端口，获取测试值；

步骤S150，比较测试值和预测值，判断存储芯片是否存在异常。

本公开示例性实施方式提供的存储芯片测试方法中，通过向存储芯片发送模式寄存器写入命令，可以控制存储芯片进入读写时钟均衡测试模式；在进入读写时钟均衡测试模式后等待第一预设时间，可以向存储芯片发送读写时钟；接着，可以根据设定的第一预设时间和系统时钟周期就可以确定出读写时钟均衡的预测值；利用该预测值和存储芯片的测试数据输出端口处的测试值就可以对存储芯片是否存在异常进行判断，从而实现对存储芯片的读写时钟均衡功能的测试。

下面将结合实施例对本公开示例性实施方式提供的存储芯片测试方法进行详细说明：

在步骤S110中，向存储芯片发送模式寄存器写入命令，控制存储芯片进入读写时钟均衡测试模式。

本公开示例性实施方式中，模式寄存器写入命令MRW Command是用来向DRAM的模式寄存器写数据的。模式寄存器写入命令是通过时钟使能CKE信号，芯片选择CS信号以及命令/地址信号，如CA[5:0](CA信号的集合可以被标记为CA[5:0])的配合完成。模式寄存器的地址以及数据都是通过CA[5:0]来传达。模式寄存器写入命令的周期时间由tMRW参数控制的。

在实际应用中，向存储芯片发送模式寄存器写入命令是由存储芯片控制器执行的，例如，是LPDDR5 DRAM Controller向LPDDR5 DRAM发送模式寄存器写入命令。

本公开示例性实施方式中，通过存储芯片控制器向存储芯片发送模式寄存器写入命令，可以控制存储芯片进入到读写时钟均衡测试模式，即进入Wck2ck Leveling模式。其中，Wck2ck Leveling模式是对存储芯片的Wck2ck Leveling功能，即读写时钟均衡功能进行测试的模式。

具体的，读写时钟均衡功能主要是用来检测系统时钟CK和读写时钟WCK两者之间相位关系的功能，通过检测系统时钟CK和读写时钟WCK两者之间的相位关系，可以确定存储芯片的时序是否运行正常。

本公开示例性实施方式中，在存储芯片进入到读写时钟均衡测试模式之后，就可以对存储芯片的读写时钟均衡测试功能进行测试，以确定存储芯片是否存在异常。

在步骤S120中，设定第一预设时间，等待第一预设时间后，向存储芯片发送读写时钟信号。

本公开示例性实施方式中，第一预设时间是需要提前设定的，以确保根据第一预设时间和系统时钟周期所确定的读写时钟均衡的预测值为一个固定不变值，从而便于使用固定的预测值与测试值进行比较。

参照图2所示的读写时钟均衡功能时序图可以看出，在存储芯片控制器向存储芯片发送模式寄存器写入命令MRW-1之后，至系统时钟CK的T3时刻，再等待tWLMRD时间后，存储芯片控制器开始向存储芯片发送读写时钟信号WCK。因此，第一预设时间是向存储芯片发送模式寄存器写入命令MRW-1至系统时钟CK的T3时刻的时间段与tWLMRD时间之和。

本公开示例性实施方式中，可以将第一预设时间的长度tWCKIS设定为满足tWCKIS＝N*tCK+tis，其中，tCK为系统时钟周期，N为正整数，tis为剩余时间，并且，剩余时间的截止时间点处于tCK的非上升沿且非下降沿区间。由于剩余时间的截止时间点既不处于系统时钟周期tCK的上升沿，也不处于系统时钟周期tCK的下降沿，因此，剩余时间的截止时间点所对应的系统时钟周期tCK就是确定的0或者确定的1，不存在0到1或1到0转换的情况。

在实际应用中，所发送的读写时钟信号WCK的频率是系统时钟CK的频率的两倍，在一次所发送的读写时钟信号WCK的长度中，包含有7.5个周期长度的读写时钟信号。其中，读写时钟信号WCK是在读写时均会使用到的时钟信号。

在步骤S130中，根据第一预设时间和系统时钟周期，确定读写时钟均衡的预测值。

本公开示例性实施方式中，存储芯片从收到模式寄存器写入命令起，就进入到了读写时钟均衡测试模式，在等待第一预设时间发送读写时钟信号后，从收到模式寄存器写入命令到收到读写时钟信号的第一个上升沿的时间间隔tWCKIS就是第一预设时间，根据该第一预设时间就可以计算读写时钟均衡的预测值。

在实际应用中，存储芯片在收到模式寄存器写入命令后，通常会多次收到存储芯片控制器发送的读写时钟信号，例如，参照图3所示的发送多个读写时钟时的时序图所示，存储芯片在收到模式寄存器写入命令后，还陆续收到了三个读写时钟信号，即第一读写时钟信号、第二读写时钟信号和第三读写时钟信号。

存储芯片从收到模式寄存器写入命令到收到第一读写时钟信号的第一个上升沿的第一预设时间可以标记为tWCKIS1，存储芯片从收到模式寄存器写入命令到收到第二读写时钟信号的第一个上升沿的第一预设时间可以标记为tWCKIS2，存储芯片从收到模式寄存器写入命令到收到第三读写时钟信号的第一个上升沿的第一预设时间可以标记为tWCKIS3。这三个第一预设时间的起点相同，但终点不同，第三个第一预设时间tWCKIS3大于第二个第一预设时间tWCKIS2，第二个第一预设时间tWCKIS2大于第一个第一预设时间tWCKIS1。

本公开示例性实施方式中，根据预先设定的第一预设时间tWCKIS可知，其为N倍的系统时钟周期tCK与剩余时间tis之和，也就是说，第一预设时间tWCKIS减去N倍的系统时钟周期tCK后，还有剩余时间tis，本公开实施例将处于剩余时间的截止时间点时对应的tCK的值作为读写时钟均衡的预测值，也就是将剩余时间tis的截止时间点对应的系统时钟周期tCK的值确定为预测值。该预测值为确定的0或者确定的1。

以下对预测值的具体取值的确定进行详细说明：

本公开示例性实施方式中，在确定预测值的过程中，可以先根据第一预设时间tWCKIS和系统时钟周期tCK，确定出剩余时间tis，再根据剩余时间tis所在的范围，确定读写时钟均衡的预测值的具体取值。其中，上述的剩余时间tis所在的范围可以由系统时钟周期tCK来确定。读写时钟信号WCK上升沿的位置可以代表读写时钟均衡tWCK2CK的值，将tWCK2CK映射到剩余时间tis上，就可以使用剩余时间tis判断读写时钟信号WCK上升沿所在的具体位置。

本公开示例性实施方式中，在根据第一预设时间tWCKIS和系统时钟周期tCK确定剩余时间tis的过程中，可以将第一预设时间tWCKIS和系统时钟周期tCK的商值向下取整[tWCKIS/tCK]，将[tWCKIS/tCK]确定为上述的N。也就是说，N为第一预设时间与系统时钟周期的商值向下取整。

那么，剩余时间tis＝tWCKIS-[tWCKIS/tCK]*tCK。

在确定出剩余时间tis后，就可以根据剩余时间tis所在的范围，确定预测值。本公开示例性实施方式中，参考图4，根据剩余时间tis所在的范围确定的预测值DQ如下：

当tis>tCK*5/8且tis<tCK*7/8时，确定预测值DQ为0；

当tis>tCK/8且tis<tCK*3/8时，确定预测值DQ为1；

当0<tis<tCK/8、或者3/8*tCK<tis<tCK*5/8、或者7/8*tCK<tis<tCK时，确定预测值DQ为0或1。

其中，预测值为0表示读写时钟信号WCK的上升沿在所在区间内的值均为0，预测值为1表示读写时钟信号WCK的上升沿在所在区间内的值均为1，预测值为0/1表示读写时钟信号WCK的上升沿在所在区间内的某一点预测值DQ会出现由0到1或者由1到0的翻转。根据标准规定，如果翻转点落在-1/8tCK到1/8tCK之间，则存储芯片的设计是满足要求的。

需要说明的是，前述通过设定第一预设时间，以使读写时钟均衡的预测值为固定值，指的就是通过设定第一预设时间，使得预测值DQ为确定的0或确定的1，也就是使得剩余时间tis所在的范围满足tis>tCK*5/8且tis<tCK*7/8，或者满足tis>tCK/8且tis<tCK*3/8。因此，可以根据剩余时间tis的范围来确定所设定的第一预设时间的大小。

在如图3所示发送多个读写时钟的情况下，可以计算每个读写时钟所对应的读写时钟均衡的预测值。具体可以先确定剩余时间tis，将剩余时间tis公式里面的第一预设时间tWCKIS分别替换为第一读写时钟对应的第一个第一预设时间tWCKIS1、第二读写时钟对应的第二个第一预设时间tWCKIS2、第三读写时钟对应的第三个第一预设时间tWCKIS3。不同的读写时钟信号可以获得不同的剩余时间tis1、tis2、tis3……，再根据不同的剩余时间所在的范围，确定读写时钟均衡的预测值。每一个读写时钟信号均对应有一个读写时钟均衡的预测值。所获得的多个读写时钟信号对应的读写时钟均衡的预测值均可以用于对存储芯片是否存在异常进行预测。

在步骤S140中，发完读写时钟信号后等待第二预设时间，检测存储芯片的测试数据输出端口，获取测试值。

如图2所示，在发完读写时钟信号WCK，也就是在发完7.5个01翻转toggle之后，再等待第二预设时间tWLO后，可以通过检测存储芯片的数据端口，来获取测试值。

在本公开示例性实施方式中，在第二预设时间tWLO之前通常会得到实验结果，并保持。但在实际应用中，存储芯片的实验结果出来的时间点是不确定的，或早或晚，对于tWLO就规定了一个最晚时间，就是最晚要在tWLO之前必须出结果，tWLO之后都是保持前面的结果的值。

在实际应用中，第二预设时间tWLO不是固定值，通常会规定一个最大值为20ns，因此，本公开示例性实施方式中，第二预设时间tWLO小于或等于20ns。例如，在发完读写时钟后等待20ns之后，可以通过检测存储芯片的数据端口获取测试值。

步骤S150，比较测试值和预测值，判断存储芯片是否存在异常。

本公开示例性实施方式中，在通过存储芯片的测试数据输出端口获取到测试值之后，就可以结合之前所确定的读写时钟均衡的预测值对存储芯片是否存在异常进行判断。

具体的，如果从存储芯片的测试数据输出端口获得的测试值与预测值不一致，则可以判定存储芯片存在异常。如果是在验证过程中，运用本公开示例性实施方式提供的存储芯片测试方法确定出测试值与预测值不一致，则需要寻找原因并更改存储芯片的电路设计；如果是在测试过程中，运用本公开示例性实施方式提供的存储芯片测试方法确定出测试值与预测值不一致，则需要筛选出正常工作的存储芯片，以保证产品质量；如果是在系统使用过程中，可以运用本公开示例性实施方式提供的预先检查存储芯片是否正常工作，提前预知风险，防止因为读写错误而造成数据丢失。

对于如图3所示具有多个读写时钟的情况而言，每个读写时钟在发完之后，再等待第二预设时间tWLO后，均可以通过检测存储芯片的测试数据输出端口，来获取到测试值。每个测试值均对应有一个预测值，只要多对预测值和测试值中，有一对测试值和预测值不一致，即可判定存储芯片存在异常，需要进行相应的处理。

综上所述，本公开示例性实施方式提供的存储芯片测试方法，通过向存储芯片发送模式寄存器写入命令，可以控制存储芯片进入读写时钟均衡测试模式；在进入读写时钟均衡测试模式后等待设定的第一预设时间，可以向存储芯片发送读写时钟信号；接着，可以根据该第一预设时间和系统时钟周期就可以确定出读写时钟均衡的预测值；利用该预测值和存储芯片测试数据输出端口处的测试值就可以对存储芯片是否存在异常进行测试，从而实现对存储芯片的读写时钟均衡功能的测试；另外，通过发送多次读写时钟信号，可以确定出多对测试值和预测值，可以提高读写时钟均衡功能测试的精度。

需要说明的是，尽管在附图中以特定顺序描述了本发明中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

此外，在本示例实施例中，还提供了一种存储芯片测试装置。参照图5，该存储芯片测试装置500可以包括：信号发送模块510、预测值确定模块520、测试值确定模块530和判定模块540，其中：

信号发送模块510，可以用于向存储芯片发送模式寄存器写入命令，控制存储芯片进入读写时钟均衡测试模式；设定第一预设时间，等待第一预设时间后，向存储芯片发送读写时钟信号；

预测值确定模块520，可以用于根据第一预设时间和系统时钟周期，确定读写时钟均衡的预测值；

测试值确定模块530，可以用于发完读写时钟信号后等待第二预设时间，检测存储芯片的测试数据输出端口，获取测试值；

判定模块540，可以用于比较测试值和预测值，判断存储芯片是否存在异常。

在本公开的一种示例性实施方式中，信号发送模块510可以用于设定第一预设时间的长度tWCKIS满足tWCKIS＝N*tCK+tis，其中，tCK为系统时钟周期，N为正整数，tis为剩余时间，剩余时间的截止时间点处于tCK的非上升沿且非下降沿区间。

在本公开的一种示例性实施方式中，预测值确定模块520可以用于将处于剩余时间的截止时间点时对应的tCK的值作为预测值。

在本公开的一种示例性实施方式中，N为第一预设时间与系统时钟周期的商值向下取整。

在本公开的一种示例性实施方式中，预测值确定模块530可以用于当tis>tCK*5/8且tis<tCK*7/8时，确定预测值为0；当tis>tCK/8且tis<tCK*3/8时，确定预测值为1。

在本公开的一种示例性实施方式中，判定模块540可以用于如果测试值和预测值不一致，则判定存储芯片存在异常。

在本公开的一种示例性实施方式中，读写时钟信号为包含7.5个周期长度的读写时钟信号。

在本公开的一种示例性实施方式中，第二预设时间小于或等于20ns。

上述中各存储芯片测试装置的虚拟模块的具体细节已经在对应的存储器测试方法中进行了详细的描述，因此，此处不再赘述。

应当注意，尽管在上文详细描述中提及了存储器测试装置的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。

在本公开的示例性实施例中，还提供了一种能够实现上述方法的电子设备。

所属技术领域的技术人员能够理解，本发明的各个方面可以实现为系统、方法或程序产品。因此，本发明的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。

下面参照图6来描述根据本发明的这种实施方式的电子设备600。图6显示的电子设备600仅仅是一个示例，不应对本发明实施例的功能和使用范围带来任何限制。

如图6所示，电子设备600以通用计算设备的形式表现。电子设备600的组件可以包括但不限于：上述至少一个处理单元610、上述至少一个存储单元620、连接不同系统组件(包括存储单元620和处理单元610)的总线630、显示单元640。

其中，所述存储单元620存储有程序代码，所述程序代码可以被所述处理单元610执行，使得所述处理单元610执行本说明书上述“示例性方法”部分中描述的根据本发明各种示例性实施方式的步骤。例如，所述处理单元610可以执行如图1中所示的步骤S110，向存储芯片发送模式寄存器写入命令，控制存储芯片进入读写时钟均衡测试模式；步骤S120，设定第一预设时间，等待第一预设时间后，向存储芯片发送读写时钟信号；步骤S130，根据第一预设时间和系统时钟周期，确定读写时钟均衡的预测值；步骤S140，发完读写时钟后等待第二预设时间，检测存储芯片的测试数据输出端口，获取测试值；步骤S150，比较测试值和预测值，判断存储芯片是否存在异常。

存储单元620可以包括易失性存储单元形式的可读介质，例如随机存取存储单元(RAM)6201和/或高速缓存存储单元6202，还可以进一步包括只读存储单元(ROM)6203。

存储单元620还可以包括具有一组(至少一个)程序模块6206的程序/实用工具6204，这样的程序模块6205包括但不限于：操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。

总线630可以为表示几类总线结构中的一种或多种，包括存储单元总线或者存储单元控制器、外围总线、图形加速端口、处理单元或者使用多种总线结构中的任意总线结构的局域总线。

电子设备600也可以与一个或多个外部设备670(例如键盘、指向设备、蓝牙设备等)通信，还可与一个或者多个使得用户能与该电子设备600交互的设备通信，和/或与使得该电子设备600能与一个或多个其它计算设备进行通信的任何设备(例如路由器、调制解调器等等)通信。这种通信可以通过输入/输出(I/O)接口650进行。并且，电子设备600还可以通过网络适配器660与一个或者多个网络(例如局域网(LAN)，广域网(WAN)和/或公共网络，例如因特网)通信。如图所示，网络适配器660通过总线630与电子设备600的其它模块通信。应当明白，尽管图中未示出，可以结合电子设备600使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、RAID系统、磁带驱动器以及数据备份存储系统等。

通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、终端装置、或者网络设备等)执行根据本公开实施方式的方法。

在本公开的示例性实施例中，还提供了一种计算机可读存储介质，其上存储有能够实现本说明书上述方法的程序产品。在一些可能的实施方式中，本发明的各个方面还可以实现为一种程序产品的形式，其包括程序代码，当所述程序产品在终端设备上运行时，所述程序代码用于使所述终端设备执行本说明书上述“示例性方法”部分中描述的根据本发明各种示例性实施方式的步骤。

根据本发明的实施方式的用于实现上述方法的程序产品，其可以采用便携式紧凑盘只读存储器(CD-ROM)并包括程序代码，并可以在终端设备，例如个人电脑上运行。然而，本发明的程序产品不限于此，在本文件中，可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。

所述程序产品可以采用一个或多个可读介质的任意组合。可读介质可以是可读信号介质或者可读存储介质。可读存储介质例如可以为但不限于电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。

计算机可读信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了可读程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。可读信号介质还可以是可读存储介质以外的任何可读介质，该可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。

可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、有线、光缆、RF等等，或者上述的任意合适的组合。

可以以一种或多种程序设计语言的任意组合来编写用于执行本发明操作的程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、C++等，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算设备上执行、部分地在用户设备上执行、作为一个独立的软件包执行、部分在用户计算设备上部分在远程计算设备上执行、或者完全在远程计算设备或服务器上执行。在涉及远程计算设备的情形中，远程计算设备可以通过任意种类的网络，包括局域网(LAN)或广域网(WAN)，连接到用户计算设备，或者，可以连接到外部计算设备(例如利用因特网服务提供商来通过因特网连接)。

此外，上述附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。

Claims (16)

1.一种存储芯片测试方法，其特征在于，所述方法包括：

向存储芯片发送模式寄存器写入命令，控制所述存储芯片进入读写时钟均衡测试模式；

设定第一预设时间，等待所述第一预设时间后，向所述存储芯片发送读写时钟信号；

根据所述第一预设时间和系统时钟周期，确定所述读写时钟均衡的预测值；

发完所述读写时钟信号后等待第二预设时间，检测所述存储芯片的测试数据输出端口，获取测试值；

比较所述测试值和所述预测值，判断所述存储芯片是否存在异常。

2.根据权利要求1所述的方法，其特征在于，所述设定第一预设时间，包括：

设定所述第一预设时间的长度tWCKIS满足tWCKIS＝N*tCK+tis，其中，tCK为所述系统时钟周期，N为正整数，tis为剩余时间，所述剩余时间的截止时间点处于tCK的非上升沿且非下降沿区间。

3.根据权利要求2所述的方法，其特征在于，所述根据所述第一预设时间和系统时钟周期，确定所述读写时钟均衡的预测值，包括：

将处于所述剩余时间的截止时间点时对应的tCK的值作为所述预测值。

4.根据权利要求2或3所述的方法，其特征在于，所述方法还包括：

当tis>tCK*5/8且tis<tCK*7/8时，确定所述预测值为0；

当tis>tCK/8且tis<tCK*3/8时，确定所述预测值为1。

5.根据权利要求1所述的方法，其特征在于，所述比较所述测试值和所述预测值，判断所述存储芯片是否存在异常，包括：

如果所述测试值和所述预测值不一致，则判定所述存储芯片存在异常。

6.根据权利要求1所述的方法，其特征在于，所述读写时钟信号为包含7.5个周期长度的读写时钟信号。

7.根据权利要求1所述的方法，其特征在于，所述第二预设时间小于或等于20ns。

8.一种存储芯片测试装置，其特征在于，所述装置包括：

信号发送模块，用于向存储芯片发送模式寄存器写入命令，控制所述存储芯片进入读写时钟均衡测试模式；设定第一预设时间，等待所述第一预设时间后，向所述存储芯片发送读写时钟信号；

预测值确定模块，用于根据所述第一预设时间和系统时钟周期，确定所述读写时钟均衡的预测值；

测试值确定模块，用于发完所述读写时钟信号后等待第二预设时间，检测所述存储芯片的测试数据输出端口，获取测试值；

判定模块，用于比较所述测试值和所述预测值，判断所述存储芯片是否存在异常。

9.根据权利要求8所述的装置，其特征在于，所述信号发送模块，用于设定所述第一预设时间的长度tWCKIS满足tWCKIS＝N*tCK+tis，其中，tCK为所述系统时钟周期，N为正整数，tis为剩余时间，所述剩余时间的截止时间点处于tCK的非上升沿且非下降沿区间。

10.根据权利要求9所述的装置，其特征在于，所述预测值确定模块，用于将处于所述剩余时间的截止时间点时对应的tCK的值作为所述预测值。

11.根据权利要求9或10所述的装置，其特征在于，所述预测值确定模块，用于当tis>tCK*5/8且tis<tCK*7/8时，确定所述预测值为0；当tis>tCK/8且tis<tCK*3/8时，确定所述预测值为1。

12.根据权利要求8所述的装置，其特征在于，所述判定模块，用于如果所述测试值和所述预测值不一致，则判定所述存储芯片存在异常。

13.根据权利要求8所述的装置，其特征在于，所述读写时钟信号为包含7.5个周期长度的读写时钟信号。

14.根据权利要求8所述的装置，其特征在于，所述第二预设时间小于或等于20ns。

15.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1-7中任意一项所述的存储芯片测试方法。

16.一种电子设备，其特征在于，包括：

处理器；以及

存储器，用于存储所述处理器的可执行指令；

其中，所述处理器配置为经由执行所述可执行指令来执行权利要求1-7中任意一项所述的存储芯片测试方法。