CN116665730A - 延迟参数确定方法及装置、存储介质及电子设备 - Google Patents

延迟参数确定方法及装置、存储介质及电子设备 Download PDF

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CN116665730A CN202210152967.6A CN202210152967A CN116665730A CN 116665730 A CN116665730 A CN 116665730A CN 202210152967 A CN202210152967 A CN 202210152967A CN 116665730 A CN116665730 A CN 116665730A
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Abstract

本公开是关于一种延迟参数确定方法、延迟参数确定装置、计算机可读存储介质及电子设备，涉及集成电路技术领域。该延迟参数确定方法包括：确定存储器中时钟信号相对于DQ数据信号的建立时间；将时钟信号分为多个时钟子信号，确定多个时钟子信号相对于DQ数据信号的目标采样延时；根据目标采样延时和建立时间，确定出DQ数据信号相对于时钟信号的延迟参数。本公开提供了一种时钟子信号有效采样DQ数据的方法。

Description

延迟参数确定方法及装置、存储介质及电子设备
技术领域
本公开涉及集成电路技术领域，具体而言，涉及一种延迟参数确定方法、延迟参数确定装置、计算机可读存储介质及电子设备。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由于具有结构简单，密度高，功耗低，价格低廉等优点，在计算机领域和电子行业中受到了广泛的应用。
通常，在DRAM设计过程中，会将时钟信号WCK划分为四个阶段信号，通过四个阶段信号进行DQ(数据I/O通道)数据采集。
然而，在实际应用中，由于四个阶段信号会存在延时，会存在采集到错误的DQ数据的情况。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种延迟参数确定方法、延迟参数确定装置、计算机可读存储介质及电子设备，以解决时钟子信号无法有效采样DQ数据的问题。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
根据本公开的第一方面，提供一种延迟参数确定方法，所述方法包括：确定存储器中时钟信号相对于DQ数据信号的建立时间；将所述时钟信号分为多个时钟子信号，确定多个所述时钟子信号相对于所述DQ数据信号的目标采样延时；根据所述目标采样延时和所述建立时间，确定出所述DQ数据信号相对于所述时钟信号的延迟参数。
在本公开的一种示例性实施方式中，所述目标采样延时是多个所述时钟子信号中相对于所述DQ数据信号的最小采样延时。
在本公开的一种示例性实施方式中，所述确定多个所述时钟子信号相对于所述DQ数据信号的目标采样延时，包括：确定所述DQ数据信号的上升沿或下降沿到对应的所述时钟子信号上升沿的延时，作为所述时钟子信号的采样延时；将多个所述时钟子信号的所述采样延时中的最小值，确定为所述目标采样延时。
在本公开的一种示例性实施方式中，确定所述目标采样延时，包括：在写入的所述DQ数据信号为1010数据、所述时钟子信号为四个的情况下，确定所述DQ数据信号的第一个上升沿到第一个所述时钟子信号上升沿的延时，为第一个所述时钟子信号的第一子采样延时；确定所述DQ数据信号的第一个下降沿到第二个所述时钟子信号上升沿的延时，为第二个所述时钟子信号的第二子采样延时；确定所述DQ数据信号的第二个上升沿到第三个所述时钟子信号上升沿的延时，为第三个所述时钟子信号的第三子采样延时；确定所述DQ数据信号的第二个下降沿到第四个所述时钟子信号上升沿的延时，为第四个所述时钟子信号的第四子采样延时；从所述第一子采样延时、所述第二子采样延时、所述第三子采样延时和所述第四子采样延时中，确定出最小子采样延时，作为所述目标采样延时。
在本公开的一种示例性实施方式中，所述根据所述目标采样延时和所述建立时间，确定出所述DQ数据信号相对于所述时钟信号的延迟参数，包括：将所述目标采样延时与所述建立时间的差值，确定为所述延迟参数。
在本公开的一种示例性实施方式中，所述方法还包括：根据存储器的设计数据库生成测试网表，所述测试网表包括测试参数；根据所述测试参数进行模拟仿真，确定出仿真波形；根据所述仿真波形确定所述DQ数据信号的上升沿和下降沿、以及每个所述时钟子信号的上升沿。
在本公开的一种示例性实施方式中，所述建立时间是根据对DQ样本的模拟结果所确定的。
根据本公开的第二方面，提供一种延迟参数确定装置，所述装置包括：建立时间确定模块，用于确定存储器中时钟信号相对于DQ数据信号的建立时间；目标采样延时确定模块，用于将所述时钟信号分为多个时钟子信号，确定多个所述时钟子信号相对于所述DQ数据信号的目标采样延时；延迟参数确定模块，用于根据所述目标采样延时和所述建立时间，确定出所述DQ数据信号相对于所述时钟信号的延迟参数。
在本公开的一种示例性实施方式中，所述目标采样延时是多个所述时钟子信号中相对于所述DQ数据信号的最小采样延时。
在本公开的一种示例性实施方式中，所述目标采样延时确定模块，用于确定所述DQ数据信号的上升沿或下降沿到对应的所述时钟子信号上升沿的延时，作为所述时钟子信号的采样延时；将多个所述时钟子信号的所述采样延时中的最小值，确定为所述目标采样延时。
在本公开的一种示例性实施方式中，所述目标采样延时确定模块，用于在写入的所述DQ数据信号为1010数据、所述时钟子信号为四个的情况下，确定所述DQ数据信号的第一个上升沿到第一个所述时钟子信号上升沿的延时，为第一个所述时钟子信号的第一子采样延时；确定所述DQ数据信号的第一个下降沿到第二个所述时钟子信号上升沿的延时，为第二个所述时钟子信号的第二子采样延时；确定所述DQ数据信号的第二个上升沿到第三个所述时钟子信号上升沿的延时，为第三个所述时钟子信号的第三子采样延时；确定所述DQ数据信号的第二个下降沿到第四个所述时钟子信号上升沿的延时，为第四个所述时钟子信号的第四子采样延时；从所述第一子采样延时、所述第二子采样延时、所述第三子采样延时和所述第四子采样延时中，确定出最小子采样延时，作为所述目标采样延时。
在本公开的一种示例性实施方式中，所述延迟参数确定模块，用于将所述目标采样延时与所述建立时间的差值，确定为所述延迟参数。
在本公开的一种示例性实施方式中，所述装置还包括：仿真模块，用于根据存储器的设计数据库生成测试网表，所述测试网表包括测试参数；根据所述测试参数进行模拟仿真，确定出仿真波形；波形确定模块，用于根据所述仿真波形确定所述DQ数据信号的上升沿或下降沿、以及每个所述时钟子信号的上升沿。
在本公开的一种示例性实施方式中，所述建立时间确定模块，用于根据对DQ样本的模拟结果确定所述建立时间。
根据本公开的第三方面，提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述的延迟参数确定方法。
根据本公开的第四方面，提供一种电子设备，包括：处理器；以及存储器，用于存储所述处理器的可执行指令；其中，所述处理器配置为经由执行所述可执行指令来执行上述的延迟参数确定方法。
本公开提供的技术方案可以包括以下有益效果：
本公开示例性实施方式中，一方面，可以通过在建立时间的基础上，结合多个时钟子信号相对于DQ数据信号的目标采样延时，来确定出DQ数据信号的延迟参数，也就是说，根据建立时间和目标采样延迟的实际情况，解决了时钟子信号无法有效采样DQ数据的问题；另一方面，可以实现延迟参数的自动确定，避免了人工测量带来的耗时且成本高的问题。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1示意性示出了根据本公开的示例性实施例的一种时钟信号划分为四个时钟子信号的结构示意图；
图2示意性示出了根据本公开的示例性实施例的一种延迟参数确定方法的流程图；
图3示意性示出了根据本公开的示例性实施例的一种DQ数据信号和四个时钟子信号的仿真波形图；
图4示意性示出了根据本公开的示例性实施例的一种DQ数据信号和时钟信号的波形图；
图5示意性示出了根据本公开的示例性实施例的一种延迟参数确定装置的方框图一；
图6示意性示出了根据本公开的示例性实施例的一种延迟参数确定装置的方框图二；
图7示意性示出了根据本公开的示例性实施例的一种电子设备的模块示意图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本公开将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。
此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知结构、方法、装置、实现、材料或者操作以避免模糊本公开的各方面。
附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个软件硬化的模块中实现这些功能实体或功能实体的一部分，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
半导体存储器用于计算机、服务器、诸如移动电话等手持设备、打印机和许多其他电子设备和应用。半导体存储器在存储器阵列中包括多个存储单元，每个存储单元存储信息的至少一位。DRAM为这种半导体存储器的实例。本方案优选地用于DRAM中。因此，接下来的实施例描述是参考作为非限制性示例的DRAM进行的。
在DRAM集成电路设备中，特别是LPDDR5(Low Power Double Data Rate SDRAM，低功耗双倍数据速率内存)中，参照图1，会在设计过程中，将时钟信号WCK划分为四个时钟子信号WCKR0、WCKF0、WCKR1和WCKF1。在理想情况下，只要四个时钟子信号存在与之对齐的写入数据信号，即与WCKR0对齐的DQR0、与WCKF0对齐的DQF0、与WCKR1对齐的DQR1、与WCKF1对齐的DQF1，就可以在四个时钟子信号下正确采样到DQ数据；其中，DQ数据通过DQ信号的方式发送，DRAM的每个数据引脚DQ PAD所传输的信号称为DQ信号。
然而，在实际情况中，由于不同器件之间的差异，例如工艺差异等，导致四个时钟子信号WCKR0、WCKF0、WCKR1和WCKF1会存在不同程度的延迟，并且在通常情况下这些延迟是不易获知的。如果在此种情况下，继续按照上述的对齐方式发送DQ数据的话，很容易在四个时钟阶段的上升沿发生数据采样错误的情况。因此，需要对上述的DQR0、DQF0、DQR1和DQF1信号进行适当延时发送，从而确保在上升沿阶段可以正确抓取到DQ数据。其中，上述的DQ信号的延时发送参数就是本公开实施例需要确定的延迟参数tWCK2DQI。
本公开示例性实施方式提供的延迟参数确定方法，参照图2，可以包括以下步骤：
步骤S210、确定存储器中时钟信号相对于DQ数据信号的建立时间；
步骤S220、将时钟信号分为多个时钟子信号，确定多个时钟子信号相对于DQ数据信号的目标采样延时；
步骤S230、根据目标采样延时和建立时间，确定出DQ数据信号相对于时钟信号的延迟参数。
本公开示例性实施方式提供的延迟参数确定方法中，一方面，可以通过在建立时间的基础上，结合多个时钟子信号相对于DQ数据信号的目标采样延时，来确定出DQ数据信号的延迟参数，也就是说，根据建立时间和目标采样延迟的实际情况，解决时钟子信号无法有效采样DQ数据的问题，确保采集到正确的DQ数据；另一方面，可以实现延迟参数的自动确定，避免了人工测量带来的耗时且成本高的问题。
本公开示例性实施方式中，在确定建立时间和目标采样延时过程中，需要对DQ样本(DQ Sample)进行模拟仿真。参照图3所示，DQ样本的模拟仿真指的输入不同的DQ数据信号DQIB和时钟子信号WCKR0时，检测何时可以输出正确的DQR0值。如果所输出的DQR0值是正确值，那么此时所对应的所输入的DQIB和WCKR0可以用于确定建立时间tsetup。其中，建立时间tsetup是时钟信号WCK能够有效采集数据的延迟。
需要说明的是，在DQ Sample模拟过程中，延迟参数tWCK2DQI的默认值为0，因此，可以根据DQ Sample的模拟结果来计算实际的延迟参数tWCK2DQI。
本实际应用中，DQ Sample是直接接收DQIB和WCKR0，WCKR0没有延迟，不同的时钟子信号可以获取对应的不同的建立时间tsetup，因此，DQ Sample模拟可以获得多个建立时间tsetup。
在实际应用中，可以根据存储器的设计数据库生成测试网表，该测试网表中可以包括测试参数，测试参数例如可以是初始设置的建立时间tsetup，还可以是DQ数据信号DQIB的延迟时间和数据类型，或者是多个时钟子信号WCKR0、WCKF0、WCKR1和WCKF1的延迟时间等，根据测试参数可以进行模拟仿真，从而确定出仿真波形。参照图3，示出了一种包含DQ数据信号DQIB和四个时钟子信号WCKR0、WCKF0、WCKR1、WCKF1的仿真波形，从仿真波形中可以看出，相对于DQ数据信号DQIB，四个时钟子信号WCKR0、WCKF0、WCKR1、WCKF1均存在延迟。
在上述仿真波形的基础上，就可以根据本公开实施例确定出DQ数据信号DQIB相对于时钟信号WCK的延迟参数tWCK2DQI。
本公开示例性实施方式中，建立时间tsetup可以是不同的PVT(Pressure、Voltage及Temperature)下，通过对DQ Sample进行模拟仿真后的模拟结果所确定的。通常，在对DQSample进行模拟仿真过程中，时钟子信号不存在延迟，故建立时间tsetup可以相当于一个初始值。
在具体的建立时间tsetup确定过程中，由于DQ Sample模拟可以获得多个建立时间tsetup，通常，所获得的多个建立时间tsetup大小不同，为了提高数据采样的速度，为后续采样预留足够的时间，可以从多个建立时间tsetup中选择最小值作为建立时间tsetup。不同的PVT条件下的建立时间tsetup也不同，因此，可以根据实际情况，例如，DRAM的运行环境，设置对应的建立时间tsetup。
相对应的，多个时钟子信号是通过对实际电路进行模拟，确定模拟电路后，对应的子采样延时是根据模拟电路得到的。例如，在仿真环境下输入时钟信号并运行模拟电路，就可以得到延迟后的时钟子信号，通过设置模拟电路中的各个参数，最后通过仿真得出对应的延迟参数。需要说明的是，该延迟参数的准确性取决于模拟电路的模拟程度，一般来说，模拟电路中的参数越多越准确，模拟程度越高，延迟参数越准确。
假设模拟电路在仿真之后获得了如图3所示的仿真波形，可以确定出多个时钟子信号相对于DQ数据信号的目标采样延时tmain。本公开示例性实施方式中，目标采样延时tmain可以是多个时钟子信号中相对于DQ数据信号DQIB的最小采样延时tmin。
以图3中的四个时钟子信号WCKR0、WCKF0、WCKR1、WCKF1为例，目标采样延时tmain可以是四个时钟子信号WCKR0、WCKF0、WCKR1、WCKF1中相对于DQ数据信号DQIB的最小采样延时tmin。
本公开示例性实施方式中，如图3所示，确定多个时钟子信号WCKR0、WCKF0、WCKR1、WCKF1相对于DQ数据信号DQIB的目标采样延时tmain的过程，可以包括：确定DQ数据信号DQIB的上升沿或下降沿到对应的时钟子信号WCKR0、WCKF0、WCKR1或WCKF1上升沿的延时，作为时钟子信号的采样延时t1、t2、t3、t4；并将多个时钟子信号的采样延时t1、t2、t3、t4中的最小值tmin，确定为所述目标采样延时tmain。其中，t1为时钟子信号WCKR0对应的采样延时，t2为时钟子信号WCKF0对应的采样延时，t3为时钟子信号WCKR1对应的采样延时，t4为时钟子信号WCKF1对应的采样延时。
具体的，确定目标采样延时tmain的过程，可以根据DQ数据信号DQIB的数据类型来确定，例如，在写入的DQ数据信号DQIB为1010数据、时钟子信号为四个WCKR0、WCKF0、WCKR1和WCKF1的情况下，如图3所示，确定DQ数据信号DQIB的第一个上升沿到第一个时钟子信号WCKR0上升沿的延时，为第一个时钟子信号WCKR0的第一子采样延时t1；确定DQ数据信号DQIB的第一个下降沿到第二个时钟子信号WCKF0上升沿的延时，为第二个时钟子信号WCKF0的第二子采样延时t2；确定DQ数据信号DQIB的第二个上升沿到第三个时钟子信号WCKR1上升沿的延时，为第三个时钟子信号WCKR1的第三子采样延时t3；确定DQ数据信号DQIB的第二个下降沿到第四个时钟子信号WCKF1上升沿的延时，为第四个时钟子信号WCKF1的第四子采样延时t4。
需要说明的是，上述的DQIB为1010数据只是一种示例，在实际应用中，DQIB的数据类型可以根据实际需要进行设置，例如，0101等，根据不同的数据类型，子采样延时具体的确定方式会对应发生变化，本公开示例性实施方式不对此进行一一列举。
本公开示例性实施方式中，参照4所示，在确定出目标采样延时tmain和建立时间tsetup后，可以根据目标采样延时tmain和建立时间tsetup，确定出DQ数据信号DQIB相对于时钟信号WCK的延迟参数tWCK2DQI。例如，可以是将目标采样延时tmain与建立时间的差值tsetup，确定为所述延迟参数tWCK2DQI，即tWCK2DQI＝tmain-tsetup＝tmin-tsetup。
需要说明的是，目标采样延时tmain的确定过程中使用到了仿真波形，因此，上述的DQ数据信号DQIB的上升沿和和下降沿、以及每个时钟子信号WCKR0、WCKF0、WCKR1和WCKF1的上升沿等均是根据仿真波形来确定的，具体的仿真过程可以参考现有的仿真手段，本公开实施例对此不作赘述。
综上所述，本公开示例性实施方式提供的延迟参数确定方法，可以通过模拟仿真的手段，在获得仿真波形的基础上，根据DQ数据信号的上升沿和下降沿、以及多个时钟子信号的上升沿等来确定目标采样延时和建立时间等，再基于目标采样延时和建立时间，来确定DQ数据信号相对于时钟信号的延迟参数，从而实现了一种从数据模拟层面进行延迟参数确定的自动化手段。
需要说明的是，尽管在附图中以特定顺序描述了本发明中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。
此外，在本示例实施例中，还提供了一种延迟参数确定装置。参照图5，该延迟参数确定装置500可以包括：建立时间确定模块510、目标采样延时确定模块520和延迟参数确定模块530，其中：
建立时间确定模块510，可以用于确定存储器中时钟信号相对于DQ数据信号的建立时间；
目标采样延时确定模块520，可以用于将时钟信号分为多个时钟子信号，确定多个时钟子信号相对于DQ数据信号的目标采样延时；
延迟参数确定模块530，可以用于根据目标采样延时和建立时间，确定出DQ数据信号相对于时钟信号的延迟参数。
在本公开的一种示例性实施方式中，目标采样延时是多个时钟子信号中相对于DQ数据信号的最小采样延时。
在本公开的一种示例性实施方式中，目标采样延时确定模块520，可以用于确定DQ数据信号的上升沿或下降沿到对应的时钟子信号上升沿的延时，作为时钟子信号的采样延时；将多个时钟子信号的采样延时中的最小值，确定为目标采样延时。
在本公开的一种示例性实施方式中，目标采样延时确定模块520，可以用于在写入的DQ数据信号为1010数据、时钟子信号为四个的情况下，确定DQ数据信号的第一个上升沿到第一个时钟子信号上升沿的延时，为第一个时钟子信号的第一子采样延时；确定DQ数据信号的第一个下降沿到第二个时钟子信号上升沿的延时，为第二个时钟子信号的第二子采样延时；确定DQ数据信号的第二个上升沿到第三个时钟子信号上升沿的延时，为第三个时钟子信号的第三子采样延时；确定DQ数据信号的第二个下降沿到第四个时钟子信号上升沿的延时，为第四个时钟子信号的第四子采样延时；从第一子采样延时、第二子采样延时、第三子采样延时和第四子采样延时中，确定出最小子采样延时，作为目标采样延时。
在本公开的一种示例性实施方式中，延迟参数确定模块530，可以用于将目标采样延时与建立时间的差值，确定为延迟参数。
在本公开的一种示例性实施方式中，参照图6，该延迟参数确定装置500还包括：
仿真模块540，可以用于根据存储器的设计数据库生成测试网表，测试网表包括测试参数；根据测试参数进行模拟仿真，确定出仿真波形；
波形确定模块550，可以用于根据仿真波形确定DQ数据信号的上升沿或下降沿、以及每个时钟子信号的上升沿。
在本公开的一种示例性实施方式中，建立时间确定模块510，可以用于根据对DQ样本的模拟结果确定建立时间。
上述中各延迟参数确定装置的虚拟模块的具体细节已经在对应的延迟参数确定方法中进行了详细的描述，因此，此处不再赘述。
应当注意，尽管在上文详细描述中提及了延迟参数确定装置的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。
在本公开的示例性实施例中，还提供了一种能够实现上述方法的电子设备。
所属技术领域的技术人员能够理解，本发明的各个方面可以实现为系统、方法或程序产品。因此，本发明的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。
下面参照图7来描述根据本发明的这种实施方式的电子设备700。图7显示的电子设备700仅仅是一个示例，不应对本发明实施例的功能和使用范围带来任何限制。
如图7所示，电子设备700以通用计算设备的形式表现。电子设备700的组件可以包括但不限于：上述至少一个处理单元710、上述至少一个存储单元720、连接不同系统组件(包括存储单元720和处理单元710)的总线730、显示单元740。
其中，所述存储单元720存储有程序代码，所述程序代码可以被所述处理单元710执行，使得所述处理单元710执行本说明书上述“示例性方法”部分中描述的根据本发明各种示例性实施方式的步骤。例如，所述处理单元710可以执行如图2中所示的步骤S210、确定存储器中时钟信号相对于DQ数据信号的建立时间；步骤S220、将时钟信号分为多个时钟子信号，确定多个时钟子信号相对于DQ数据信号的目标采样延时；步骤S230、根据目标采样延时和建立时间，确定出DQ数据信号相对于时钟信号的延迟参数。
存储单元720可以包括易失性存储单元形式的可读介质，例如随机存取存储单元(RAM)7201和/或高速缓存存储单元7202，还可以进一步包括只读存储单元(ROM)7203。
存储单元720还可以包括具有一组(至少一个)程序模块7205的程序/实用工具7204，这样的程序模块7205包括但不限于：操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。
总线730可以为表示几类总线结构中的一种或多种，包括存储单元总线或者存储单元控制器、外围总线、图形加速端口、处理单元或者使用多种总线结构中的任意总线结构的局域总线。
电子设备700也可以与一个或多个外部设备770(例如键盘、指向设备、蓝牙设备等)通信，还可与一个或者多个使得用户能与该电子设备700交互的设备通信，和/或与使得该电子设备700能与一个或多个其它计算设备进行通信的任何设备(例如路由器、调制解调器等等)通信。这种通信可以通过输入/输出(I/O)接口750进行。并且，电子设备700还可以通过网络适配器760与一个或者多个网络(例如局域网(LAN)，广域网(WAN)和/或公共网络，例如因特网)通信。如图所示，网络适配器760通过总线730与电子设备700的其它模块通信。应当明白，尽管图中未示出，可以结合电子设备700使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、RAID系统、磁带驱动器以及数据备份存储系统等。
通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、终端装置、或者网络设备等)执行根据本公开实施方式的方法。
在本公开的示例性实施例中，还提供了一种计算机可读存储介质，其上存储有能够实现本说明书上述方法的程序产品。在一些可能的实施方式中，本发明的各个方面还可以实现为一种程序产品的形式，其包括程序代码，当所述程序产品在终端设备上运行时，所述程序代码用于使所述终端设备执行本说明书上述“示例性方法”部分中描述的根据本发明各种示例性实施方式的步骤。
根据本发明的实施方式的用于实现上述方法的程序产品，其可以采用便携式紧凑盘只读存储器(CD-ROM)并包括程序代码，并可以在终端设备，例如个人电脑上运行。然而，本发明的程序产品不限于此，在本文件中，可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
所述程序产品可以采用一个或多个可读介质的任意组合。可读介质可以是可读信号介质或者可读存储介质。可读存储介质例如可以为但不限于电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。
计算机可读信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了可读程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。可读信号介质还可以是可读存储介质以外的任何可读介质，该可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。
可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、有线、光缆、RF等等，或者上述的任意合适的组合。
可以以一种或多种程序设计语言的任意组合来编写用于执行本发明操作的程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、C++等，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算设备上执行、部分地在用户设备上执行、作为一个独立的软件包执行、部分在用户计算设备上部分在远程计算设备上执行、或者完全在远程计算设备或服务器上执行。在涉及远程计算设备的情形中，远程计算设备可以通过任意种类的网络，包括局域网(LAN)或广域网(WAN)，连接到用户计算设备，或者，可以连接到外部计算设备(例如利用因特网服务提供商来通过因特网连接)。
此外，上述附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。

Claims (16)

1.一种延迟参数确定方法，其特征在于，所述方法包括：
确定存储器中时钟信号相对于DQ数据信号的建立时间；
将所述时钟信号分为多个时钟子信号，确定多个所述时钟子信号相对于所述DQ数据信号的目标采样延时；
根据所述目标采样延时和所述建立时间，确定出所述DQ数据信号相对于所述时钟信号的延迟参数。
2.根据权利要求1所述的方法，其特征在于，所述目标采样延时是多个所述时钟子信号中相对于所述DQ数据信号的最小采样延时。
3.根据权利要求2所述的方法，其特征在于，所述确定多个所述时钟子信号相对于所述DQ数据信号的目标采样延时，包括：
确定所述DQ数据信号的上升沿或下降沿到对应的所述时钟子信号上升沿的延时，作为所述时钟子信号的采样延时；
将多个所述时钟子信号的所述采样延时中的最小值，确定为所述目标采样延时。
4.根据权利要求3所述的方法，其特征在于，确定所述目标采样延时，包括：
在写入的所述DQ数据信号为1010数据、所述时钟子信号为四个的情况下，确定所述DQ数据信号的第一个上升沿到第一个所述时钟子信号上升沿的延时，为第一个所述时钟子信号的第一子采样延时；
确定所述DQ数据信号的第一个下降沿到第二个所述时钟子信号上升沿的延时，为第二个所述时钟子信号的第二子采样延时；
确定所述DQ数据信号的第二个上升沿到第三个所述时钟子信号上升沿的延时，为第三个所述时钟子信号的第三子采样延时；
确定所述DQ数据信号的第二个下降沿到第四个所述时钟子信号上升沿的延时，为第四个所述时钟子信号的第四子采样延时；
从所述第一子采样延时、所述第二子采样延时、所述第三子采样延时和所述第四子采样延时中，确定出最小子采样延时，作为所述目标采样延时。
5.根据权利要求1所述的方法，其特征在于，所述根据所述目标采样延时和所述建立时间，确定出所述DQ数据信号相对于所述时钟信号的延迟参数，包括：
将所述目标采样延时与所述建立时间的差值，确定为所述延迟参数。
6.根据权利要求1-5中任一项所述的方法，其特征在于，所述方法还包括：
根据存储器的设计数据库生成测试网表，所述测试网表包括测试参数；
根据所述测试参数进行模拟仿真，确定出仿真波形；
根据所述仿真波形确定所述DQ数据信号的上升沿和下降沿、以及每个所述时钟子信号的上升沿。
7.根据权利要求1-5中任一项所述的方法，其特征在于，所述建立时间是根据对DQ样本的模拟结果所确定的。
8.一种延迟参数确定装置，其特征在于，所述装置包括：
建立时间确定模块，用于确定存储器中时钟信号相对于DQ数据信号的建立时间；
目标采样延时确定模块，用于将所述时钟信号分为多个时钟子信号，确定多个所述时钟子信号相对于所述DQ数据信号的目标采样延时；
延迟参数确定模块，用于根据所述目标采样延时和所述建立时间，确定出所述DQ数据信号相对于所述时钟信号的延迟参数。
9.根据权利要求8所述的装置，其特征在于，所述目标采样延时是多个所述时钟子信号中相对于所述DQ数据信号的最小采样延时。
10.根据权利要求9所述的装置，其特征在于，所述目标采样延时确定模块，用于确定所述DQ数据信号的上升沿或下降沿到对应的所述时钟子信号上升沿的延时，作为所述时钟子信号的采样延时；将多个所述时钟子信号的所述采样延时中的最小值，确定为所述目标采样延时。
11.根据权利要求10所述的装置，其特征在于，所述目标采样延时确定模块，用于在写入的所述DQ数据信号为1010数据、所述时钟子信号为四个的情况下，确定所述DQ数据信号的第一个上升沿到第一个所述时钟子信号上升沿的延时，为第一个所述时钟子信号的第一子采样延时；确定所述DQ数据信号的第一个下降沿到第二个所述时钟子信号上升沿的延时，为第二个所述时钟子信号的第二子采样延时；确定所述DQ数据信号的第二个上升沿到第三个所述时钟子信号上升沿的延时，为第三个所述时钟子信号的第三子采样延时；确定所述DQ数据信号的第二个下降沿到第四个所述时钟子信号上升沿的延时，为第四个所述时钟子信号的第四子采样延时；从所述第一子采样延时、所述第二子采样延时、所述第三子采样延时和所述第四子采样延时中，确定出最小子采样延时，作为所述目标采样延时。
12.根据权利要求8所述的装置，其特征在于，所述延迟参数确定模块，用于将所述目标采样延时与所述建立时间的差值，确定为所述延迟参数。
13.根据权利要求8-12中任一项所述的装置，其特征在于，所述装置还包括：
仿真模块，用于根据存储器的设计数据库生成测试网表，所述测试网表包括测试参数；根据所述测试参数进行模拟仿真，确定出仿真波形；
波形确定模块，用于根据所述仿真波形确定所述DQ数据信号的上升沿或下降沿、以及每个所述时钟子信号的上升沿。
14.根据权利要求8-12中任一项所述的装置，其特征在于，所述建立时间确定模块，用于根据对DQ样本的模拟结果确定所述建立时间。
15.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1-7中任意一项所述的延迟参数确定方法。
16.一种电子设备，其特征在于，包括：
处理器；以及
存储器，用于存储所述处理器的可执行指令；
其中，所述处理器配置为经由执行所述可执行指令来执行权利要求1-7中任意一项所述的延迟参数确定方法。
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US20100060557A1 (en) * 2008-09-10 2010-03-11 Himax Technologies Limited Data de-skew block device and method of de-skewing transmitted data
EP2884351B1 (en) * 2013-12-13 2023-07-19 EM Microelectronic-Marin SA Sensor signal acquisition data
CN106936531B (zh) * 2017-05-03 2018-07-10 电子科技大学 一种多片基于jesd204b协议adc的同步方法
CN113535620B (zh) * 2021-06-29 2023-03-07 电子科技大学 一种多通道同步高速数据采集装置
CN113985251A (zh) * 2021-10-28 2022-01-28 杭州长川科技股份有限公司 数字通道的延迟偏差测量方法、装置、电子装置

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