WO2023155257A1 - 延迟参数确定方法及装置、存储介质及电子设备 - Google Patents

延迟参数确定方法及装置、存储介质及电子设备 Download PDF

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WO2023155257A1
WO2023155257A1 PCT/CN2022/080234 CN2022080234W WO2023155257A1 WO 2023155257 A1 WO2023155257 A1 WO 2023155257A1 CN 2022080234 W CN2022080234 W CN 2022080234W WO 2023155257 A1 WO2023155257 A1 WO 2023155257A1
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sub
signal
clock
data signal
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陈悦
吴增泉
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长鑫存储技术有限公司
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    • G—PHYSICS
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Definitions

  • the present disclosure relates to the technical field of integrated circuits, and in particular to a delay parameter determination method, a delay parameter determination device, a computer-readable storage medium and electronic equipment.
  • Dynamic Random Access Memory (Dynamic Random Access Memory, DRAM) is a semiconductor storage device commonly used in computers. Due to its simple structure, high density, low power consumption, and low price, it has been widely used in the computer field and electronics industry. application.
  • the clock signal WCK is divided into four phase signals, and DQ (data I/O channel) data acquisition is performed through the four phase signals.
  • a method for determining a delay parameter comprising: determining the setup time of a clock signal in a memory relative to a DQ data signal; dividing the clock signal into a plurality of clock sub-signals, and determining a plurality of A target sampling delay of the clock sub-signal relative to the DQ data signal; determine a delay parameter of the DQ data signal relative to the clock signal according to the target sampling delay and the setup time.
  • a device for determining a delay parameter comprising: a setup time determination module for determining the setup time of a clock signal in a memory relative to a DQ data signal; a target sampling delay determination module for The clock signal is divided into a plurality of clock sub-signals, and the target sampling delay of a plurality of the clock sub-signals relative to the DQ data signal is determined; a delay parameter determination module is used to determine the target sampling delay according to the target sampling delay and the determined The setup time is used to determine a delay parameter of the DQ data signal relative to the clock signal.
  • a computer-readable storage medium on which a computer program is stored, and when the computer program is executed by a processor, the above delay parameter determination method is implemented.
  • an electronic device including: a processor; and a memory for storing executable instructions of the processor; wherein, the processor is configured to execute by executing the executable instructions The above-mentioned delay parameter determination method.
  • the delay parameter of the DQ data signal can be determined by combining the target sampling delay of multiple clock sub-signals with respect to the DQ data signal on the basis of the setup time, that is to say , according to the actual situation of the setup time and the target sampling delay, it solves the problem that the clock sub-signal cannot effectively sample the DQ data; on the other hand, it can realize the automatic determination of the delay parameters, avoiding the time-consuming and costly problems caused by manual measurement question.
  • FIG. 1 schematically shows a structural diagram of a clock signal divided into four clock sub-signals according to an exemplary embodiment of the present disclosure
  • Fig. 2 schematically shows a flow chart of a method for determining a delay parameter according to an exemplary embodiment of the present disclosure
  • FIG. 3 schematically shows a simulation waveform diagram of a DQ data signal and four clock sub-signals according to an exemplary embodiment of the present disclosure
  • Fig. 4 schematically shows a waveform diagram of a DQ data signal and a clock signal according to an exemplary embodiment of the present disclosure
  • FIG. 5 schematically shows a first block diagram of an apparatus for determining a delay parameter according to an exemplary embodiment of the present disclosure
  • FIG. 6 schematically shows a second block diagram of an apparatus for determining a delay parameter according to an exemplary embodiment of the present disclosure
  • Fig. 7 schematically shows a block diagram of an electronic device according to an exemplary embodiment of the present disclosure.
  • Example embodiments will now be described more fully with reference to the accompanying drawings.
  • Example embodiments may, however, be embodied in many forms and should not be construed as limited to the examples set forth herein; rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of example embodiments to those skilled in the art.
  • the same reference numerals in the drawings denote the same or similar structures, and thus their detailed descriptions will be omitted.
  • Semiconductor memory is used in computers, servers, handheld devices such as mobile phones, printers, and many other electronic devices and applications.
  • a semiconductor memory includes a plurality of memory cells in a memory array, each memory cell storing at least one bit of information.
  • DRAM is an example of such a semiconductor memory. This scheme is preferably used in DRAM. Therefore, the ensuing description of embodiments is made with reference to a DRAM as a non-limiting example.
  • the clock signal WCK will be divided into four clock sub-signals during the design process WCKR0, WCKF0, WCKR1, and WCKF1.
  • the four The DQ data is correctly sampled under a clock sub-signal; wherein, the DQ data is sent through the DQ signal, and the signal transmitted by each data pin DQ PAD of the DRAM is called the DQ signal.
  • the four clock sub-signals WCKR0, WCKF0, WCKR1, and WCKF1 will have different degrees of delay, and these delays are usually not easy to know of. If the DQ data continues to be sent according to the above-mentioned alignment method in this case, it is easy for data sampling errors to occur on the rising edges of the four clock phases. Therefore, it is necessary to properly delay and send the above-mentioned DQR0, DQF0, DQR1 and DQF1 signals, so as to ensure that the DQ data can be correctly captured during the rising edge phase.
  • the above-mentioned delay sending parameter of the DQ signal is the delay parameter tWCK2DQI that needs to be determined in the embodiments of the present disclosure.
  • the method for determining a delay parameter may include the following steps:
  • Step S210 determining the setup time of the clock signal in the memory relative to the DQ data signal
  • Step S220 divide the clock signal into multiple clock sub-signals, and determine the target sampling delay of the multiple clock sub-signals relative to the DQ data signal;
  • Step S230 Determine the delay parameter of the DQ data signal relative to the clock signal according to the target sampling delay and the setup time.
  • the DQ data signal can be determined by combining multiple clock sub-signals with respect to the target sampling delay of the DQ data signal on the basis of the setup time Delay parameters, that is to say, according to the actual situation of the establishment time and the target sampling delay, solve the problem that the clock sub-signal cannot effectively sample DQ data, and ensure that the correct DQ data is collected; on the other hand, the automatic determination of the delay parameters can be realized. Time-consuming and costly problems caused by manual measurement are avoided.
  • the simulation of DQ samples refers to detecting when a correct DQR0 value can be output when different DQ data signals DQIB and clock sub-signal WCKR0 are input. If the output DQR0 value is correct, then the corresponding input DQIB and WCKR0 can be used to determine the setup time tsetup. Wherein, the setup time tsetup is the delay during which the clock signal WCK can effectively collect data.
  • the default value of the delay parameter tWCK2DQI is 0. Therefore, the actual delay parameter tWCK2DQI can be calculated according to the simulation results of the DQ Sample.
  • DQ Sample directly receives DQIB and WCKR0, and WCKR0 has no delay. Different clock sub-signals can obtain corresponding different setup times tsetup. Therefore, DQ Sample simulation can obtain multiple setup times tsetup.
  • a test netlist can be generated according to the design database of the memory, and test parameters can be included in the test netlist.
  • the test parameters can be, for example, the initial set-up time tsetup, or the delay time and data of the DQ data signal DQIB Type, or the delay time of multiple clock sub-signals WCKR0, WCKF0, WCKR1 and WCKF1, etc., can be simulated according to the test parameters, so as to determine the simulated waveform.
  • FIG. 3 shows a simulation waveform including the DQ data signal DQIB and four clock sub-signals WCKR0, WCKF0, WCKR1, WCKF1. It can be seen from the simulation waveform that, compared to the DQ data signal DQIB, the four clock sub-signals Signals WCKR0, WCKF0, WCKR1, WCKF1 all have delays.
  • the delay parameter tWCK2DQI of the DQ data signal DQIB relative to the clock signal WCK can be determined according to the embodiment of the present disclosure.
  • the setup time tsetup may be determined through simulation results of DQ Sample under different PVTs (Pressure, Voltage, and Temperature). Usually, during the simulation process of DQ Sample, there is no delay in the clock sub-signal, so the setup time tsetup can be equivalent to an initial value.
  • PVTs Pressure, Voltage, and Temperature
  • the DQ Sample simulation can obtain multiple setup times tsetup, usually, the obtained multiple setup time tsetups are of different sizes, in order to improve the speed of data sampling, reserve enough time for subsequent sampling , the minimum value can be selected from multiple setup times tsetup as the setup time tsetup.
  • the setup time tsetup is different under different PVT conditions, therefore, the corresponding setup time tsetup can be set according to the actual situation, for example, the operating environment of the DRAM.
  • the multiple clock sub-signals are simulated by the actual circuit, and after the analog circuit is determined, the corresponding sub-sampling delay is obtained according to the analog circuit.
  • the analog circuit For example, by inputting a clock signal in a simulation environment and running an analog circuit, a delayed clock sub-signal can be obtained.
  • the corresponding delay parameters can be finally obtained through simulation.
  • the accuracy of the delay parameter depends on the degree of simulation of the analog circuit. Generally speaking, the more parameters in the analog circuit, the more accurate, and the higher the degree of simulation, the more accurate the delay parameter.
  • the target sampling delay tmain of multiple clock sub-signals relative to the DQ data signal can be determined.
  • the target sampling delay tmain may be a minimum sampling delay tmin of the plurality of clock sub-signals relative to the DQ data signal DQIB.
  • the target sampling delay tmain can be the minimum sampling delay of the four clock sub-signals WCKR0, WCKF0, WCKR1, and WCKF1 relative to the DQ data signal DQIB. Time tmin.
  • the process of determining a plurality of clock sub-signals WCKR0 , WCKF0 , WCKR1 , and WCKF1 relative to the target sampling delay tmain of the DQ data signal DQIB may include: determining the DQ data signal DQIB The delay from the rising edge or falling edge of the corresponding clock sub-signal WCKR0, WCKF0, WCKR1 or WCKF1 to the rising edge of the corresponding clock sub-signal is used as the sampling delay t1, t2, t3, t4 of the clock sub-signal; and the sampling of multiple clock sub-signals The minimum value tmin among the delays t1, t2, t3 and t4 is determined as the target sampling delay tmain.
  • t1 is the sampling delay corresponding to the clock sub-signal WCKR0
  • t2 is the sampling delay corresponding to the clock sub-signal WCKF0
  • t3 is the sampling delay corresponding to the clock sub-signal WCKR1
  • t4 is the sampling delay corresponding to the clock sub-signal WCKF1.
  • the process of determining the target sampling delay tmain can be determined according to the data type of the DQ data signal DQIB, for example, the written DQ data signal DQIB is 1010 data, and the clock sub-signals are four WCKR0, WCKF0, WCKR1 and In the case of WCKF1, as shown in Figure 3, the delay from the first rising edge of the DQ data signal DQIB to the rising edge of the first clock sub-signal WCKR0 is determined as the first sub-sampling delay of the first clock sub-signal WCKR0 Time t1; determine the delay from the first falling edge of the DQ data signal DQIB to the rising edge of the second clock sub-signal WCKF0, which is the second sub-sampling delay t2 of the second clock sub-signal WCKF0; determine the DQ data signal DQIB The delay from the second rising edge to the rising edge of the third clock sub-signal WCKR1 is the third sub-sampling delay t
  • DQIB data of 1010 is just an example.
  • the data type of DQIB can be set according to actual needs, for example, 0101, etc.
  • the sub-sampling delay is specifically determined The way will change correspondingly, and the exemplary embodiments of the present disclosure do not enumerate them one by one.
  • the ratio of the DQ data signal DQIB to the clock signal WCK can be determined according to the target sampling delay tmain and the setup time tsetup
  • the simulation waveform is used in the determination of the target sampling delay tmain. Therefore, the rising edge and falling edge of the above-mentioned DQ data signal DQIB, and the rising edge of each clock sub-signal WCKR0, WCKF0, WCKR1 and WCKF1
  • the edges are all determined according to the simulation waveform, and the specific simulation process can refer to the existing simulation means, which will not be repeated in the embodiments of the present disclosure.
  • the delay parameter determination method provided by the exemplary embodiment of the present disclosure can be simulated by means of simulation, on the basis of obtaining the simulated waveform, according to the rising edge and falling edge of the DQ data signal, and multiple clock sub-signals
  • the rising edge of the DQ data signal is used to determine the target sampling delay and settling time, etc., and then based on the target sampling delay and settling time, the delay parameters of the DQ data signal relative to the clock signal are determined, thereby realizing a delay parameter from the data simulation level. Definite means of automation.
  • the delay parameter determination device 500 may include: a setup time determination module 510, a target sampling delay determination module 520 and a delay parameter determination module 530, wherein:
  • the setup time determination module 510 can be used to determine the setup time of the clock signal in the memory relative to the DQ data signal;
  • the target sampling delay determination module 520 can be used to divide the clock signal into multiple clock sub-signals, and determine the target sampling delay of multiple clock sub-signals relative to the DQ data signal;
  • the delay parameter determining module 530 can be configured to determine the delay parameter of the DQ data signal relative to the clock signal according to the target sampling delay and setup time.
  • the target sampling delay is a minimum sampling delay of the plurality of clock sub-signals relative to the DQ data signal.
  • the target sampling delay determination module 520 may be used to determine the delay from the rising edge or falling edge of the DQ data signal to the rising edge of the corresponding clock sub-signal as the delay of the clock sub-signal Sampling delay: determine the minimum value among the sampling delays of multiple clock sub-signals as the target sampling delay.
  • the target sampling delay determination module 520 can be used to determine the first DQ data signal when the written DQ data signal is 1010 data and the number of clock sub-signals is four.
  • the delay from a rising edge to the rising edge of the first clock sub-signal is the first sub-sampling delay of the first clock sub-signal; determine the first falling edge of the DQ data signal to the rising edge of the second clock sub-signal
  • the delay of the edge is the second sub-sampling delay of the second clock sub-signal; the delay from the second rising edge of the DQ data signal to the rising edge of the third clock sub-signal is determined as the third clock sub-signal
  • the delay parameter determining module 530 may be configured to determine a difference between a target sampling delay and a settling time as a delay parameter.
  • the delay parameter determining device 500 further includes:
  • the simulation module 540 can be used to generate a test netlist according to the design database of the memory, and the test netlist includes test parameters; perform simulation according to the test parameters to determine the simulation waveform;
  • the waveform determination module 550 can be used to determine the rising edge or falling edge of the DQ data signal and the rising edge of each clock sub-signal according to the simulated waveform.
  • the setup time determining module 510 may be configured to determine the setup time according to a simulation result of the DQ sample.
  • an electronic device capable of implementing the above method is also provided.
  • FIG. 7 An electronic device 700 according to this embodiment of the present invention is described below with reference to FIG. 7 .
  • the electronic device 700 shown in FIG. 7 is only an example, and should not limit the functions and application scope of the embodiments of the present invention.
  • electronic device 700 takes the form of a general-purpose computing device.
  • the components of the electronic device 700 may include, but are not limited to: at least one processing unit 710, at least one storage unit 720, a bus 730 connecting different system components (including the storage unit 720 and the processing unit 710), and a display unit 740.
  • the storage unit 720 stores program codes, and the program codes can be executed by the processing unit 710, so that the processing unit 710 executes various examples according to the present invention described in the above-mentioned "Exemplary Methods" section of this specification. Steps of implementation.
  • the processing unit 710 may perform step S210 as shown in FIG. 2, determine the setup time of the clock signal in the memory relative to the DQ data signal; step S220, divide the clock signal into multiple clock sub-signals, and determine multiple The target sampling delay of the clock sub-signal relative to the DQ data signal; step S230 , determine the delay parameter of the DQ data signal relative to the clock signal according to the target sampling delay and the setup time.
  • the storage unit 720 may include a readable medium in the form of a volatile storage unit, such as a random access storage unit (RAM) 7201 and/or a cache storage unit 7202 , and may further include a read-only storage unit (ROM) 7203 .
  • RAM random access storage unit
  • ROM read-only storage unit
  • the storage unit 720 may also include a program/utility 7204 having a set (at least one) of program modules 7205, such program modules 7205 including but not limited to: an operating system, one or more application programs, other program modules, and program data, Implementations of networked environments may be included in each or some combination of these examples.
  • Bus 730 may represent one or more of several types of bus structures, including a memory cell bus or memory cell controller, a peripheral bus, an accelerated graphics port, a processing unit, or a local area using any of a variety of bus structures. bus.
  • the electronic device 700 can also communicate with one or more external devices 770 (such as keyboards, pointing devices, Bluetooth devices, etc.), and can also communicate with one or more devices that enable the user to interact with the electronic device 700, and/or communicate with Any device (eg, router, modem, etc.) that enables the electronic device 700 to communicate with one or more other computing devices. Such communication may occur through input/output (I/O) interface 750 .
  • the electronic device 700 can also communicate with one or more networks (such as a local area network (LAN), a wide area network (WAN) and/or a public network such as the Internet) through the network adapter 760 . As shown, the network adapter 760 communicates with other modules of the electronic device 700 through the bus 730 .
  • other hardware and/or software modules may be used in conjunction with electronic device 700, including but not limited to: microcode, device drivers, redundant processing units, external disk drive arrays, RAID systems, tape drives And data backup storage system, etc.
  • the example implementations described here can be implemented by software, or by combining software with necessary hardware. Therefore, the technical solutions according to the embodiments of the present disclosure can be embodied in the form of software products, and the software products can be stored in a non-volatile storage medium (which can be CD-ROM, U disk, mobile hard disk, etc.) or on the network , including several instructions to make a computing device (which may be a personal computer, a server, a terminal device, or a network device, etc.) execute the method according to the embodiments of the present disclosure.
  • a computing device which may be a personal computer, a server, a terminal device, or a network device, etc.
  • a computer-readable storage medium on which a program product capable of implementing the above-mentioned method in this specification is stored.
  • various aspects of the present invention can also be implemented in the form of a program product, which includes program code, and when the program product is run on a terminal device, the program code is used to make the The terminal device executes the steps according to various exemplary embodiments of the present invention described in the "Exemplary Method" section above in this specification.
  • a program product for implementing the above method according to the embodiment of the present invention, it may adopt a portable compact disc read-only memory (CD-ROM) and include program codes, and may run on a terminal device such as a personal computer.
  • CD-ROM compact disc read-only memory
  • the program product of the present invention is not limited thereto.
  • a readable storage medium may be any tangible medium containing or storing a program, and the program may be used by or in combination with an instruction execution system, apparatus or device.
  • the program product may reside on any combination of one or more readable media.
  • the readable medium may be a readable signal medium or a readable storage medium.
  • the readable storage medium may be, for example, but not limited to, an electrical, magnetic, optical, electromagnetic, infrared, or semiconductor system, device, or device, or any combination thereof. More specific examples (non-exhaustive list) of readable storage media include: electrical connection with one or more conductors, portable disk, hard disk, random access memory (RAM), read only memory (ROM), erasable programmable read-only memory (EPROM or flash memory), optical fiber, portable compact disk read-only memory (CD-ROM), optical storage devices, magnetic storage devices, or any suitable combination of the foregoing.
  • a computer readable signal medium may include a data signal carrying readable program code in baseband or as part of a carrier wave. Such propagated data signals may take many forms, including but not limited to electromagnetic signals, optical signals, or any suitable combination of the foregoing.
  • a readable signal medium may also be any readable medium other than a readable storage medium that can transmit, propagate, or transport a program for use by or in conjunction with an instruction execution system, apparatus, or device.
  • Program code embodied on a readable medium may be transmitted using any appropriate medium, including but not limited to wireless, wireline, optical fiber cable, RF, etc., or any suitable combination of the foregoing.
  • Program code for carrying out the operations of the present invention may be written in any combination of one or more programming languages, including object-oriented programming languages—such as Java, C++, etc., as well as conventional procedural programming languages. Programming language - such as "C" or a similar programming language.
  • the program code may execute entirely on the user's computing device, partly on the user's device, as a stand-alone software package, partly on the user's computing device and partly on a remote computing device, or entirely on the remote computing device or server to execute.
  • the remote computing device may be connected to the user computing device through any kind of network, including a local area network (LAN) or a wide area network (WAN), or may be connected to an external computing device (for example, using an Internet service provider). business to connect via the Internet).
  • LAN local area network
  • WAN wide area network
  • Internet service provider for example, using an Internet service provider

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Abstract

一种延迟参数确定方法、延迟参数确定装置、计算机可读存储介质及电子设备，涉及集成电路技术领域。该延迟参数确定方法包括：确定存储器中时钟信号相对于DQ数据信号的建立时间(S210)；将时钟信号分为多个时钟子信号，确定多个时钟子信号相对于DQ数据信号的目标采样延时(S220)；根据目标采样延时和建立时间，确定出DQ数据信号相对于时钟信号的延迟参数(S230)。提供了一种时钟子信号有效采样DQ数据的方法。

Description

延迟参数确定方法及装置、存储介质及电子设备
相关申请的交叉引用
本公开要求于2022年02月18日提交的申请号为202210152967.6名称为“延迟参数确定方法及装置、存储介质及电子设备”的中国专利申请的优先权，该中国专利申请的全部内容通过引用全部并入本文。
技术领域
本公开涉及集成电路技术领域，尤其涉及一种延迟参数确定方法、延迟参数确定装置、计算机可读存储介质及电子设备。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由于具有结构简单，密度高，功耗低，价格低廉等优点，在计算机领域和电子行业中受到了广泛的应用。
通常，在DRAM设计过程中，会将时钟信号WCK划分为四个阶段信号，通过四个阶段信号进行DQ(数据I/O通道)数据采集。
然而，在实际应用中，由于四个阶段信号会存在延时，会存在采集到错误的DQ数据的情况。
发明内容
根据本公开的一方面，提供一种延迟参数确定方法，所述方法包括：确定存储器中时钟信号相对于DQ数据信号的建立时间；将所述时钟信号分为多个时钟子信号，确定多个所述时钟子信号相对于所述DQ数据信号的目标采样延时；根据所述目标采样延时和所述建立时间，确定出所述DQ数据信号相对于所述时钟信号的延迟参数。
根据本公开的一方面，提供一种延迟参数确定装置，所述装置包括：建立时间确定模块，用于确定存储器中时钟信号相对于DQ数据信号的建立时间；目标采样延时确定模块，用于将所述时钟信号分为多个时钟子信号，确定多个所述时钟子信号相对于所述DQ数据信号的目标采样延时；延迟参数确定模块，用于根据所述目标采样延时和所述建立时间，确定出所述DQ数据信号相对于所述时钟信号的延迟参数。
根据本公开的一方面，提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述的延迟参数确定方法。
根据本公开的一方面，提供一种电子设备，包括：处理器；以及存储器，用于存储所述处理器的可执行指令；其中，所述处理器配置为经由执行所述可执行指令来执行上述的延迟参数确定方法。
本公开提供的技术方案可以包括以下有益效果：
本公开示例性实施方式中，一方面，可以通过在建立时间的基础上，结合多个时钟子信号相对于DQ数据信号的目标采样延时，来确定出DQ数据信号的延迟参数，也就是说，根据建立时间和目标采样延迟的实际情况，解决了时钟子信号无法有效采样DQ数据的问题；另一方面，可以实现延迟参数的自动确定，避免了人工测量带来的耗时且成本高的问题。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示意性示出了根据本公开的示例性实施例的一种时钟信号划分为四个时钟子信号的结构示意图；
图2示意性示出了根据本公开的示例性实施例的一种延迟参数确定方法的流程图；
图3示意性示出了根据本公开的示例性实施例的一种DQ数据信号和四个时钟子信号的仿真波形图；
图4示意性示出了根据本公开的示例性实施例的一种DQ数据信号和时钟信号的波形图；
图5示意性示出了根据本公开的示例性实施例的一种延迟参数确定装置的方框图一；
图6示意性示出了根据本公开的示例性实施例的一种延迟参数确定装置的方框图二；
图7示意性示出了根据本公开的示例性实施例的一种电子设备的模块示意图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含 义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成区分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成区分/等之外还可存在另外的要素/组成区分/等。
半导体存储器用于计算机、服务器、诸如移动电话等手持设备、打印机和许多其他电子设备和应用。半导体存储器在存储器阵列中包括多个存储单元，每个存储单元存储信息的至少一位。DRAM为这种半导体存储器的实例。本方案优选地用于DRAM中。因此，接下来的实施例描述是参考作为非限制性示例的DRAM进行的。
在DRAM集成电路设备中，特别是LPDDR5(Low Power Double Data Rate SDRAM，低功耗双倍数据速率内存)中，参照图1，会在设计过程中，将时钟信号WCK划分为四个时钟子信号WCKR0、WCKF0、WCKR1和WCKF1。在理想情况下，只要四个时钟子信号存在与之对齐的写入数据信号，即与WCKR0对齐的DQR0、与WCKF0对齐的DQF0、与WCKR1对齐的DQR1、与WCKF1对齐的DQF1，就可以在四个时钟子信号下正确采样到DQ数据；其中，DQ数据通过DQ信号的方式发送，DRAM的每个数据引脚DQ PAD所传输的信号称为DQ信号。
然而，在实际情况中，由于不同器件之间的差异，例如工艺差异等，导致四个时钟子信号WCKR0、WCKF0、WCKR1和WCKF1会存在不同程度的延迟，并且在通常情况下这些延迟是不易获知的。如果在此种情况下，继续按照上述的对齐方式发送DQ数据的话，很容易在四个时钟阶段的上升沿发生数据采样错误的情况。因此，需要对上述的DQR0、DQF0、DQR1和DQF1信号进行适当延时发送，从而确保在上升沿阶段可以正确抓取到DQ数据。其中，上述的DQ信号的延时发送参数就是本公开实施例需要确定的延迟参数tWCK2DQI。
本公开示例性实施方式提供的延迟参数确定方法，参照图2，可以包括以下步骤：
步骤S210、确定存储器中时钟信号相对于DQ数据信号的建立时间；
步骤S220、将时钟信号分为多个时钟子信号，确定多个时钟子信号相对于DQ数据信号的目标采样延时；
步骤S230、根据目标采样延时和建立时间，确定出DQ数据信号相对于时钟信号的延迟参数。
本公开示例性实施方式提供的延迟参数确定方法中，一方面，可以通过在建立时间的基础上，结合多个时钟子信号相对于DQ数据信号的目标采样延时，来确定出DQ数据信号的延迟参数，也就是说，根据建立时间和目标采样延迟的实际情况，解决时钟子信号无法有效采样DQ数据的问题，确保采集到正确的DQ数据；另一方面，可以实现延迟参数的自动确定，避免了人工测量带来的耗时且成本高的问题。
本公开示例性实施方式中，在确定建立时间和目标采样延时过程中，需要对DQ样本 (DQ Sample)进行模拟仿真。参照图3所示，DQ样本的模拟仿真指的输入不同的DQ数据信号DQIB和时钟子信号WCKR0时，检测何时可以输出正确的DQR0值。如果所输出的DQR0值是正确值，那么此时所对应的所输入的DQIB和WCKR0可以用于确定建立时间tsetup。其中，建立时间tsetup是时钟信号WCK能够有效采集数据的延迟。
需要说明的是，在DQ Sample模拟过程中，延迟参数tWCK2DQI的默认值为0，因此，可以根据DQ Sample的模拟结果来计算实际的延迟参数tWCK2DQI。
本实际应用中，DQ Sample是直接接收DQIB和WCKR0，WCKR0没有延迟，不同的时钟子信号可以获取对应的不同的建立时间tsetup，因此，DQ Sample模拟可以获得多个建立时间tsetup。
在实际应用中，可以根据存储器的设计数据库生成测试网表，该测试网表中可以包括测试参数，测试参数例如可以是初始设置的建立时间tsetup，还可以是DQ数据信号DQIB的延迟时间和数据类型，或者是多个时钟子信号WCKR0、WCKF0、WCKR1和WCKF1的延迟时间等，根据测试参数可以进行模拟仿真，从而确定出仿真波形。参照图3，示出了一种包含DQ数据信号DQIB和四个时钟子信号WCKR0、WCKF0、WCKR1、WCKF1的仿真波形，从仿真波形中可以看出，相对于DQ数据信号DQIB，四个时钟子信号WCKR0、WCKF0、WCKR1、WCKF1均存在延迟。
在上述仿真波形的基础上，就可以根据本公开实施例确定出DQ数据信号DQIB相对于时钟信号WCK的延迟参数tWCK2DQI。
本公开示例性实施方式中，建立时间tsetup可以是不同的PVT(Pressure、Voltage及Temperature)下，通过对DQ Sample进行模拟仿真后的模拟结果所确定的。通常，在对DQ Sample进行模拟仿真过程中，时钟子信号不存在延迟，故建立时间tsetup可以相当于一个初始值。
在具体的建立时间tsetup确定过程中，由于DQ Sample模拟可以获得多个建立时间tsetup，通常，所获得的多个建立时间tsetup大小不同，为了提高数据采样的速度，为后续采样预留足够的时间，可以从多个建立时间tsetup中选择最小值作为建立时间tsetup。不同的PVT条件下的建立时间tsetup也不同，因此，可以根据实际情况，例如，DRAM的运行环境，设置对应的建立时间tsetup。
相对应的，多个时钟子信号是通过对实际电路进行模拟，确定模拟电路后，对应的子采样延时是根据模拟电路得到的。例如，在仿真环境下输入时钟信号并运行模拟电路，就可以得到延迟后的时钟子信号，通过设置模拟电路中的各个参数，最后通过仿真得出对应的延迟参数。需要说明的是，该延迟参数的准确性取决于模拟电路的模拟程度，一般来说，模拟电路中的参数越多越准确，模拟程度越高，延迟参数越准确。
假设模拟电路在仿真之后获得了如图3所示的仿真波形，可以确定出多个时钟子信号相对于DQ数据信号的目标采样延时tmain。本公开示例性实施方式中，目标采样延时tmain可以是多个时钟子信号中相对于DQ数据信号DQIB的最小采样延时tmin。
以图3中的四个时钟子信号WCKR0、WCKF0、WCKR1、WCKF1为例，目标采样延时tmain可以是四个时钟子信号WCKR0、WCKF0、WCKR1、WCKF1中相对于DQ数据信号DQIB的最小采样延时tmin。
本公开示例性实施方式中，如图3所示，确定多个时钟子信号WCKR0、WCKF0、WCKR1、WCKF1相对于DQ数据信号DQIB的目标采样延时tmain的过程，可以包括：确定DQ数据信号DQIB的上升沿或下降沿到对应的时钟子信号WCKR0、WCKF0、WCKR1或WCKF1上升沿的延时，作为时钟子信号的采样延时t1、t2、t3、t4；并将多个时钟子信号的采样延时t1、t2、t3、t4中的最小值tmin，确定为所述目标采样延时tmain。其中，t1为时钟子信号WCKR0对应的采样延时，t2为时钟子信号WCKF0对应的采样延时，t3为时钟子信号WCKR1对应的采样延时，t4为时钟子信号WCKF1对应的采样延时。
具体的，确定目标采样延时tmain的过程，可以根据DQ数据信号DQIB的数据类型来确定，例如，在写入的DQ数据信号DQIB为1010数据、时钟子信号为四个WCKR0、WCKF0、WCKR1和WCKF1的情况下，如图3所示，确定DQ数据信号DQIB的第一个上升沿到第一个时钟子信号WCKR0上升沿的延时，为第一个时钟子信号WCKR0的第一子采样延时t1；确定DQ数据信号DQIB的第一个下降沿到第二个时钟子信号WCKF0上升沿的延时，为第二个时钟子信号WCKF0的第二子采样延时t2；确定DQ数据信号DQIB的第二个上升沿到第三个时钟子信号WCKR1上升沿的延时，为第三个时钟子信号WCKR1的第三子采样延时t3；确定DQ数据信号DQIB的第二个下降沿到第四个时钟子信号WCKF1上升沿的延时，为第四个时钟子信号WCKF1的第四子采样延时t4。
需要说明的是，上述的DQIB为1010数据只是一种示例，在实际应用中，DQIB的数据类型可以根据实际需要进行设置，例如，0101等，根据不同的数据类型，子采样延时具体的确定方式会对应发生变化，本公开示例性实施方式不对此进行一一列举。
本公开示例性实施方式中，参照4所示，在确定出目标采样延时tmain和建立时间tsetup后，可以根据目标采样延时tmain和建立时间tsetup，确定出DQ数据信号DQIB相对于时钟信号WCK的延迟参数tWCK2DQI。例如，可以是将目标采样延时tmain与建立时间的差值tsetup，确定为所述延迟参数tWCK2DQI，即tWCK2DQI＝tmain-tsetup＝tmin-tsetup。
需要说明的是，目标采样延时tmain的确定过程中使用到了仿真波形，因此，上述的DQ数据信号DQIB的上升沿和和下降沿、以及每个时钟子信号WCKR0、WCKF0、WCKR1和WCKF1的上升沿等均是根据仿真波形来确定的，具体的仿真过程可以参考现有的仿真手段，本公开实施例对此不作赘述。
综上所述，本公开示例性实施方式提供的延迟参数确定方法，可以通过模拟仿真的手段，在获得仿真波形的基础上，根据DQ数据信号的上升沿和下降沿、以及多个时钟子信号的上升沿等来确定目标采样延时和建立时间等，再基于目标采样延时和建立时间，来确定DQ数据信号相对于时钟信号的延迟参数，从而实现了一种从数据模拟层面进行延迟参 数确定的自动化手段。
需要说明的是，尽管在附图中以特定顺序描述了本发明中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。
此外，在本示例实施例中，还提供了一种延迟参数确定装置。参照图5，该延迟参数确定装置500可以包括：建立时间确定模块510、目标采样延时确定模块520和延迟参数确定模块530，其中：
建立时间确定模块510，可以用于确定存储器中时钟信号相对于DQ数据信号的建立时间；
目标采样延时确定模块520，可以用于将时钟信号分为多个时钟子信号，确定多个时钟子信号相对于DQ数据信号的目标采样延时；
延迟参数确定模块530，可以用于根据目标采样延时和建立时间，确定出DQ数据信号相对于时钟信号的延迟参数。
在本公开的一种示例性实施方式中，目标采样延时是多个时钟子信号中相对于DQ数据信号的最小采样延时。
在本公开的一种示例性实施方式中，目标采样延时确定模块520，可以用于确定DQ数据信号的上升沿或下降沿到对应的时钟子信号上升沿的延时，作为时钟子信号的采样延时；将多个时钟子信号的采样延时中的最小值，确定为目标采样延时。
在本公开的一种示例性实施方式中，目标采样延时确定模块520，可以用于在写入的DQ数据信号为1010数据、时钟子信号为四个的情况下，确定DQ数据信号的第一个上升沿到第一个时钟子信号上升沿的延时，为第一个时钟子信号的第一子采样延时；确定DQ数据信号的第一个下降沿到第二个时钟子信号上升沿的延时，为第二个时钟子信号的第二子采样延时；确定DQ数据信号的第二个上升沿到第三个时钟子信号上升沿的延时，为第三个时钟子信号的第三子采样延时；确定DQ数据信号的第二个下降沿到第四个时钟子信号上升沿的延时，为第四个时钟子信号的第四子采样延时；从第一子采样延时、第二子采样延时、第三子采样延时和第四子采样延时中，确定出最小子采样延时，作为目标采样延时。
在本公开的一种示例性实施方式中，延迟参数确定模块530，可以用于将目标采样延时与建立时间的差值，确定为延迟参数。
在本公开的一种示例性实施方式中，参照图6，该延迟参数确定装置500还包括：
仿真模块540，可以用于根据存储器的设计数据库生成测试网表，测试网表包括测试参数；根据测试参数进行模拟仿真，确定出仿真波形；
波形确定模块550，可以用于根据仿真波形确定DQ数据信号的上升沿或下降沿、以及每个时钟子信号的上升沿。
在本公开的一种示例性实施方式中，建立时间确定模块510，可以用于根据对DQ样本的模拟结果确定建立时间。
上述中各延迟参数确定装置的虚拟模块的具体细节已经在对应的延迟参数确定方法中进行了详细的描述，因此，此处不再赘述。
应当注意，尽管在上文详细描述中提及了延迟参数确定装置的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。
在本公开的示例性实施例中，还提供了一种能够实现上述方法的电子设备。
所属技术领域的技术人员能够理解，本发明的各个方面可以实现为系统、方法或程序产品。因此，本发明的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。
下面参照图7来描述根据本发明的这种实施方式的电子设备700。图7显示的电子设备700仅仅是一个示例，不应对本发明实施例的功能和使用范围带来任何限制。
如图7所示，电子设备700以通用计算设备的形式表现。电子设备700的组件可以包括但不限于：上述至少一个处理单元710、上述至少一个存储单元720、连接不同系统组件(包括存储单元720和处理单元710)的总线730、显示单元740。
其中，所述存储单元720存储有程序代码，所述程序代码可以被所述处理单元710执行，使得所述处理单元710执行本说明书上述“示例性方法”部分中描述的根据本发明各种示例性实施方式的步骤。例如，所述处理单元710可以执行如图2中所示的步骤S210、确定存储器中时钟信号相对于DQ数据信号的建立时间；步骤S220、将时钟信号分为多个时钟子信号，确定多个时钟子信号相对于DQ数据信号的目标采样延时；步骤S230、根据目标采样延时和建立时间，确定出DQ数据信号相对于时钟信号的延迟参数。
存储单元720可以包括易失性存储单元形式的可读介质，例如随机存取存储单元(RAM)7201和/或高速缓存存储单元7202，还可以进一步包括只读存储单元(ROM)7203。
存储单元720还可以包括具有一组(至少一个)程序模块7205的程序/实用工具7204，这样的程序模块7205包括但不限于：操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。
总线730可以为表示几类总线结构中的一种或多种，包括存储单元总线或者存储单元控制器、外围总线、图形加速端口、处理单元或者使用多种总线结构中的任意总线结构的局域总线。
电子设备700也可以与一个或多个外部设备770(例如键盘、指向设备、蓝牙设备等)通信，还可与一个或者多个使得用户能与该电子设备700交互的设备通信，和/或与使得 该电子设备700能与一个或多个其它计算设备进行通信的任何设备(例如路由器、调制解调器等等)通信。这种通信可以通过输入/输出(I/O)接口750进行。并且，电子设备700还可以通过网络适配器760与一个或者多个网络(例如局域网(LAN)，广域网(WAN)和/或公共网络，例如因特网)通信。如图所示，网络适配器760通过总线730与电子设备700的其它模块通信。应当明白，尽管图中未示出，可以结合电子设备700使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、RAID系统、磁带驱动器以及数据备份存储系统等。
通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、终端装置、或者网络设备等)执行根据本公开实施方式的方法。
在本公开的示例性实施例中，还提供了一种计算机可读存储介质，其上存储有能够实现本说明书上述方法的程序产品。在一些可能的实施方式中，本发明的各个方面还可以实现为一种程序产品的形式，其包括程序代码，当所述程序产品在终端设备上运行时，所述程序代码用于使所述终端设备执行本说明书上述“示例性方法”部分中描述的根据本发明各种示例性实施方式的步骤。
根据本发明的实施方式的用于实现上述方法的程序产品，其可以采用便携式紧凑盘只读存储器(CD-ROM)并包括程序代码，并可以在终端设备，例如个人电脑上运行。然而，本发明的程序产品不限于此，在本文件中，可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
所述程序产品可以采用一个或多个可读介质的任意组合。可读介质可以是可读信号介质或者可读存储介质。可读存储介质例如可以为但不限于电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。
计算机可读信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了可读程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。可读信号介质还可以是可读存储介质以外的任何可读介质，该可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。
可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、有线、光缆、RF等等，或者上述的任意合适的组合。
可以以一种或多种程序设计语言的任意组合来编写用于执行本发明操作的程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、C++等，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算设备上执行、部分地在用户设备上执行、作为一个独立的软件包执行、部分在用户计算设备上部分在远程计算设备上执行、或者完全在远程计算设备或服务器上执行。在涉及远程计算设备的情形中，远程计算设备可以通过任意种类的网络，包括局域网(LAN)或广域网(WAN)，连接到用户计算设备，或者，可以连接到外部计算设备(例如利用因特网服务提供商来通过因特网连接)。
此外，上述附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。

Claims (16)

  1. 一种延迟参数确定方法，包括：
    确定存储器中时钟信号相对于DQ数据信号的建立时间；
    将所述时钟信号分为多个时钟子信号，确定多个所述时钟子信号相对于所述DQ数据信号的目标采样延时；
    根据所述目标采样延时和所述建立时间，确定出所述DQ数据信号相对于所述时钟信号的延迟参数。
  2. 根据权利要求1所述的方法，其中，所述目标采样延时是多个所述时钟子信号中相对于所述DQ数据信号的最小采样延时。
  3. 根据权利要求2所述的方法，其中，所述确定多个所述时钟子信号相对于所述DQ数据信号的目标采样延时，包括：
    确定所述DQ数据信号的上升沿或下降沿到对应的所述时钟子信号上升沿的延时，作为所述时钟子信号的采样延时；
    将多个所述时钟子信号的所述采样延时中的最小值，确定为所述目标采样延时。
  4. 根据权利要求3所述的方法，其中，确定所述目标采样延时，包括：
    在写入的所述DQ数据信号为1010数据、所述时钟子信号为四个的情况下，确定所述DQ数据信号的第一个上升沿到第一个所述时钟子信号上升沿的延时，为第一个所述时钟子信号的第一子采样延时；
    确定所述DQ数据信号的第一个下降沿到第二个所述时钟子信号上升沿的延时，为第二个所述时钟子信号的第二子采样延时；
    确定所述DQ数据信号的第二个上升沿到第三个所述时钟子信号上升沿的延时，为第三个所述时钟子信号的第三子采样延时；
    确定所述DQ数据信号的第二个下降沿到第四个所述时钟子信号上升沿的延时，为第四个所述时钟子信号的第四子采样延时；
    从所述第一子采样延时、所述第二子采样延时、所述第三子采样延时和所述第四子采样延时中，确定出最小子采样延时，作为所述目标采样延时。
  5. 根据权利要求1所述的方法，其中，所述根据所述目标采样延时和所述建立时间，确定出所述DQ数据信号相对于所述时钟信号的延迟参数，包括：
    将所述目标采样延时与所述建立时间的差值，确定为所述延迟参数。
  6. 根据权利要求1-5中任一项所述的方法，其中，所述方法还包括：
    根据存储器的设计数据库生成测试网表，所述测试网表包括测试参数；
    根据所述测试参数进行模拟仿真，确定出仿真波形；
    根据所述仿真波形确定所述DQ数据信号的上升沿和下降沿、以及每个所述时钟子信号的上升沿。
  7. 根据权利要求1-5中任一项所述的方法，其中，所述建立时间是根据对DQ样本的模拟结果所确定的。
  8. 一种延迟参数确定装置，包括：
    建立时间确定模块，用于确定存储器中时钟信号相对于DQ数据信号的建立时间；
    目标采样延时确定模块，用于将所述时钟信号分为多个时钟子信号，确定多个所述时钟子信号相对于所述DQ数据信号的目标采样延时；
    延迟参数确定模块，用于根据所述目标采样延时和所述建立时间，确定出所述DQ数据信号相对于所述时钟信号的延迟参数。
  9. 根据权利要求8所述的装置，其中，所述目标采样延时是多个所述时钟子信号中相对于所述DQ数据信号的最小采样延时。
  10. 根据权利要求9所述的装置，其中，所述目标采样延时确定模块，用于确定所述DQ数据信号的上升沿或下降沿到对应的所述时钟子信号上升沿的延时，作为所述时钟子信号的采样延时；将多个所述时钟子信号的所述采样延时中的最小值，确定为所述目标采样延时。
  11. 根据权利要求10所述的装置，其中，所述目标采样延时确定模块，用于在写入的所述DQ数据信号为1010数据、所述时钟子信号为四个的情况下，确定所述DQ数据信号的第一个上升沿到第一个所述时钟子信号上升沿的延时，为第一个所述时钟子信号的第一子采样延时；确定所述DQ数据信号的第一个下降沿到第二个所述时钟子信号上升沿的延时，为第二个所述时钟子信号的第二子采样延时；确定所述DQ数据信号的第二个上升沿到第三个所述时钟子信号上升沿的延时，为第三个所述时钟子信号的第三子采样延时；确定所述DQ数据信号的第二个下降沿到第四个所述时钟子信号上升沿的延时，为第四个所述时钟子信号的第四子采样延时；从所述第一子采样延时、所述第二子采样延时、所述第三子采样延时和所述第四子采样延时中，确定出最小子采样延时，作为所述目标采样延时。
  12. 根据权利要求8所述的装置，其中，所述延迟参数确定模块，用于将所述目标采样延时与所述建立时间的差值，确定为所述延迟参数。
  13. 根据权利要求8-12中任一项所述的装置，其中，所述装置还包括：
    仿真模块，用于根据存储器的设计数据库生成测试网表，所述测试网表包括测试参数；根据所述测试参数进行模拟仿真，确定出仿真波形；
    波形确定模块，用于根据所述仿真波形确定所述DQ数据信号的上升沿或下降沿、以及每个所述时钟子信号的上升沿。
  14. 根据权利要求8-12中任一项所述的装置，其中，所述建立时间确定模块，用于根据对DQ样本的模拟结果确定所述建立时间。
  15. 一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现权利要求1-7中任意一项所述的延迟参数确定方法。
  16. 一种电子设备，包括：
    处理器；以及
    存储器，用于存储所述处理器的可执行指令；
    其中，所述处理器配置为经由执行所述可执行指令来执行权利要求1-7中任意一项所述的延迟参数确定方法。
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