CN114333965B - 存储器和存储器的测试方法 - Google Patents

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CN114333965B CN202011058602.4A CN202011058602A CN114333965B CN 114333965 B CN114333965 B CN 114333965B CN 202011058602 A CN202011058602 A CN 202011058602A CN 114333965 B CN114333965 B CN 114333965B
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Abstract

本发明实施例提供一种存储器和存储器的测试方法，其中，存储器包括：存储模块，用于存储数据信息，存储模块包括主存储模块和校验位存储模块，主存储模块用于存储有效数据，校验位存储模块用于存储校验位数据；读写驱动模块，与存储模块连接，用于从存储模块中读取数据信息，或将数据信息写入存储模块；数据处理模块，与读写驱动模块连接，用于对读写驱动模块输出的数据信息进行检错纠错的解码操作，或用于对输入到读写驱动模块的数据信息进行检错纠错的编码操作，本发明实施例目的在于实现高效测试存储器中用来存储有效数据的存储区域和用来存储ECC校验位数据的存储区域。

Description

存储器和存储器的测试方法
技术领域
本发明涉及半导体领域，特别涉及一种存储器和存储器的测试方法。
背景技术
目前对存储器的应用中，通过引入错误检查和纠正技术(Error checking andcorrecting，ECC)能够检测并纠正存储器的存储数据出现的一比特错误。
引入ECC的存储器中需要在存储区域额外设置一存储区域用于存储ECC校验位数据，因此在对存储器的存储区域进行测试时，存储ECC校验位数据的存储区域也需要进行测试，以防止存储器制造过程中存储ECC校验位数据的存储区域也出现错误。
然而，相关技术中对存储器中用来存储有效数据的存储区域(即存储器外部输入的数据)和用来存储ECC校验位数据的存储区域的测试是分开的，即分别测试有效数据的存储区域和ECC校验位数据的存储区域，现有测试流程复杂，测试效率低。
发明内容
本发明实施例提供一种存储器和存储器的测试方法，实现高效测试存储器中用来存储有效数据的存储区域和用来存储ECC校验位数据的存储区域。
为解决上述技术问题，本发明的实施例提供了一种存储器，包括：存储模块，用于存储数据信息，存储模块包括主存储模块和校验位存储模块，主存储模块用于存储有效数据，校验位存储模块用于存储校验位数据；读写驱动模块，与存储模块连接，用于从存储模块中读取数据信息，或将数据信息写入存储模块；数据处理模块，与读写驱动模块连接，用于对读写驱动模块输出的数据信息进行检错纠错的解码操作，或用于对输入到读写驱动模块的数据信息进行检错纠错的编码操作。
另外，存储器还包括：数据焊盘，与外部控制器交互第一写有效数据和第四读有效数据；写入数据转换单元，与数据焊盘和数据处理模块均连接，用于将第一写有效数据进行串并转换，并输出第二写有效数据至数据处理模块；读取数据转换单元，与数据焊盘和数据处理模块均连接，用于将数据处理模块输出的第三读有效数据进行并串转换，并输出第四读有效数据至数据焊盘。
另外，数据处理模块包括：写入编码单元，与读写驱动模块和写入数据转换单元均连接，用于对第二写有效数据执行检错纠错的编码操作，写入编码单元输出第三写有效数据和第一写校验位数据；读取解码单元，与读写驱动模块和读取数据转换单元均连接，用于对读写驱动模块输出的第二读有效数据和第二读校验位数据执行检错纠错的解码操作，读取解码单元输出第三读有效数据。
另外，读写驱动模块包括：写入驱动单元，用于将第三写有效数据和第一写校验位数据的驱动能力进行增强，输出第四写有效数据和第二写校验位数据，并分别将第四写有效数据和第二写校验位数据写入主存储模块和校验位存储模块；读取驱动单元，用于将存储模块输出的第一读有效数据和第一读校验位数据的驱动能力进行增强，输出第二读有效数据和第二读校验位数据。
另外，存储器还包括：压缩读取模块，与读取驱动单元和读取数据转换单元均连接，用于在测试模式将数据信息进行压缩处理，以输出压缩处理数据至读取数据转换单元。
另外，当检错纠错的解码操作没有发现错误时，第一写有效数据等于第四读有效数据；当检错纠错的解码操作发现一比特错误时，第一写有效数据等于第四读有效数据；当检错纠错的解码操作发现多比特错误时，第一写有效数据不等于第四读有效数据。
另外，当进入测试模式时，关闭读取解码单元，开启压缩读取模块，读取驱动单元将第二读有效数据和第二读校验位数据送入压缩读取模块，压缩处理数据经过读取数据转换单元输出到数据焊盘。
另外，读写驱动模块与数据处理模块通过有效数据总线和校验位总线进行数据信息的交互；读写驱动模块与压缩读取模块通过有效数据总线和屏蔽数据总线进行数据信息的交互。
另外，有效数据总线具有128位宽度，校验位总线具有8位宽度，屏蔽数据总线具有8位宽度。
另外，存储器还包括：测试用例寄存器，用于存储测试数据，与写入驱动单元连接。
另外，测试用例寄存器与读写驱动模块通过有效数据总线和校验位总线进行数据信息的交互。
另外，有效数据总线具有128位宽度，校验位总线具有8位宽度。
另外，在进入测试模式之前，将测试数据存入测试用例寄存器；在进入测试模式时，关闭写入编码单元，开启测试用例寄存器，测试用例寄存器输出测试数据，用于对主存储模块和校验位存储模块进行测试。
本发明实施例还提供了一种存储器的测试方法，应用于上述存储器，包括：基于数据焊盘向存储器中输入测试数据；将测试数据写入主存储模块和校验位存储模块；通过压缩读取模块读取主存储模块和校验位存储模块储存的测试数据，并输出压缩处理数据；基于压缩处理数据判断存储模块是否处于正常工作状态。
本发明实施例还提供了一种存储器的测试方法，应用于上述存储器，包括：将测试数据存入测试用例寄存器；将测试用例寄存器输出的测试数据写入主存储模块和校验位存储模块；通过压缩读取模块读取主存储模块和校验位存储模块储存的测试数据，并输出压缩处理数据；基于压缩处理数据判断存储模块是否处于正常工作状态。
本发明实施例具有以下优点：在测试模式时，关闭存储器的数据读取通道，通过额外设置的压缩处理单元对存储器存储的有效数据和校验位数据进行压缩处理，以获取压缩处理数据，并通过压缩处理数据判断所述存储器的主存储模块和校验位存储模块是否出现错误，通过对存储数据和校验位数据同时测试，提高了存储器测试的效率；且通过压缩处理数据获取测试结果，进一步提到了存储器测试的效率。
另外，通过测试用例寄存器存储测试数据，在存储器进行测试时，直接通过测试用例寄存器输出的测试数据完成对存储器中主存储模块和校验位存储模块的写入，加快了测试数据写入速度，从而进一步提高存储器的测试效率。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1和图2为本发明第一实施例提供的存储器的结构示意图；
图3和图4为本发明第二实施例提供的存储器的结构示意图；
图5和图6为本发明第三实施例提供的存储器的测试方法的流程示意图。
具体实施方式
目前对存储器的应用中，通过引入错误检查和纠正技术(Error checking andcorrecting，ECC)能够检测并纠正存储器的存储数据出现的一比特错误。
引入ECC的存储器中需要在存储区域额外设置一存储区域用于存储ECC校验位数据，因此在对存储器的存储区域进行测试时，存储ECC校验位数据的存储区域也需要进行测试，以防止存储器制造过程中存储ECC校验位数据的存储区域也出现错误。
然而，用于测试存储器中有效数据的存储区域和ECC校验位数据的存储区域的测试流程复杂，测试效率低。
为解决上述问题，本发明第一实施例提供了一种存储器，包括：存储模块，用于存储数据信息，存储模块包括主存储模块和校验位存储模块，主存储模块用于存储有效数据，校验位存储模块用于存储校验位数据；读写驱动模块，与存储模块连接，用于从存储模块中读取数据信息，或将数据信息写入存储模块；数据处理模块，与读写驱动模块连接，用于对读写驱动模块输出的数据信息进行检错纠错的解码操作，或用于对输入到读写驱动模块的数据信息进行检错纠错的编码操作。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图1和图2为本发明实施例提供的存储器的结构示意图，下面对本实施例的存储器进行具体说明。需要说明的是，本实施例中对各存储数据的二进制位数介绍，目的在于让本领域技术人员清楚本实施例的技术手段，并不构成对本发明的限定。
参考图1和图2，存储器，包括：
存储模块102，用于存储数据信息，数据信息包括：有效数据和校验位数据，有效数据即外部输入的需要存储在存储模块102中的数据；校验位数据即对有效数据进行ECC操作，由ECC算法产生的用于校验的数据。
具体地，存储模块102包括：主存储模块和校验位存储模块220。主存储模块用于存储有效数据，校验位存储模块220用于存储校验位数据。
在本实施例中，主存储模块包括：主存储模块1(201)、主存储模块2(202)、主存储模块3(203)、主存储模块4(204)、主存储模块5(205)……主存储模块15(215)和主存储模块16(216)；需要说明的是，本实施例以16个主存储模块为例对存储模块102进行详细介绍，目的在于让本领域技术人员清楚本实施例的技术手段，并不构成对本发明的限定。
在本实施例中，存储器还包括：数据焊盘101和读写数据转换模块105，具体地，读写数据转换模块105包括：写入数据转换单元501和读取数据转换单元502。
数据焊盘101，与外部控制器交互第一写有效数据WDATA1<7:0>以及通过屏蔽数据总线传输的对应于第一写有效数据WDATA1<7:0>的第一写屏蔽数据WDM1<0>，和第四读有效数据RDATA4<7:0>，以及通过屏蔽数据总线传输的对应于第四读有效数据RDATA4<7:0>的第二读屏蔽数据RDM2<0>。
WDATA1<7:0>表征第一写有效数据是一个8位二进制数，WDM1<0>用于表征第一写有效数据是否有效；在一个例子中，当WDM1<0>为0时，用于表征WDATA1<7:0>对应的8位二进制数无效。
RDATA4<7:0>表征第四读有效数据是一个8位二进制数，RDM2<0>用于表征第四读有效数据是否有效；在一个例子中，当RDM2<0>为0时，用于表征RDATA4<7:0>对应的8位二进制数无效。
具体地，数据焊盘101用于获取外部待存储的第一写有效数据WDATA1<7:0>，以及将存储器存储的第四读有效数据RDATA4<7:0>输出到外部。需要说明的是，数据焊盘101可以是8个，每一个焊盘对应WDATA1<7:0>或RDATA4<7:0>中的一个比特。还需要说明的是，WDATA1<7:0>或RDATA4<7:0>也不限于只有8比特，也可以是16比特，图1和图2只是一种示意，并不构成读写位数的限定。
写入数据转换单元501，与数据焊盘101和数据处理模块104均连接，用于将第一写有效数据WDATA1<7:0>进行串并转换，并输出第二写有效数据WDATA2<127:0>至数据处理模块104，第二写有效数据WDATA2<127:0>为并行的16个8位二进制数。具体地，写入数据转换单元501用于将串行的第一写有效数据WDATA1<7:0>转换成并行的第二写有效数据WDATA2<127:0>，以提高后续将数据信息存入存储模块102的效率。
需要说明的是，写入数据转换单元501还用于将第一写WDM1<0>进行串并转换，并输出第二写屏蔽数据WDM2<7:0>至数据处理模块104，第二写屏蔽数据WDM2<7:0>为并行的8个1位二进制数。
读取数据转换单元502，与数据焊盘101和数据处理模块104均连接，用于将数据处理模块104输出的第三读有效数据RDATA3<127:0>进行并串转换，并输出第四读有效数据RDATA4<7:0>至数据焊盘101，第三读有效数据RDATA3<127:0>为并行的16个8位二进制数。
具体地，读取数据转换单元502用于将并行的第三读有效数据RDATA3<127:0>转换成串行的第四读有效数据RDATA4<7:0>，用于存储器输出一个完成的存储数据。
需要说明的是，读取数据转换单元502还用于将第一读屏蔽数据RDM1<7:0>进行并串转换，并输出第二读屏蔽数据RDM2<0>至数据焊盘101，第二读屏蔽数据RDM2<7:0>为并行的1个8位二进制数。
数据处理模块104，与读写驱动模块103连接，用于对读写驱动模块103输出的数据信息进行检测纠错的解码操作，或用于对输入到读写驱动模块103的数据信息进行检错纠错的编码操作。
在本实施例中，数据处理模块104包括：写入编码单元401和读取解码单元402。
写入编码单元401，与读写驱动模块103和写入数据转换单元501均连接，用于对第二写有效数据WDATA2<127:0>执行检错纠错的编码操作，写入编码单元401输出第三写有效数据WDATA3<127:0>和第一写校验位数据WPARITY1<7:0>，第三写有效数据WDATA3<127:0>为并行的16个8位二进制数，第一写校验位数据WPARITY1<7:0>为1个8位二进制数。
具体地，写入编码单元401用于对接收的第二写有效数据WDATA2<127:0>进行ECC检测编码，以获取第二写有效数据WDATA2<127:0>的第一写校验位数据WPARITY1<7:0>，经过ECC检测编码后的第二写有效数据WDATA2<127:0>变更为第三写有效数据WDATA3<127:0>与第一写校验位数据WPARITY1<7:0>一同被传送至读写驱动模块103。
读取解码单元402，与读写驱动模块103和读取数据转换单元502均连接，用于对读写驱动模块103输出的第二读有效数据RDATA2<127:0>和第二读校验位数据RPARITY2<7:0>执行检错纠错的解码操作，读取解码单元402输出第三读有效数据RDATA3<127:0>。
具体地，读取解码单元402用于根据第二读校验位数据RPARITY2<7:0>对第二读有效数据RDATA2<127:0>进行ECC检测解码，以获取第二读校验位数据RPARITY2<7:0>解码后对应的第三读有效数据RDATA3<127:0>，并将第三读有效数据RDATA3<127:0>传输至读取数据转换单元502，第二读有效数据RDATA2<127:0>为并行的16个8位二进制数，第二读校验位数据RPARITY2<7:0>为1个8位二进制数。
读写驱动模块103，与存储模块102连接，用于从存储模块102中读取数据信息，或将数据信息写入存储模块102。
在本实施例中，读写驱动模块103包括：读取驱动单元302和写入取驱动单元301。
写入取驱动单元301，用于将第三写有效数据WDATA3<127:0>和第一写校验位数据WPARITY1<7:0>的驱动能力进行增强，输出第四写有效数据WDATA4<127:0>和第二写校验位数据WPARITY2<7:0>，并分别将第四写有效数据WDATA4<127:0>和第二写校验位数据WPARITY2<7:0>写入主存储模块和校验位存储模块220，第四写有效数据WDATA4<127:0>为并行的16个8位二进制数，第二写校验位数据WPARITY2<7:0>为1个8位二进制数。
具体地，写入取驱动单元301用于放大第三写有效数据WDATA3<127:0>和第一写校验位数据WPARITY1<7:0>，以增强第三写有效数据WDATA3<127:0>和第一写校验位数据WPARITY1<7:0>的驱动能力，放大后的第三写有效数据WDATA3<127:0>作为第四写有效数据WDATA4<127:0>存入主存储模块，放大后的第一写校验数据WPARITY1<7:0>作为第二写校验位数据WPARITY2<7:0>存入校验位存储模块220。
读取驱动单元302，用于将存储模块102输出的第一读有效数据RDATA1<127:0>和第一读校验位数据RPARITY1<7:0>的驱动能力进行增强，输出第二读有效数据RDATA2<127:0>和第二读校验位数据RPARITY2<7:0>，第一读校验位数据RPARITY1<7:0>为第一读有效数据RDATA1<127:0>的ECC校验位数据，第一读有效数据RDATA1<127:0>为并行的16个8位二进制数，第一读校验位数据RPARITY1<7:0>为1个8位二进制数。
具体地，读取驱动单元302用于放大第一读有效数据RDATA1<127:0>和第一读校验位RPARITY1<7:0>数据，以增强第一读有效数据RDATA1<127:0>和第一读校验位数据RPARITY1<7:0>的驱动能力，保证第一读有效数据RDATA1<127:0>和第一读校验位数据RPARITY1<7:0>可以从存储模块102中读出，放大后的第一读有效数据RDATA1<127:0>作为第二读有效数据RDATA2<127:0>，和放大后的第一读校验位数据RPARITY1<7:0>作为第二校验位数据RPARITY2<7:0>一同被传输至读写驱动模块103。
在一个具体的例子中，当存储器处于正常工作状态下通过数据写入通道进行写入操作时，数据焊盘101与外部控制器进行数据交互，获取第一写有效数据WDATA1<7:0>，第一写有效数据WDATA1<7:0>即外部输入的待存入存储器的数据；数据焊盘101将获取的第一写有效数据WDATA1<7:0>传输至写入数据转换单元501，写入数据转换单元501对第一写有效数据WDATA1<7:0>进行串并转换，以将串行的第一写有效数据WDATA1<7:0>转换成并行的第二写有效数据WDATA2<127:0>，并将第二写有效数据WDATA2<127:0>传输至写入编码单元401；写入编码单元401对第二写有效数据WDATA2<127:0>进行ECC检测编码，以获取第二写有效数据WDATA2<127:0>的第一写校验位数据WPARITY1<7:0>，进行ECC检测编码后的第二写有效数据WDATA2<127:0>作为第三写有效数据WDATA3<127:0>与第一写校验位数据WPARITY1<7:0>一同被传输至写入取驱动单元301；写入取驱动单元301，用于放大第三写有效数据WDATA3<127:0>和第一写校验位数据WPARITY1<7:0>，以提高第三写有效数据WDATA3<127:0>和第一写校验位数据WPARITY1<7:0>的驱动能力，第三写有效数据WDATA3<127:0>放大后作为第四写有效数据WDATA4<127:0>写入主存储模块中，第一写校验位数据WPARITY1<7:0>放大后作为第二写校验位数据WPARITY2<7:0>写入校验位存储模块220。
在另一个具体的例子中，当存储器处于正常工作状态下通过数据读取通道进行读取操作时，存储模块102存储有第一读有效数据RDATA1<127:0>和第一读校验位数据RPARITY1<7:0>，第一读校验位数据RPARITY1<7:0>为第一读有效数据RDATA1<127:0>的ECC校验位数据。读取驱动单元302用于放大第一读有效数据RDATA1<127:0>和第一读校验位数据RPARITY1<7:0>，以提高第一读有效数据RDATA1<127:0>和第一读校验位数据RPARITY1<7:0>的驱动能力，保证第一读有效数据RDATA1<127:0>和第一读校验位数据RPARITY1<7:0>可以从存储模块102中读出，放大后的第一读有效数据RDATA1<127:0>作为第二读有效数据RDATA2<127:0>，和放大后的第一读校验位数据RPARITY1<7:0>作为第二读校验位数据RPARITY2<7:0>一同被传输至读取解码单元402；读取解码单元402根据第二读校验位数据RPARITY2<7:0>对第二读有效数据RDATA2<127:0>进行ECC检测解码，以获取第二读校验位数据RPARITY2<7:0>解码后的第三读有效数据RDATA3<127:0>，并将第三读有效数据RDATA3<127:0>传输至读取数据转换单元；读取数据转换单元对第三读有效数据RDATA3<127:0>进行并串转换，并将并行的第三读有效数据RDATA3<127:0>转换成串行的第四读有效数据RDATA4<7:0>，并将第四读有效数据RDATA4<7:0>传输至数据焊盘101，数据焊盘101与外部控制器进行数据交互，以输出读取的第四读有效数据RDATA4<7:0>。
在本实施例中，存储器还包括压缩读取模块106，与读取驱动单元302和读取数据转换单元502均连接，用于在测试模式将数据信息进行压缩处理，以输出压缩处理数据至读取数据转换单元502。
测试模式即对存储模块102中的每一个存储单元进行测试，例如，通过向所有的存储单元写入高电平，并根据从存储模块102中读取的数据判断，存储模块102中是否存在有问题的存储单元。关闭读取解码单元402即关闭存储器的数据读取通道，相应的，开启压缩读取模块106，使数据通过压缩读取模块106进行检验。向所述存储单元写入高电平的目的在于判断存储模块102中的每一个存储单元是否能够正常存储高电平数据。
参考图1，对于写操作，对存储模块102进行测试时，数据处理模块105将数据焊盘101上的串行数据转化成并行数据，然后将并行数据通过有效数据总线Data<127:0>传输至读写驱动模块103，相应的ECC校验位数据通过屏蔽数据总线Dm<7:0>也传输至读写驱动模块103；读写驱动模块103对接收到的Data<127:0>，存储到主存储模块1(201)、主存储模块2(202)……主存储模块15(215)和主存储模块16(216)中，每个主存储模块中存储一个8位的并行数据，并将Dm<7:0>写入校验位存储模块220中；对于读操作，数据处理模块105对数据进行压缩处理，获取压缩处理数据，通过压缩处理数据检测存储模块102是否处于正常工作状态，然后将并行的压缩处理处理由并行数据转换成串行数据后，通过数据焊盘101输出到外部；读写驱动模块103将各个主存储模块中的数据和校验位存储模块220中的数据读取到有效数据总线Data<127:0>和数据屏蔽总线Dm<7:0>上。
具体地，参考图2，当进入测试模式时，关闭读取解码单元402，开启压缩读取模块106，向存储模块102中的每一个存储单元中写入高电平，读取驱动单元302将第二读有效数据RDATA2<127:0>和第二读校验位数据RPARITY2<7:0>作为测试数据TDATA<135:0>送入压缩读取模块106，压缩读取模块106对接收的测试数据TDATA<135:0>进行压缩处理，生成压缩处理数据，并将压缩处理数据经过读取数据转换单元502输出到数据焊盘101，从而实现将压缩处理数据输出到外部。
当检错纠错的解码操作没有发现错误时，第一写有效数据WDATA1<7:0>等于第四读有效数据RDATA4<7:0>；当检错纠错的解码操作发现一比特错误时，第一写有效数据WDATA1<7:0>等于第四读有效数据RDATA4<7:0>；当检错纠错的解码操作发现多比特错误时，第一写有效数据WDATA1<7:0>不等于第四读有效数据RDATA4<7:0>。
具体地，一比特的数据错误表征存储模块102中存在一个有问题的存储电容。而检错纠错操作用于对读取的存储数据进行错误检验，且当错误数据为一比特的数据时，检错纠错操作还用于调整错误数据，即当检错纠错的解码操作没有发现错误时，第一写有效数据WDATA1<7:0>等于第四读有效数据RDATA4<7:0>，当检错纠错的解码操作发现一比特错误时，第一写有效数据WDATA1<7:0>等于第四读有效数据RDATA4<7:0>；但当错误数据为多比特的数据时，检错纠错操作无法调整错误数据，即当检错纠错的解码操作发现多比特错误时，第一写有效数据WDATA1<7:0>不等于第四读有效数据RDATA4<7:0>。
在本实施例中，读写驱动模块103与数据处理模块104通过有效数据总线和校验位总线进行数据信息的交互。有效数据总线用于传输有效数据，有效数据包括第三写有效数据WDATA3<127:0>和第二读有效数据RDATA2<127:0>；校验位总线用于传输校验位数据，校验位数据包括第一写校验位数据WPARITY1<7:0>和第二读校验位数据RPARITY2<7:0>。
在一个例子中，有效数据总线具有128位宽度，检验位总线具有8位宽度。即有效数据总线用于传输128位的有效数据，而128位的有效数据经过检错纠错操作产生8位的校验位数据，校验位总线用于传输这8位的校验位数据。
需要说明的是，在其他实施例中，有效数据总线用于传输任意位宽的数据，在128位的基础上，有效数据的宽度每增加一倍，相应检验位总线的位宽需要增加一位，有效数据总线的位宽和校验位总线的位宽可以根据具体传输数据的位宽进行具体设置。
在本实施例中，读写驱动模块103与压缩读取模块106通过有效数据总线和屏蔽数据总线进行数据信息的交互。有效数据总线用于传输第二读有效数据RDATA2<127:0>，屏蔽数据总线用于传输第二读校验位数据RPARITY2<7:0>。屏蔽数据总线为存储器正常工作时使用的总线，本实施例设计的存储器在测试模式时通过屏蔽数据总线进行部分数据的传输，从而避免了引入额外的总线，提高了存储器的测试模式的便利性。
在一个例子中，有效数据总线具有128位宽度，屏蔽数据总线具有8位宽度。读取驱动单元302将128位的第二读有效数据和8位的第二读校验位数据结合后一个136位的数据发送至压缩读取模块106，此时128位的有效数据总线和8位的屏蔽数据总线一起用于传输该136位的数据。
需要说明的是，在其他实施例中，有效数据总线用于传输任意位宽的数据，在128位的基础上，有效数据的宽度每增加一倍，相应检验位总线的位宽需要增加一位，相应地屏蔽数据总线的位宽也需要增加一位，有效数据总线的位宽和屏蔽数据总线的位宽可以根据具体传输数据的位宽进行具体设置。
相对于相关技术而言，在测试模式时，关闭存储器的数据读取通道，通过额外设置的压缩处理单元对存储器存储的有效数据和校验位数据进行压缩处理，以获取压缩处理数据，并通过压缩处理数据判断所述存储器的主存储模块和校验位存储模块是否出现错误，通过对存储数据和校验位数据同时测试，提高了存储器测试的效率；且通过压缩处理数据获取测试结果，进一步提高了存储器测试的效率。
值得一提的是，本实施例中所涉及到的各模块均为逻辑模块，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本发明的创新部分，本实施例中并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的单元。
本发明第二实施例涉及一种存储器，相比于第一实施例而言，第二实施例通过新增测试用例寄存器来完成对存储模块的数据写入，加快了存储器的测试数据写入速度，从而提高存储器的测试效率。
图3和图4为本发明实施例提供的存储器的结构示意图，下面对本实施例的存储器进行具体说明，与第一实施例相同或相应的部分，以下将不做详细赘述。
参考图3和图4，存储器，还包括：
测试用例寄存器107，用于存储测试数据，与写入取驱动单元301连接。
测试用例(Test Case)是指对一项特定的软件产品进行测试任务的描述，体现测试方案、方法、技术和策略。其内容包括测试目标、测试环境、输入数据、测试步骤、预期结果、测试脚本等，最终形成文档。
在本实施例中，测试用例用于输出测试数据指示存储模块的每一个存储单元存储高电平。
在进行测试模式之前，将测试用例存储在测试用例寄存器107；在进入测试模式时，关闭写入编码单元，开启测试用例寄存器107，测试用例寄存器107输出测试数据，用于对主存储模块和校验位存储模块220进行测试。
参考图3，对于写操作，对存储模块102进行测试时，数据处理模块105关断与读写驱动模块103的数据写入通道；测试用例寄存器107输出测试数据，测试数据包括有效数据总线Data<127:0>和屏蔽数据总线Dm<7:0>传输的数据；读写驱动模块103对接收到的有效数据总线Data<127:0>传输的数据，依次存储到主存储模块1(201)、主存储模块2(202)……主存储模块15(215)和主存储模块16(216)中，每个主存储模块中存储一个8位的并行数据，并将屏蔽数据总线Dm<7:0>传输的数据写入校验位存储模块220中；对于读操作，数据处理模块105对数据进行压缩处理，获取压缩处理数据，通过压缩处理数据检测存储模块102是否处于正常工作状态，然后将并行的压缩处理处理由并行数据转换成串行数据后，通过数据焊盘101输出到外部；读写驱动模块103将各个主存储模块中的数据和校验位存储模块220中的数据读取到有效数据总线Data<127:0>和屏蔽数据总线Dm<7:0>上。
具体地，参考图4，在进行测试模式之前，将测试用例存储测试用例寄存器107，在一种实施例中，测试用例用于输出测试数据指示向主存储模块和校验位存储模块220存入高电平；向所述存储单元写入高电平的目的在于判断存储模块中的每一个存储单元是否能够正常存储高电平数据。在进入测试模式时，关闭写入编码单元，即关闭存储器的数据写入通道，并开启测试用例寄存器107，测试用例寄存器107输出预先存储的测试数据，通过测试数据完成对主存储模块和校验位存储模块220的数据写入，从而实现对主存储模块和校验位存储模块220的测试。
在本实施例中，测试用例寄存器107与读写驱动模块通过有效数据总线和校验位总线进行数据信息的交互。
在一个例子中，有效数据总线具有128位宽度，检验位总线具有8位宽度。即有效数据总线用于传输128位的有效数据，而128位的有效数据经过检错纠错操作产生8位的校验位数据，校验位总线用于传输这8位的校验位数据。
具体地，有效数据和校验位数据的通过测试用例保存，在进入测试模式时，测试用例寄存器107基于测试用例，通过有效数据总线向存储模块输入128为有效数据，并通过校验位总线向存储模块输入8为校验位数据，有效数据存储在存储模块的主存储模块中，8位校验位数据存储在存储模块的校验位存储模块220中。
在一种实施例中，在进入测试模式时，测试用例寄存器107输出的TDATA<135:0>中每一位均为高电平“1”。写入驱动单元301向主存储模块201、主存储模块202、…、主存储模块216以及校验位存储模块220中均写入高电平“1”，即此时不在区分是主存储模块还是校验位存储模块，而是将二者同等看待，在相同条件下进行测试，且并行进行测试。
需要说明的是，在其他实施例中，有效数据总线用于传输任意位宽的数据，在128位的基础上，有效数据的宽度每增加一倍，相应检验位总线的位宽需要增加一位，有效数据总线的位宽和校验位总线的位宽可以根据具体传输数据的位宽进行具体设置。
相对于相关技术而言，在测试模式时，关闭存储器的数据读取通道，通过额外设置的压缩处理单元对存储器存储的有效数据和校验位数据进行压缩处理，以获取压缩处理数据，并通过压缩处理数据判断所述存储器的主存储模块和校验位存储模块是否出现错误，通过对存储数据和校验位数据同时测试，提高了存储器测试的效率；且通过压缩处理数据获取测试结果，进一步提到了存储器测试的效率。另外，通过测试用例寄存器存储测试数据，在存储器进行测试时，直接通过测试用例寄存器输出的测试数据完成对存储器中主存储模块和校验位存储模块的写入，加快了测试数据写入速度，从而进一步提高存储器的测试效率。
值得一提的是，本实施例中所涉及到的各模块均为逻辑模块，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本发明的创新部分，本实施例中并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的单元。
本发明第三实施例涉及一种存储器的测试方法。
以下将结合附图对本实施例提供的存储器的测试方法进行详细说明，与第一实施例和第二实施例相同或相应的部分，以下将不做详细赘述。
存储器的测试方法，应用于第一实施例的存储器，包括：基于数据焊盘向存储器中输入测试数据；将测试数据写入主存储模块和校验位存储模块；通过压缩读取模块读取主存储模块和校验位存储模块储存的测试数据，并输出压缩处理数据；基于压缩处理数据判断存储模块是否处于正常工作状态。
参考图5，存储器的测试方法包括：
步骤601，通过存储器的数据写入通道向存储器的存储模块中写入数据。
具体地，参考图2，通过数据写入通道进行写入操作时，数据焊盘101与外部控制器进行数据交互，获取第一写有效数据WDATA1<7:0>，第一写有效数据WDATA1<7:0>即外部输入的待存入存储器的数据。
数据焊盘101将获取的第一写有效数据WDATA1<7:0>传输至写入数据转换单元501，写入数据转换单元501对第一写有效数据WDATA1<7:0>进行串并转换，以将串行的第一写有效数据WDATA1<7:0>转换成并行的第二写有效数据WDATA2<127:0>，并将第二写有效数据WDATA2<127:0>传输至写入编码单元401。
写入编码单元401对第二写有效数据WDATA2<127:0>进行ECC检测编码，以获取第二写有效数据WDATA2<127:0>的第一写校验位数据WPARITY1<7:0>，进行ECC检测编码后的第二写有效数据WDATA2<127:0>作为第三写有效数据WDATA3<127:0>和第一写校验位数据WPARITY1<7:0>一同被传输至写入取驱动单元301。
写入驱动单元301，用于放大第三写有效数据WDATA3<127:0>和第一写校验位数据，以提高第三写有效数据WDATA3<127:0>和第一写校验位数据WPARITY1<7:0>的驱动能力，第三写有效数据WDATA3<127:0>放大后作为第四写有效数据WDATA4<127:0>写入主存储模块，第一写校验位数据WPARITY1<7:0>放大后作为第二写校验位数据WPARITY2<7:0>写入校验位存储模块。
继续参考图5，步骤602，关闭存储器的数据读取通道，开启存储器的压缩读取模块；步骤603，基于压缩读取模块获取压缩处理数据；步骤604，将压缩处理数据输出至存储器的数据焊盘。
参考图2，具体地，读取驱动单元302将第二读有效数据RDATA2<127:0>和第二读校验位数据WPARITY2<7:0>作为测试数据TDATA<135:0>送入压缩读取模块107，压缩读取模块107对接收的测试数据TDATA<135:0>进行压缩处理，生成压缩处理数据，并将压缩处理数据经过读取数据转换单元501输出到数据焊盘101，从而实现将压缩处理数据输出到外部。
继续参考图5，步骤105，基于压缩处理数据判断存储器的存储模块是否处于正常工作状态。
参考图2，具体地，存储模块102中每一个存储单元都用于存储一比特的高电平数据，一比特的数据错误表征存储模块102中存在一个有问题的存储电容。而检错纠错操作用于对读取的存储数据102进行错误检验，且当错误数据为一比特的数据时，检错纠错操作还用于调整错误数据，即当检错纠错的解码操作没有发现错误时，第一写有效数据WDATA1<7:0>等于第四读有效数据RDATA4<7:0>，当检错纠错的解码操作发现一比特错误时，第一写有效数据WDATA1<7:0>等于第四读有效数据RDATA4<7:0>；但当错误数据为多比特的数据时，检错纠错操作无法调整错误数据，即当检错纠错的解码操作发现多比特错误时，第一写有效数据WDATA1<7:0>不等于第四读有效数据RDATA4<7:0>。
存储器的测试方法，应用于第二实施例的存储器，包括：将测试数据存入测试用例寄存器；将测试用例寄存器输出的测试数据写入主存储模块和校验位存储模块；通过压缩读取模块读取主存储模块和校验位存储模块储存的测试数据，并输出压缩处理数据；基于压缩处理数据判断存储模块是否处于正常工作状态。
参考图6，存储器的测试方法包括：
步骤701，关闭存储器的数据写入通道，通过测试用例寄存器向存储器的存储模块中写入数据。
参考图4，将测试数据存入存储器的测试用例寄存器107，测试数据用于对存储器的存储模块102进行测试，开启测试用例寄存器107，测试用例寄存器107向存储模块102输出测试数据。
具体地，在进行测试模式之前，将测试数据存入测试用例寄存器107，测试数据用于指示向主存储模块和校验位存储模块220存入高电平；向主存储模块和校验位存储模块220写入高电平的目的在于判断存储模块102是否能够正常存储高电平数据。在进入测试模式时，关闭写入编码单元401，即关闭存储器的数据写入通道，并开启测试用例寄存器107，测试用例寄存器107输出预先存储的测试数据，通过测试数据完成对主存储模块和校验位存储模块220的数据写入，从而实现对存储模块102的测试。
继续参考图6，步骤702，关闭存储器的数据读取通道，开启存储器的压缩读取模块；步骤703，基于压缩读取模块获取压缩处理数据；步骤704，将压缩处理数据输出至存储器的数据焊盘。
参考图5，具体地，读取驱动单元302将第二读有效数据RDATA2<127:0>和第二读校验位数据WPARITY2<7:0>作为测试数据TDATA<135:0>送入压缩读取模块107，压缩读取模块107对接收的测试数据TDATA<135:0>进行压缩处理，生成压缩处理数据，并将压缩处理数据经过读取数据转换单元501输出到数据焊盘101，从而实现将压缩处理数据输出到外部。
继续参考图6，步骤705，基于压缩处理数据判断存储器的存储模块是否处于正常工作状态。
参考图5，具体地，存储模块102中每一个存储单元都用于存储一比特的高电平数据，一比特的数据错误表征存储模块102中存在一个有问题的存储电容。而检错纠错操作用于对读取的存储数据102进行错误检验，且当错误数据为一比特的数据时，检错纠错操作还用于调整错误数据，即当检错纠错的解码操作没有发现错误时，第一写有效数据WDATA1<7:0>等于第四读有效数据RDATA4<7:0>，当检错纠错的解码操作发现一比特错误时，第一写有效数据WDATA1<7:0>等于第四读有效数据RDATA4<7:0>；但当错误数据为多比特的数据时，检错纠错操作无法调整错误数据，即当检错纠错的解码操作发现多比特错误时，第一写有效数据WDATA1<7:0>不等于第四读有效数据RDATA4<7:0>。
与相关技术相比，在测试模式时，关闭存储器的数据读取通道，通过额外设置的压缩处理单元对存储器存储的有效数据和校验位数据进行压缩处理，以获取压缩处理数据，并通过压缩处理数据判断所述存储器的主存储模块和校验位存储模块是否出现错误，通过对存储数据和校验位数据同时测试，提高了存储器测试的效率；且通过压缩处理数据获取测试结果，进一步提到了存储器测试的效率。另外，通过测试用例寄存器107存储测试数据，在存储器进行测试时，直接通过测试用例寄存器107输出的测试数据完成对存储器中主存储模块和校验位存储模块的写入，加快了测试数据写入速度，从而进一步提高存储器的测试效率。
上面各种步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。
由于第一实施例和第二实施例与本实施例相互对应，因此本实施例可与第一实施例和第二实施例互相配合实施。第一实施例和第二实施例中提到的相关技术细节在本实施例中依然有效，在第一实施例和第二实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在第一实施例和第二实施例中。
本领域的普通技术人员可以理解，上述各实施例是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (12)

1.一种存储器，其特征在于，包括：
存储模块，用于存储数据信息，所述存储模块包括主存储模块和校验位存储模块，所述主存储模块用于存储有效数据，所述校验位存储模块用于存储校验位数据；
读写驱动模块，与所述存储模块连接，用于从所述存储模块中读取所述数据信息，或将所述数据信息写入所述存储模块；
数据处理模块，与所述读写驱动模块连接，用于对所述读写驱动模块输出的所述数据信息进行检错纠错的解码操作，或用于对输入到所述读写驱动模块的所述数据信息进行检错纠错的编码操作；
数据焊盘，与外部控制器交互第一写有效数据和第四读有效数据；
写入数据转换单元，与所述数据焊盘和所述数据处理模块均连接，用于将所述第一写有效数据进行串并转换，并输出第二写有效数据至所述数据处理模块；
读取数据转换单元，与所述数据焊盘和所述数据处理模块均连接，用于将所述数据处理模块输出的第三读有效数据进行并串转换，并输出所述第四读有效数据至所述数据焊盘；
压缩读取模块，与所述读写驱动模块和所述数据处理模块连接，用于在测试模式将所述数据信息进行压缩处理，以输出压缩处理数据至所述数据处理模块；
当进入测试模式时，关闭所述数据处理模块，开启所述压缩读取模块，所述读写驱动模块将第二读有效数据和第二读校验位数据送入所述压缩读取模块，所述压缩处理数据经过所述读取数据转换单元输出到所述数据焊盘。
2.根据权利要求1所述的存储器，其特征在于，所述数据处理模块包括：
写入编码单元，与所述读写驱动模块和所述写入数据转换单元均连接，用于对所述第二写有效数据执行所述检错纠错的编码操作，所述写入编码单元输出第三写有效数据和第一写校验位数据；
读取解码单元，与所述读写驱动模块和所述读取数据转换单元均连接，用于对所述读写驱动模块输出的第二读有效数据和第二读校验位数据执行所述检错纠错的解码操作，所述读取解码单元输出所述第三读有效数据。
3.根据权利要求2所述的存储器，其特征在于，所述读写驱动模块包括：
写入驱动单元，用于将所述第三写有效数据和所述第一写校验位数据的驱动能力进行增强，输出第四写有效数据和第二写校验位数据，并分别将所述第四写有效数据和第二写校验位数据写入所述主存储模块和校验位存储模块；
读取驱动单元，用于将所述存储模块输出的第一读有效数据和第一读校验位数据的驱动能力进行增强，输出所述第二读有效数据和所述第二读校验位数据。
4.根据权利要求1所述的存储器，其特征在于，当所述检错纠错的解码操作没有发现错误时，所述第一写有效数据等于所述第四读有效数据；当所述检错纠错的解码操作发现一比特错误时，所述第一写有效数据等于所述第四读有效数据；当所述检错纠错的解码操作发现多比特错误时，所述第一写有效数据不等于所述第四读有效数据。
5.根据权利要求1所述的存储器，其特征在于，所述读写驱动模块与所述数据处理模块通过有效数据总线和校验位总线进行所述数据信息的交互；所述读写驱动模块与所述压缩读取模块通过所述有效数据总线和屏蔽数据总线进行所述数据信息的交互。
6.根据权利要求5所述的存储器，其特征在于，所述有效数据总线具有128位宽度，所述校验位总线具有8位宽度，所述屏蔽数据总线具有8位宽度。
7.根据权利要求1~6任一所述的存储器，其特征在于，还包括：测试用例寄存器，用于存储测试数据，与所述写入驱动单元连接。
8.根据权利要求7所述的存储器，其特征在于，所述测试用例寄存器与所述读写驱动模块通过有效数据总线和校验位总线进行所述数据信息的交互。
9.根据权利要求8所述的存储器，其特征在于，所述有效数据总线具有128位宽度，所述校验位总线具有8位宽度。
10.根据权利要求7所述的存储器，其特征在于，在进入所述测试模式之前，将所述测试数据存入所述测试用例寄存器；在进入所述测试模式时，关闭写入编码单元，开启测试用例寄存器，所述测试用例寄存器输出测试数据，用于对所述主存储模块和所述校验位存储模块进行测试。
11.一种存储器的测试方法，应用于权利要求1~6任一项所述的存储器，其特征在于，包括：
基于数据焊盘向存储器中输入测试数据；
将所述测试数据写入所述主存储模块和校验位存储模块；
通过所述压缩读取模块读取所述主存储模块和校验位存储模块储存的测试数据，并输出所述压缩处理数据；
基于所述压缩处理数据判断所述存储模块是否处于正常工作状态。
12.一种存储器的测试方法，应用于权利要求8~10任一项所述的存储器，其特征在于，包括：
将测试数据存入测试用例寄存器；
将所述测试用例寄存器输出的所述测试数据写入所述主存储模块和校验位存储模块；
通过所述压缩读取模块读取所述主存储模块和校验位存储模块储存的测试数据，并输出所述压缩处理数据；
基于所述压缩处理数据判断所述存储模块是否处于正常工作状态。
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