CN116312720B - 一种嵌入式eeprom的可测性设计方法、系统及终端 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 52
- 238000013461 design Methods 0.000 title claims abstract description 33
- 238000012360 testing method Methods 0.000 claims abstract description 47
- 230000008569 process Effects 0.000 claims abstract description 13
- 230000006870 function Effects 0.000 claims abstract description 7
- 238000004590 computer program Methods 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims description 3
- 238000012545 processing Methods 0.000 claims description 3
- 101000685982 Homo sapiens NAD(+) hydrolase SARM1 Proteins 0.000 claims description 2
- 102100023356 NAD(+) hydrolase SARM1 Human genes 0.000 claims description 2
- 239000000849 selective androgen receptor modulator Substances 0.000 claims description 2
- 230000008901 benefit Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000005274 electronic transitions Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000008092 positive effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract
本发明属于存储器测试技术领域，公开了一种嵌入式EEPROM的可测性设计方法、系统及终端，从外部接口将数据写入SRAM；逻辑自动将SRAM的数据写入EEPROM；逻辑复位，复位后逻辑自动从EEPROM将数据读出并写入SRAM；从芯片外部再次发送同样的数据，发送过程中逻辑自动从SRAM中读出数据并与芯片外部发送的数据进行自动对比。本发明的嵌入式EEPROM的可测性设计方法，使用SRAM作为EEPROM的辅助存储空间，可以大大提高芯片对外接口的读写速度，并可以快速对EEPROM的读写功能进行测试，从而节省EEPROM的测试时间，解决了现有嵌入式EEPROM存在测试时间较长的问题。
Description
技术领域
本发明属于存储器测试技术领域，尤其涉及一种嵌入式EEPROM的可测性设计方法、系统及终端。
背景技术
目前，EEPROM作为一种非易失的存储器，广泛应用于单片机和对数据存储安全性及可靠性要求高的其他场合，如门禁考勤系统、测量和医疗仪表、非接触式智能卡、税控收款机、预付费电度表或复费率电度表、家电遥控器等。但是EEPROM是通过电子的跃迁实现写入和擦除操作，通常来说EEPROM要先擦除再写入，需要的时间较长，从EEPROM里将数据读出也通常需要几个时钟周期。由于电子跃迁所需的时间比较长，因此EEPROM写入和擦除时间较长，一般一个字节的写入和擦除时间为200μs～10ms，而整个器件的写入和擦除时间通常在1000ms以上，故现有嵌入式EEPROM存在测试时间较长的问题。
因此，亟需设计一种新的嵌入式EEPROM的可测性设计方法。
通过上述分析，现有技术存在的问题及缺陷为：由于EEPROM是通过电子跃迁实现写入和擦除操作，一般都需要先擦除，然后再写入，故现有嵌入式EEPROM存在测试时间较长的问题。
发明内容
针对现有技术存在的问题，本发明提供了一种嵌入式EEPROM的可测性设计方法、系统及终端。
本发明是这样实现的，一种嵌入式EEPROM的可测性设计方法，嵌入式EEPROM的可测性设计方法包括：使用SRAM作为辅助存储空间，从芯片外部接口将数据全部写入SRAM，自动从SRAM将数据逐渐缓慢写进EEPROM，再次上电后逻辑将EEPROM中的数据自动读出并全部写入SRAM中，然后逻辑直接从SRAM将数据快速读出与芯片外部输入的数据进行对比，进而实现对EEPROM的读写功能的测试。
进一步，嵌入式EEPROM的可测性设计方法包括以下步骤：
步骤一，从外部接口将数据写入SRAM；测试数据使用需要存储在EEPROM中的数据，该数据通过I2C接口串行输入，经过控制逻辑将串行数据进行解析，然后转换成SRAM接口的逻辑将数据全部写入SARM中。
步骤二，逻辑自动将SRAM的数据写入EEPROM；当外部数据全部写入SRAM后，启动SRAM的读操作，并将SRAM中读出的数据依次写入EEPROM中，该步骤中需要将SRAM读出的数据进行逻辑处理来匹配EEPROM的写操作时序，该过程的实现均由数字逻辑自动控制实现。
步骤三，逻辑复位，复位后逻辑自动从EEPROM将数据读出并写入SRAM；逻辑复位可通过2种方式中的任意一种实现：(1)按键复位；(2)断电后再次上电；当芯片复位后控制逻辑启动EEPROM的读操作，将EEPROM中的全部数据依次读出，每次读出的数据立即写入SRAM中，直到EEPROM中的全部数据写入SRAM中；该过程也是数字逻辑自动控制实现。
步骤四，从芯片外部再次发送同样的数据，发送过程中逻辑自动从SRAM中读出数据并与芯片外部发送的数据进行自动对比。从芯片外部将同样的数据通过I2C接口串行输入，在该过程中逻辑从SRAM中依次读出对应地址的数据，将SRAM读出的数据与外部输入的对应数据进行对比。
进一步，步骤四中的逻辑从SRAM中读出数据并与芯片外部发送的数据进行自动对比包括：如果对比所有数据均相同，测试结果信号test_ok变高，表明测试成功；否则测试结果信号test_ok不变，一直输出为低电平，表明测试失败。
进一步，嵌入式EEPROM的可测性设计方法还包括：SRAM读写一个word的时间为一个时钟周期。
本发明的另一目的在于提供一种应用所述嵌入式EEPROM的可测性设计方法的嵌入式EEPROM的可测性设计系统，嵌入式EEPROM的可测性设计系统包括：
数据写入模块，用于从外部接口将数据写入SRAM，同时逻辑自动将SRAM的数据写入EEPROM；
逻辑复位模块，用于进行逻辑复位，复位后逻辑自动从EEPROM将数据读出并写入SRAM；
数据对比模块，用于从芯片外部再次发送同样的数据，发送过程中逻辑自动从SRAM中读出数据并与芯片外部发送的数据进行自动对比。
本发明的另一目的在于提供一种计算机设备，计算机设备包括存储器和处理器，存储器存储有计算机程序，计算机程序被处理器执行时，使得处理器执行所述嵌入式EEPROM的可测性设计方法的步骤。
本发明的另一目的在于提供一种计算机可读存储介质，存储有计算机程序，计算机程序被处理器执行时，使得处理器执行所述嵌入式EEPROM的可测性设计方法的步骤。
本发明的另一目的在于提供一种EEPROM读写周期测试系统，EEPROM读写周期测试系统执行所述嵌入式EEPROM的可测性设计方法的步骤。
本发明的另一目的在于提供一种EEPROM读写功能测试系统，EEPROM读写功能测试系统执行所述嵌入式EEPROM的可测性设计方法的步骤。
本发明的另一目的在于提供一种信息数据处理终端，信息数据处理终端用于实现所述嵌入式EEPROM的可测性设计系统。
结合上述的技术方案和解决的技术问题，本发明所要保护的技术方案所具备的优点及积极效果为：
第一，针对上述现有技术存在的技术问题以及解决该问题的难度，紧密结合本发明的所要保护的技术方案以及研发过程中结果和数据等，详细、深刻地分析本发明技术方案如何解决的技术问题，解决问题之后带来的一些具备创造性的技术效果。具体描述如下：
针对嵌入式EEPROM测试时间较长的问题，本发明提出改进的可测性设计方法，使用SRAM作为辅助存储空间，可以提高芯片对外接口读写速度，并可以快速对EEPROM的读写功能进行测试。本发明从芯片外部接口将数据全部写入SRAM，自动从SRAM将数据逐渐缓慢写进EEPROM；然后直接从SRAM把数据快速读出；测试EEPROM的步骤：(1)从外部接口将数据写入SRAM；(2)逻辑自动将SRAM的数据写入EEPROM；(3)逻辑复位，复位后逻辑会自动从EEPROM把数据读出并写入SRAM；(4)从芯片外部再次发送同样的数据，发送过程中逻辑自动从SRAM中读出数据并与芯片外部发送来的数据进行自动对比，如果对比所有数据均相同，测试结果信号test_ok变高，表明测试成功；否则测试结果信号test_ok不变，一直输出为低电平，表明测试失败。由于EEPROM的读写没有SRAM这么快，通常来说写EEPROM要先擦除，然后写入，需要的时间较长，从EEPROM里把数据读出也通常需要几个时钟周期；而对SRAM的读写就非常快，一般读写一个word一个时钟周期就可以完成。
第二，把技术方案看做一个整体或者从产品的角度，本发明所要保护的技术方案具备的技术效果和优点，具体描述如下：
本发明的嵌入式EEPROM的可测性设计方法，使用SRAM作为EEPROM的辅助存储空间，可以大大提高芯片对外接口读写速度，从而节省测试时间；并实现了测试数据与期望数据的自动对比。
第三，作为本发明的权利要求的创造性辅助证据，还体现在以下几个重要方面：
(1)本发明的技术方案转化后的预期收益和商业价值为：可向使用EEPROM IP的芯片设计企业推广该测试技术，并以软IP的形式收取相应费用。
(2)本发明的技术方案解决了人们一直渴望解决、但始终未能获得成功的技术难题：以直接读写SRAM的方式来实现对EEPROM的间接读写，可以大大提高芯片对外接口读写速度，从而节省测试时间，并方便实现了芯片外部输入数据与EEPROM读出数据的自动对比。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图做简单的介绍，显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的嵌入式EEPROM的可测性设计方法流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
针对现有技术存在的问题，本发明提供了一种嵌入式EEPROM的可测性设计方法、系统及终端，下面结合附图对本发明作详细的描述。EEPROM:electrically erasable,programmable,read-only memory”(电可擦除可编程只读存储器)；SRAM:static randomaccess memory(静态随机存储器)
如图1所示，本发明实施例提供的嵌入式EEPROM的可测性设计方法包括以下步骤：
S101，将SRAM作为辅助存储空间，从芯片外部接口将数据全部写入SRAM；
S102，自动从SRAM将数据逐渐缓慢写进EEPROM；
S103，上电后，逻辑自动从EEPROM将数据读出并写入SRAM中；
S104，直接从SRAM将数据快速读出，并与芯片外部接口输入的数据进行对比，实现嵌入式EEPROM可测性设计。
作为优选实施例，本发明实施例提供的嵌入式EEPROM的可测性设计方法具体包括以下步骤：
(1)从外部接口将数据写入SRAM；
(2)逻辑自动将SRAM的数据写入EEPROM；
(3)逻辑复位，复位后逻辑自动从EEPROM将数据读出并写入SRAM；
(4)从芯片外部再次发送同样的数据，发送过程中逻辑自动从SRAM中读出数据并与芯片外部发送的数据进行自动对比；如果对比所有数据均相同，测试结果信号test_ok变高，表明测试成功；否则测试结果信号test_ok不变，一直输出为低电平，表明测试失败。
本发明实施例提供的嵌入式EEPROM的可测性设计方法还包括：读写一个word的时间为一个时钟周期。
本发明实施例提供的嵌入式EEPROM的可测性设计系统包括：
数据写入模块，用于从外部接口将数据写入SRAM，同时逻辑自动将SRAM的数据写入EEPROM；
逻辑复位模块，用于进行逻辑复位，复位后逻辑自动从EEPROM将数据读出并写入SRAM；
数据对比模块，用于从芯片外部再次发送同样的数据，发送过程中逻辑自动从SRAM中读出数据并与芯片外部发送的数据进行自动对比。
为了证明本发明的技术方案的创造性和技术价值，该部分是对权利要求技术方案进行具体产品上或相关技术上的应用实施例。
该测试方案已经应用到一款芯片设计中，使用的嵌入式IP为：GSMC 2048*32bitsEEPROM，0.13um工艺流片；测试结果表明：本发明所述方法测试时间减少为传统方法的3％左右。
以GSMC 2048*32bits EEPROM IP为例来计算，其容量是2048*32bit；(1)按照传统测试方法：需要直接对EEPROM进行读写操作；每个word(32bits)的写入时间为2.132ms(根据GSMC 2048*32bits EEPROM IP数据手册可知：erase时间最小为2ms，program时间最小为132us)，读出时间最小为40ns；那么先把2048个32bits的数据写入EEPROM的时间＝2048*2.132ms；再从EEPROM中将全部数据读出的时间＝2048*40ns；读写全部数据时间合计＝2048*2.132ms+2048*40ns＝2048*(2132+0.04)us；(2)使用本发明所述方法，由于SRAM的读写时钟比I2C快很多，所以数据写入SRAM的时间等于数据从芯片外部通过I2C接口写入芯片的时间，I2C接口速度1MHz来计算，写时间＝2048*32个I2C时钟周期数＝2048*32us；从芯片外部通过I2C接口输入同样的数据，同时从SRAM读出数据并与外部输入数据对比的时间也等于数据从芯片外部I2C接口输入的时间＝2048*32us，二者时间之和＝2048*32*2us；(3)综上(1)(2)所述：使用本发明所述方法与传统方法测试时间之比＝(2048*32*2)/(2048*(2132+0.04))*100％＝3％，即本发明所述方法测试时间是传统测方法试时间的3％，测试时间大大减少。
应当注意，本发明的实施方式可以通过硬件、软件或者软件和硬件的结合来实现。硬件部分可以利用专用逻辑来实现；软件部分可以存储在存储器中，由适当的指令执行系统，例如微处理器或者专用设计硬件来执行。本领域的普通技术人员可以理解上述的设备和方法可以使用计算机可执行指令和/或包含在处理器控制代码中来实现，例如在诸如磁盘、CD或DVD-ROM的载体介质、诸如只读存储器(固件)的可编程的存储器或者诸如光学或电子信号载体的数据载体上提供了这样的代码。本发明的设备及其模块可以由诸如超大规模集成电路或门阵列、诸如逻辑芯片、晶体管等的半导体、或者诸如现场可编程门阵列、可编程逻辑设备等的可编程硬件设备的硬件电路实现，也可以用由各种类型的处理器执行的软件实现，也可以由上述硬件电路和软件的结合例如固件来实现。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，都应涵盖在本发明的保护范围之内。
Claims (9)
1.一种嵌入式EEPROM的可测性设计方法，其特征在于，嵌入式EEPROM的可测性设计方法包括：使用SRAM作为辅助存储空间，从芯片外部接口将数据全部写入SRAM，自动从SRAM将数据逐渐缓慢写进EEPROM，再次上电后逻辑将EEPROM中的数据自动读出并全部写入SRAM中，然后逻辑直接从SRAM将数据快速读出与芯片外部输入的数据进行对比，进而实现对EEPROM的读写功能的测试；
嵌入式EEPROM的可测性设计方法包括以下步骤：
步骤一，从外部接口将数据写入SRAM；测试数据使用需要存储在EEPROM中的数据，数据通过I2C接口串行输入，经过控制逻辑将串行数据进行解析，然后转换成SRAM接口的逻辑将数据全部写入SARM中；
步骤二，逻辑自动将SRAM的数据写入EEPROM；当外部数据全部写入SRAM后，启动SRAM的读操作，并将SRAM中读出的数据依次写入EEPROM中，该步骤中需要将SRAM读出的数据进行逻辑处理来匹配EEPROM的写操作时序，改过程的实现均由数字逻辑自动控制实现；
步骤三，逻辑复位，复位后逻辑自动从EEPROM将数据读出并写入SRAM；逻辑复位可通过2种方式中的任意一种实现：(1)按键复位；(2)断电后再次上电；当芯片复位后控制逻辑启动EEPROM的读操作，将EEPROM中的全部数据依次读出，每次读出的数据立即写入SRAM中，直到EEPROM中的全部数据写入SRAM中；该过程也是数字逻辑自动控制实现；
步骤四，从芯片外部再次发送同样的数据，发送过程中逻辑自动从SRAM中读出数据并与芯片外部发送的数据进行自动对比；从芯片外部将同样的数据通过I2C接口串行输入，在该过程中逻辑从SRAM中依次读出对应地址的数据，将SRAM读出的数据与外部输入的对应数据进行对比。
2.如权利要求1所述的嵌入式EEPROM的可测性设计方法，其特征在于，步骤四中的逻辑从SRAM中读出数据并与芯片外部发送的数据进行自动对比包括：如果对比所有数据均相同，测试结果信号test_ok变高，表明测试成功；否则测试结果信号test_ok不变，一直输出为低电平，表明测试失败。
3.如权利要求1所述的嵌入式EEPROM的可测性设计方法，其特征在于，嵌入式EEPROM的可测性设计方法还包括：SRAM读写一个word的时间为一个时钟周期。
4.一种应用如权利要求1～3任意一项所述的嵌入式EEPROM的可测性设计方法的嵌入式EEPROM的可测性设计系统，其特征在于，嵌入式EEPROM的可测性设计系统包括：
数据写入模块，用于从外部接口将数据写入SRAM，同时逻辑自动将SRAM的数据写入EEPROM；
逻辑复位模块，用于进行逻辑复位，复位后逻辑自动从EEPROM将数据读出并写入SRAM；
数据对比模块，用于从芯片外部再次发送同样的数据，发送过程中逻辑自动从SRAM中读出数据并与芯片外部发送的数据进行自动对比。
5.一种计算机设备，其特征在于，计算机设备包括存储器和处理器，存储器存储有计算机程序，计算机程序被处理器执行时，使得处理器执行如权利要求1～3任意一项所述的嵌入式EEPROM的可测性设计方法的步骤。
6.一种计算机可读存储介质，存储有计算机程序，计算机程序被处理器执行时，使得处理器执行如权利要求1～3任意一项所述的嵌入式EEPROM的可测性设计方法的步骤。
7.一种EEPROM读写周期测试系统，其特征在于，EEPROM读写周期测试系统执行如权利要求1～3任意一项所述的嵌入式EEPROM的可测性设计方法的步骤。
8.一种EEPROM读写功能测试系统，其特征在于，EEPROM读写功能测试系统执行如权利要求1～3任意一项所述的嵌入式EEPROM的可测性设计方法的步骤。
9.一种信息数据处理终端，其特征在于，信息数据处理终端用于实现如权利要求4所述的嵌入式EEPROM的可测性设计系统。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310381852.9A CN116312720B (zh) | 2023-04-11 | 2023-04-11 | 一种嵌入式eeprom的可测性设计方法、系统及终端 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310381852.9A CN116312720B (zh) | 2023-04-11 | 2023-04-11 | 一种嵌入式eeprom的可测性设计方法、系统及终端 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116312720A CN116312720A (zh) | 2023-06-23 |
| CN116312720B true CN116312720B (zh) | 2024-04-19 |
Family
ID=86828879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310381852.9A Active CN116312720B (zh) | 2023-04-11 | 2023-04-11 | 一种嵌入式eeprom的可测性设计方法、系统及终端 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116312720B (zh) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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