JP3228225B2 - 記憶装置の消去装置、記憶装置の消去方法及びそのプログラムを記憶した記憶媒体 - Google Patents
記憶装置の消去装置、記憶装置の消去方法及びそのプログラムを記憶した記憶媒体Info
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- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
等の記憶装置を自動消去するための記憶装置の消去装
置、記憶装置の消去方法及びそのプログラムを記憶した
記憶媒体に関する。
等の記憶装置を自動消去するための記憶装置の消去装
置、記憶装置の消去方法及びそのプログラムを記憶した
記憶媒体に関する。
【０００２】
【従来の技術】従来のフラッシュメモリにおける自動消
去方法では、メモリセルに不良ビットがない場合、図
８、図９に示すようなメモリセルのしきい値変化を行わ
せている。まず初めに自動的に全メモリセルのしきい値
を書込み後のしきい値レベルに揃える。図８に示すよう
に、書込みしきい値判定レベル（たとえば６ｖ）以上
に、全メモリセルのしきい値レベルを上げる。
去方法では、メモリセルに不良ビットがない場合、図
８、図９に示すようなメモリセルのしきい値変化を行わ
せている。まず初めに自動的に全メモリセルのしきい値
を書込み後のしきい値レベルに揃える。図８に示すよう
に、書込みしきい値判定レベル（たとえば６ｖ）以上
に、全メモリセルのしきい値レベルを上げる。
【０００３】次に消去に関してであるが、図９に示すよ
うに、全消去メモリセルのしきい値レベルを消去しきい
値判定レベル（たとえば３ｖ）以下になるように、全メ
モリセルのしきい値が下がるまで消去し続ける。通常
は、この動作が繰り返されることによって書込み消去が
可能となる。
うに、全消去メモリセルのしきい値レベルを消去しきい
値判定レベル（たとえば３ｖ）以下になるように、全メ
モリセルのしきい値が下がるまで消去し続ける。通常
は、この動作が繰り返されることによって書込み消去が
可能となる。
【０００４】ところが、メモリセルの中に消去不良ビッ
トが存在した場合、消去状態は図１０に示したようにな
る。消去しきい値判定レベル（３ｖ）以下にならない消
去不良セルが存在すると、フラッシュメモリの自動消去
は消去が完了していないと判断して消去し続けるため、
大多数のメモリセルはしきい値レベルが０ｖ以下に下が
ってしまう（メモリセルがディプレッション状態にな
る）。この状態は、読み出し時にビット線上にディプレ
ッションセルがあると正常な読み出しができなくなって
しまうという問題を引き起こしてしまう。
トが存在した場合、消去状態は図１０に示したようにな
る。消去しきい値判定レベル（３ｖ）以下にならない消
去不良セルが存在すると、フラッシュメモリの自動消去
は消去が完了していないと判断して消去し続けるため、
大多数のメモリセルはしきい値レベルが０ｖ以下に下が
ってしまう（メモリセルがディプレッション状態にな
る）。この状態は、読み出し時にビット線上にディプレ
ッションセルがあると正常な読み出しができなくなって
しまうという問題を引き起こしてしまう。
【０００５】図１１は、従来のフラッシュメモリの消去
装置の構成を示す。この消去装置は、メモリセルとなる
トランジスタＴＲ１，１、ＴＲ１，２……ＴＲｘ、ｙで
構成されるメモリセルアレイ１と、ワード線（Ｗ１、Ｗ
２、Ｗｘ）をデコードするロウデコーダ２と、ビット線
（Ｂ１、Ｂ２、Ｂｙ）をデコードするカラムデコーダ３
と、メモリセルのデータ（しきい値レベル）を検知する
センスアンプ４と、センスアンプ４の基準電圧ＶＲを発
生する基準電圧発生回路５と、読み出したデータが期待
値か否かを判定するデータ判定回路６と、メモリセル電
圧を制御しているメモリセル電圧制御回路８と、メモリ
セル電圧制御回路８からの信号ＶＥを受けてメモリセル
のソース端子に電圧を印加するか否かを決定するソース
電圧印加回路９とにより構成される。
装置の構成を示す。この消去装置は、メモリセルとなる
トランジスタＴＲ１，１、ＴＲ１，２……ＴＲｘ、ｙで
構成されるメモリセルアレイ１と、ワード線（Ｗ１、Ｗ
２、Ｗｘ）をデコードするロウデコーダ２と、ビット線
（Ｂ１、Ｂ２、Ｂｙ）をデコードするカラムデコーダ３
と、メモリセルのデータ（しきい値レベル）を検知する
センスアンプ４と、センスアンプ４の基準電圧ＶＲを発
生する基準電圧発生回路５と、読み出したデータが期待
値か否かを判定するデータ判定回路６と、メモリセル電
圧を制御しているメモリセル電圧制御回路８と、メモリ
セル電圧制御回路８からの信号ＶＥを受けてメモリセル
のソース端子に電圧を印加するか否かを決定するソース
電圧印加回路９とにより構成される。
【０００６】次に、従来の動作について図１２のタイミ
ング波形図を用いて説明する。まず、フラッシュメモリ
の消去動作であるが、ここでは、ソース消去方式にて消
去した場合について述べる。図１２の左端は、メモリセ
ル消去時のタイミング波形である。ワード線（Ｗ１、Ｗ
２、Ｗｘ）はすべて０Ｖ、ビット線（Ｂ１、Ｂ２、Ｂ
ｙ）はＯＰＥＮ、センスアンプ４は動作しないため、信
号ＶＳ、ＶＳＡ、ＤＤは不定、信号ＡＤＤ、ＣＬＫ１、
ＦＧは初期値であり、消去のタイミングを制御している
ＣＬＫ２によって信号ＶＥが決定され、ソース電圧印加
回路９に出力される。
ング波形図を用いて説明する。まず、フラッシュメモリ
の消去動作であるが、ここでは、ソース消去方式にて消
去した場合について述べる。図１２の左端は、メモリセ
ル消去時のタイミング波形である。ワード線（Ｗ１、Ｗ
２、Ｗｘ）はすべて０Ｖ、ビット線（Ｂ１、Ｂ２、Ｂ
ｙ）はＯＰＥＮ、センスアンプ４は動作しないため、信
号ＶＳ、ＶＳＡ、ＤＤは不定、信号ＡＤＤ、ＣＬＫ１、
ＦＧは初期値であり、消去のタイミングを制御している
ＣＬＫ２によって信号ＶＥが決定され、ソース電圧印加
回路９に出力される。
【０００７】ソース電圧印加回路９は、信号ＶＥにより
メモリセルのソースに消去電圧ＶＳＯを印加する。ま
た、信号ＶＷは信号ＶＥと同じくＣＬＫ２から生成さ
れ、ロウデコーダ２のワード線電圧制御に使用され、ワ
ード線すべてを０Ｖにしている。この時メモリセルのソ
ース端子には高電圧が印加され、メモリセルのフローテ
ィングゲートから電子が引き抜かれ、メモリセルのしき
い値は下がっていく。
メモリセルのソースに消去電圧ＶＳＯを印加する。ま
た、信号ＶＷは信号ＶＥと同じくＣＬＫ２から生成さ
れ、ロウデコーダ２のワード線電圧制御に使用され、ワ
ード線すべてを０Ｖにしている。この時メモリセルのソ
ース端子には高電圧が印加され、メモリセルのフローテ
ィングゲートから電子が引き抜かれ、メモリセルのしき
い値は下がっていく。
【０００８】次に、従来の消去メモリセルのしきい値を
測定するルーチンにつてい説明する。図１２に示される
部分では、消去ベリファイの項目のタイミング波形であ
る。まず、ワード線はＷ１、Ｗ２、と順次立ち上がる。
ビット線は読み出しを行っているビット線が立ち上がっ
ており、ワード方向に読み出しが完了すると、次のビッ
ト線を読み出すため次のビット線が立ち上がる。この
時、信号ＶＳはメモリセルのドレイン電圧であり、信号
ＶＲと比較することによりメモリセルのしきい値が判明
する。センスアンプ４で判定されたデータは、信号ＶＳ
Ａとなって出力され、データ判定回路６で期待値と比較
され、信号ＤＤとして出力される。この場合、データ判
定回路６の期待値はＬＯＷであり、信号ＶＳＡとＥＸＯ
Ｒ論理をとったものとなっている。アドレス信号ＡＤＤ
が最終アドレスＸ＝ｘ、Ｙ＝ｙ番地になった時、内部ア
ドレスインクリメント回路７からの信号ＦＧの立ち上が
りにより、消去ルーチンを終了する。
測定するルーチンにつてい説明する。図１２に示される
部分では、消去ベリファイの項目のタイミング波形であ
る。まず、ワード線はＷ１、Ｗ２、と順次立ち上がる。
ビット線は読み出しを行っているビット線が立ち上がっ
ており、ワード方向に読み出しが完了すると、次のビッ
ト線を読み出すため次のビット線が立ち上がる。この
時、信号ＶＳはメモリセルのドレイン電圧であり、信号
ＶＲと比較することによりメモリセルのしきい値が判明
する。センスアンプ４で判定されたデータは、信号ＶＳ
Ａとなって出力され、データ判定回路６で期待値と比較
され、信号ＤＤとして出力される。この場合、データ判
定回路６の期待値はＬＯＷであり、信号ＶＳＡとＥＸＯ
Ｒ論理をとったものとなっている。アドレス信号ＡＤＤ
が最終アドレスＸ＝ｘ、Ｙ＝ｙ番地になった時、内部ア
ドレスインクリメント回路７からの信号ＦＧの立ち上が
りにより、消去ルーチンを終了する。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来例に示される消去装置では、内部アドレスインクリメ
ント回路７により全てのメモリセルをアドレッシングす
ることにより、消去が完了したか否かを判定している。
具体的に図１２を用いて説明すると、図中左端の消去状
態にて全メモリセルのソース端子に消去電圧が印加され
る。次に消去ベリファイであるが、アドレス信号ＡＤＤ
はメモリセルアレイのアドレスを順次指し示しており、
この場合ｘ＝１、ｙ＝１からｘ＝２、ｙ＝２までインク
リメントされている。ｘ＝２、ｙ＝２のとき信号ＤＤが
立ち上がり、このメモリセルの消去状態が不完全である
ことを示している。従って、自動消去は次の消去状態に
移り、再び全メモリセルのソースにソース電圧を印加す
る。次の消去ベリファイでは、ｘ＝２、ｙ＝２よりベリ
ファイがスタートし、アドレスが最終アドレスに至るま
でこれを何度も繰り返す。このため前述したように、消
去不良のメモリセルが存在または使用途中より発生した
場合、何度も消去状態に陥るため、大多数のメモリセル
がディプレッション状態になり、結果的に読み出し不良
を引き起こすという問題を伴う。
来例に示される消去装置では、内部アドレスインクリメ
ント回路７により全てのメモリセルをアドレッシングす
ることにより、消去が完了したか否かを判定している。
具体的に図１２を用いて説明すると、図中左端の消去状
態にて全メモリセルのソース端子に消去電圧が印加され
る。次に消去ベリファイであるが、アドレス信号ＡＤＤ
はメモリセルアレイのアドレスを順次指し示しており、
この場合ｘ＝１、ｙ＝１からｘ＝２、ｙ＝２までインク
リメントされている。ｘ＝２、ｙ＝２のとき信号ＤＤが
立ち上がり、このメモリセルの消去状態が不完全である
ことを示している。従って、自動消去は次の消去状態に
移り、再び全メモリセルのソースにソース電圧を印加す
る。次の消去ベリファイでは、ｘ＝２、ｙ＝２よりベリ
ファイがスタートし、アドレスが最終アドレスに至るま
でこれを何度も繰り返す。このため前述したように、消
去不良のメモリセルが存在または使用途中より発生した
場合、何度も消去状態に陥るため、大多数のメモリセル
がディプレッション状態になり、結果的に読み出し不良
を引き起こすという問題を伴う。
【００１０】本発明は、上記の問題を解決するためにな
されたもので、メモリセルを自動的に繰り返し消去する
機能を有するフラッシュメモリ等の記憶装置の消去を行
う場合、消去不良ビットが存在しても、大多数のメモリ
セルをディプレッション状態にすることなく、希望の値
に止まるようにする記憶装置の消去装置、記憶装置の消
去方法及びそのプログラムを記憶した記憶媒体を提供す
ることを目的とする。
されたもので、メモリセルを自動的に繰り返し消去する
機能を有するフラッシュメモリ等の記憶装置の消去を行
う場合、消去不良ビットが存在しても、大多数のメモリ
セルをディプレッション状態にすることなく、希望の値
に止まるようにする記憶装置の消去装置、記憶装置の消
去方法及びそのプログラムを記憶した記憶媒体を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、記憶装置上のメモリセルを
繰り返し消去する消去手段と、消去手段によってメモリ
セルを消去する際に、所定ビット数のメモリセルのしき
い値が、前記消去後のメモリセルのしきい値の主分布中
に設けられた所定のしきい値より小さくなったとき、消
去手段によるメモリセルの消去を停止させる制御を行う
制御手段とを有することを特徴とする。
に、請求項１記載の発明は、記憶装置上のメモリセルを
繰り返し消去する消去手段と、消去手段によってメモリ
セルを消去する際に、所定ビット数のメモリセルのしき
い値が、前記消去後のメモリセルのしきい値の主分布中
に設けられた所定のしきい値より小さくなったとき、消
去手段によるメモリセルの消去を停止させる制御を行う
制御手段とを有することを特徴とする。
【００１２】請求項２記載の発明は、請求項１記載の発
明において、メモリセルにおける所定ビット数を選択す
る選択手段を有することを特徴とする。
明において、メモリセルにおける所定ビット数を選択す
る選択手段を有することを特徴とする。
【００１３】請求項３記載の発明は、請求項２記載の発
明において、選択手段は、メモリセル内の特定ビット線
または特定ワード線を選択することを特徴とする。
明において、選択手段は、メモリセル内の特定ビット線
または特定ワード線を選択することを特徴とする。
【００１４】請求項４記載の発明は、記憶装置上のメモ
リセルを繰り返し消去する消去工程と、消去工程によっ
てメモリセルを消去する際に、所定ビット数のメモリセ
ルのしきい値が、前記消去後のメモリセルのしきい値の
主分布中に設けられた所定のしきい値より小さくなった
とき、消去工程によるメモリセルの消去を停止させる制
御を行う制御工程とを有することを特徴とする。
リセルを繰り返し消去する消去工程と、消去工程によっ
てメモリセルを消去する際に、所定ビット数のメモリセ
ルのしきい値が、前記消去後のメモリセルのしきい値の
主分布中に設けられた所定のしきい値より小さくなった
とき、消去工程によるメモリセルの消去を停止させる制
御を行う制御工程とを有することを特徴とする。
【００１５】請求項５記載の発明は、請求項４記載の発
明において、メモリセルにおける所定ビット数を選択す
る選択工程を有することを特徴とする。
明において、メモリセルにおける所定ビット数を選択す
る選択工程を有することを特徴とする。
【００１６】請求項６記載の発明は、請求項５記載の発
明において、選択工程は、メモリセル内の特定ビット線
または特定ワード線を選択することを特徴とする。
明において、選択工程は、メモリセル内の特定ビット線
または特定ワード線を選択することを特徴とする。
【００１７】請求項７記載の発明は、記憶装置上のメモ
リセルを繰り返し消去する消去処理と、消去処理によっ
てメモリセルを消去する際に、所定ビット数のメモリセ
ルのしきい値が、前記消去後のメモリセルのしきい値の
主分布中に設けられた所定のしきい値より小さくなった
とき、消去処理によるメモリセルの消去を停止させる制
御を行う制御処理とを実行するプログラムを記憶したこ
とを特徴とする。
リセルを繰り返し消去する消去処理と、消去処理によっ
てメモリセルを消去する際に、所定ビット数のメモリセ
ルのしきい値が、前記消去後のメモリセルのしきい値の
主分布中に設けられた所定のしきい値より小さくなった
とき、消去処理によるメモリセルの消去を停止させる制
御を行う制御処理とを実行するプログラムを記憶したこ
とを特徴とする。
【００１８】請求項８記載の発明は、請求項７記載の発
明において、メモリセルにおける所定ビット数を選択す
る選択処理を実行することを特徴とする。
明において、メモリセルにおける所定ビット数を選択す
る選択処理を実行することを特徴とする。
【００１９】請求項９記載の発明は、請求項８記載の発
明において、選択処理は、メモリセル内の特定ビット線
または特定ワード線を選択することを特徴とする。
明において、選択処理は、メモリセル内の特定ビット線
または特定ワード線を選択することを特徴とする。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態を添付
図面に基づいて詳細に説明する。図１は、本発明の第１
の実施形態を示すもので、図１１に示される従来の消去
装置の構成にビットカウンタ１０を追加したものであ
る。また、図１および図１１で用いられる符号は、同一
箇所において同一の符号を用いるものである。
図面に基づいて詳細に説明する。図１は、本発明の第１
の実施形態を示すもので、図１１に示される従来の消去
装置の構成にビットカウンタ１０を追加したものであ
る。また、図１および図１１で用いられる符号は、同一
箇所において同一の符号を用いるものである。
【００２１】図１において、本発明の実施形態である消
去装置は、メモリセルとなるトランジスタＴＲ１，１、
ＴＲ１，２……ＴＲｘ、ｙで構成されるメモリセルアレ
イ１と、ワード線（Ｗ１、Ｗ２、Ｗｘ）をデコードする
ロウデコーダ２と、ビット線（Ｂ１、Ｂ２、Ｂｙ）をデ
コードするカラムデコーダ３と、メモリーセルのデータ
（しきい値レベル）を検知するセンスアンプ４と、セン
スアンプ４の基準電圧ＶＲを発生する基準電圧発生回路
５と、読み出したデータが期待値か否かを判定するデー
タ判定回路６と、メモリセル電圧を制御しているメモリ
セル電圧制御回路８と、メモリセル電圧制御回路８から
の信号ＶＥを受けてメモリセルのソース端子に電圧を印
加するか否かを決定するソース電圧印加回路９とにより
構成され、さらに、データ判定回路６からの判定信号に
基づいてビット数をカウントするビットカウンタ１０と
により構成される。
去装置は、メモリセルとなるトランジスタＴＲ１，１、
ＴＲ１，２……ＴＲｘ、ｙで構成されるメモリセルアレ
イ１と、ワード線（Ｗ１、Ｗ２、Ｗｘ）をデコードする
ロウデコーダ２と、ビット線（Ｂ１、Ｂ２、Ｂｙ）をデ
コードするカラムデコーダ３と、メモリーセルのデータ
（しきい値レベル）を検知するセンスアンプ４と、セン
スアンプ４の基準電圧ＶＲを発生する基準電圧発生回路
５と、読み出したデータが期待値か否かを判定するデー
タ判定回路６と、メモリセル電圧を制御しているメモリ
セル電圧制御回路８と、メモリセル電圧制御回路８から
の信号ＶＥを受けてメモリセルのソース端子に電圧を印
加するか否かを決定するソース電圧印加回路９とにより
構成され、さらに、データ判定回路６からの判定信号に
基づいてビット数をカウントするビットカウンタ１０と
により構成される。
【００２２】このビットカウンタ１０には、データ判定
回路６からの信号ＤＤと内部アドレスインクリメント回
路７からの信号ＦＧとが加えられるように配置されてい
る。そして、ビットカウンタ１０からの信号ＦＧ２の立
ち上がりにより、メモリセル電圧制御回路８によるメモ
リセルへの電圧の印加を停止させて、消去動作を停止さ
せるように制御している。
回路６からの信号ＤＤと内部アドレスインクリメント回
路７からの信号ＦＧとが加えられるように配置されてい
る。そして、ビットカウンタ１０からの信号ＦＧ２の立
ち上がりにより、メモリセル電圧制御回路８によるメモ
リセルへの電圧の印加を停止させて、消去動作を停止さ
せるように制御している。
【００２３】本発明の実施形態は、メモリセルを自動消
去により繰り返し消去する機能を有する電気的書込み消
去可能な不揮発性記憶装置（以下フラッシュメモリ）に
おいて、全ビット数（メモリセル数）よりも少ないビッ
ト数の任意のビット（メモリセル）を選択し、上記任意
のビットのしきい値が所定のしきい値よりも小さい場合
に、消去を停止する制御機能を設けたことを特徴として
いる。
去により繰り返し消去する機能を有する電気的書込み消
去可能な不揮発性記憶装置（以下フラッシュメモリ）に
おいて、全ビット数（メモリセル数）よりも少ないビッ
ト数の任意のビット（メモリセル）を選択し、上記任意
のビットのしきい値が所定のしきい値よりも小さい場合
に、消去を停止する制御機能を設けたことを特徴として
いる。
【００２４】図１において、消去期間中はセンスアンプ
４により、メモリセルのしきい値がある特定電圧以下に
消去されているか否かを判定している。判定信号ＤＤ
は、データ判定回路６よりビットカウンタ１０に入力さ
れ、データが所望の値（消去状態）であれば各クロック
ＣＬＫ１毎にカウントアップされていく。また、クロッ
クＣＬＫ１は、内部アドレスインクリメント回路７を動
作させ、メモリセルのアドレスを順次増加させていく。
この時アドレス信号ＡＤＤがメモリセルの最終アドレス
を示したとき、最終アドレスフラグである信号ＦＧが立
ち上がる。
４により、メモリセルのしきい値がある特定電圧以下に
消去されているか否かを判定している。判定信号ＤＤ
は、データ判定回路６よりビットカウンタ１０に入力さ
れ、データが所望の値（消去状態）であれば各クロック
ＣＬＫ１毎にカウントアップされていく。また、クロッ
クＣＬＫ１は、内部アドレスインクリメント回路７を動
作させ、メモリセルのアドレスを順次増加させていく。
この時アドレス信号ＡＤＤがメモリセルの最終アドレス
を示したとき、最終アドレスフラグである信号ＦＧが立
ち上がる。
【００２５】この信号ＦＧが立ち上がった時にビットカ
ウンタ１０は、カウント数がある特定数以上であるか否
かを判定し、特定数以上であれば信号ＦＧ２を立ち上
げ、消去は終了する。このように、本発明では消去され
ているメモリセルをある特定のビット数カウントするこ
とにより消去判定を行っている。
ウンタ１０は、カウント数がある特定数以上であるか否
かを判定し、特定数以上であれば信号ＦＧ２を立ち上
げ、消去は終了する。このように、本発明では消去され
ているメモリセルをある特定のビット数カウントするこ
とにより消去判定を行っている。
【００２６】従って、もし消去不良のメモリセルが存在
しても、大多数のメモリセルは設定されたメモリセルの
しきい値まで消去され消去が終了する。従来の方法で
は、すべてのメモリセルが、設定されたメモリセルのし
きい値まで消去されていないと、延々消去ルーチンを続
けてしまい、ほとんどのメモリセルはしきい値が０ｖ以
下（デプレッション状態）にまで下がり、次回の書込み
が不可能になる場合が出てくる。本実施の形態よれば、
このような問題を回避でき、且つ不良ビットを若干含ん
でいても使用可能となる利点がある。
しても、大多数のメモリセルは設定されたメモリセルの
しきい値まで消去され消去が終了する。従来の方法で
は、すべてのメモリセルが、設定されたメモリセルのし
きい値まで消去されていないと、延々消去ルーチンを続
けてしまい、ほとんどのメモリセルはしきい値が０ｖ以
下（デプレッション状態）にまで下がり、次回の書込み
が不可能になる場合が出てくる。本実施の形態よれば、
このような問題を回避でき、且つ不良ビットを若干含ん
でいても使用可能となる利点がある。
【００２７】次に、図１の動作について図２のタイミン
グ波形図を用いて説明する。まず、フラッシュメモリの
消去動作であるが、本実施の形態ではソース消去方式に
て消去した場合について述べている。図２の左端は消去
時のタイミング波形である。ワード線（Ｗ１、Ｗ２、Ｗ
ｘ）はすべて０Ｖ、ビット線（Ｂ１、Ｂ２、Ｂｙ）はＯ
ＰＥＮ、センスアンプ４は動作しないため、信号ＶＳ、
ＶＳＡ、ＤＤは不定、信号ＡＤＤ、ＣＬＫ１、ＦＧは初
期値であり、消去のタイミングを制御しているＣＬＫ２
によって信号ＶＥが決定され、ソース電圧印加回路９に
出力される。
グ波形図を用いて説明する。まず、フラッシュメモリの
消去動作であるが、本実施の形態ではソース消去方式に
て消去した場合について述べている。図２の左端は消去
時のタイミング波形である。ワード線（Ｗ１、Ｗ２、Ｗ
ｘ）はすべて０Ｖ、ビット線（Ｂ１、Ｂ２、Ｂｙ）はＯ
ＰＥＮ、センスアンプ４は動作しないため、信号ＶＳ、
ＶＳＡ、ＤＤは不定、信号ＡＤＤ、ＣＬＫ１、ＦＧは初
期値であり、消去のタイミングを制御しているＣＬＫ２
によって信号ＶＥが決定され、ソース電圧印加回路９に
出力される。
【００２８】ソース電圧印加回路９は、信号ＶＥにより
メモリセルのソースに消去電圧ＶＳＯを印加する。ま
た、信号ＶＷは信号ＶＥと同じくＣＬＫ２から生成さ
れ、ロウデコーダ２のワード線電圧制御に使用され、ワ
ード線すべてを０Ｖにしている。この時メモリセルのソ
ース端子には高電圧が印加され、メモリセルのフローテ
ィングゲートから電子が引き抜かれ、メモリセルのしき
い値は下がっていく。
メモリセルのソースに消去電圧ＶＳＯを印加する。ま
た、信号ＶＷは信号ＶＥと同じくＣＬＫ２から生成さ
れ、ロウデコーダ２のワード線電圧制御に使用され、ワ
ード線すべてを０Ｖにしている。この時メモリセルのソ
ース端子には高電圧が印加され、メモリセルのフローテ
ィングゲートから電子が引き抜かれ、メモリセルのしき
い値は下がっていく。
【００２９】次に、消去メモリセルのしきい値を測定す
るルーチンについて説明する。図２で説明するところの
消去ベリファイの項目のタイミング波形である。まず、
ワード線はＷ１、Ｗ２、と順次立ち上がる。ビット線は
読み出しを行っているビット線が立ち上がっており、ワ
ード方向に読み出しが完了すると、次のビット線を読み
出すため次のビット線が立ち上がる。この時信号ＶＳは
メモリセルのドレイン電圧であり、信号ＶＲと比較する
ことによりメモリセルのしきい値が判明する。センスア
ンプ４で判定されたデータは、信号ＶＳＡとなって出力
され、データ判定回路６で期待値と比較され、信号ＤＤ
として出力される。この場合、データ判定回路６の期待
値はＬＯＷであり、信号ＶＳＡとＥＸＯＲ論理をとった
ものとなっている。
るルーチンについて説明する。図２で説明するところの
消去ベリファイの項目のタイミング波形である。まず、
ワード線はＷ１、Ｗ２、と順次立ち上がる。ビット線は
読み出しを行っているビット線が立ち上がっており、ワ
ード方向に読み出しが完了すると、次のビット線を読み
出すため次のビット線が立ち上がる。この時信号ＶＳは
メモリセルのドレイン電圧であり、信号ＶＲと比較する
ことによりメモリセルのしきい値が判明する。センスア
ンプ４で判定されたデータは、信号ＶＳＡとなって出力
され、データ判定回路６で期待値と比較され、信号ＤＤ
として出力される。この場合、データ判定回路６の期待
値はＬＯＷであり、信号ＶＳＡとＥＸＯＲ論理をとった
ものとなっている。
【００３０】アドレス信号ＡＤＤが最終アドレスＸ＝
ｘ、Ｙ＝ｙ番地になった時、内部アドレスインクリメン
ト回路７からの信号ＦＧの立ち上がりにより、ビットカ
ウンタ１０が特定のカウント数以上になっているか否か
チェックする。特定のカウント数以上になっている場合
は信号ＦＧ２を立ち上げ、メモリセル電圧制御回路８に
入力し消去ルーチンを終了する。
ｘ、Ｙ＝ｙ番地になった時、内部アドレスインクリメン
ト回路７からの信号ＦＧの立ち上がりにより、ビットカ
ウンタ１０が特定のカウント数以上になっているか否か
チェックする。特定のカウント数以上になっている場合
は信号ＦＧ２を立ち上げ、メモリセル電圧制御回路８に
入力し消去ルーチンを終了する。
【００３１】上述したように、本実施形態によれば、メ
モリセルを自動消去により繰り返し消去する機能を有す
る電気的書込み消去可能な不揮発性記憶装置において、
全ビット数よりも少ないビット数の任意のビットのしき
い値が所定のしきい値よりも小さい場合に、消去を停止
するようにしたことにより、以下の効果が得られる。
モリセルを自動消去により繰り返し消去する機能を有す
る電気的書込み消去可能な不揮発性記憶装置において、
全ビット数よりも少ないビット数の任意のビットのしき
い値が所定のしきい値よりも小さい場合に、消去を停止
するようにしたことにより、以下の効果が得られる。
【００３２】図３は、消去前のメモリセルのしきい値で
あり、しきい値レベルは書込み判定レベルである６．０
Ｖ以上に分布している。次に消去を行うわけであるが、
消去しきい値判定レベルは１．５Ｖに設定されており、
メモリセルのビットカウント数は、全ビット数の半分に
設定されている場合である。この時、消去メモリセルの
しきい値分布の平均は、全ビット数の半分とほぼ一致す
るので消去しきい値レベルの平均は、約１．５Ｖの値と
なる。本実施形態における消去方法では、メモリセル全
ビットが１．５Ｖ以下になるように判定していないの
で、図４のように消去不良ビットセルが存在しても、主
分布であるメモリセルのしきい値は希望の値に止まるよ
うに制御することができる。
あり、しきい値レベルは書込み判定レベルである６．０
Ｖ以上に分布している。次に消去を行うわけであるが、
消去しきい値判定レベルは１．５Ｖに設定されており、
メモリセルのビットカウント数は、全ビット数の半分に
設定されている場合である。この時、消去メモリセルの
しきい値分布の平均は、全ビット数の半分とほぼ一致す
るので消去しきい値レベルの平均は、約１．５Ｖの値と
なる。本実施形態における消去方法では、メモリセル全
ビットが１．５Ｖ以下になるように判定していないの
で、図４のように消去不良ビットセルが存在しても、主
分布であるメモリセルのしきい値は希望の値に止まるよ
うに制御することができる。
【００３３】以上の動作により、繰り返し評価時に消去
不良ビットが発生しても大多数のメモリセルのしきい値
は１．５Ｖ以下になるので、自動消去ルーチンは正常終
了する。従って、消去不良ビットが発生した状態でも続
けて繰り返し評価が行える。また、若干消去不良ビット
が存在するメモリ製品としての使用が可能になる。
不良ビットが発生しても大多数のメモリセルのしきい値
は１．５Ｖ以下になるので、自動消去ルーチンは正常終
了する。従って、消去不良ビットが発生した状態でも続
けて繰り返し評価が行える。また、若干消去不良ビット
が存在するメモリ製品としての使用が可能になる。
【００３４】次に、本発明の第２の実施形態を説明す
る。構成としては、図１１に示す従来の消去装置の構成
と同じである。相違点は、内部アドレスインクリメント
回路７のアドレス増加がロウ（Ｘ）方向のみであり、カ
ラム（Ｙ）方向は固定している。この時のタイミング波
形を図５に示す。基本的動作は、本発明の第１の実施形
態及び従来技術で説明した通りであるが、アドレス増加
がロウ（Ｘ）方向のみであるので、２度目の消去ベリフ
ァイにてアドレスのインクリメントは終了し、消去を終
了している。
る。構成としては、図１１に示す従来の消去装置の構成
と同じである。相違点は、内部アドレスインクリメント
回路７のアドレス増加がロウ（Ｘ）方向のみであり、カ
ラム（Ｙ）方向は固定している。この時のタイミング波
形を図５に示す。基本的動作は、本発明の第１の実施形
態及び従来技術で説明した通りであるが、アドレス増加
がロウ（Ｘ）方向のみであるので、２度目の消去ベリフ
ァイにてアドレスのインクリメントは終了し、消去を終
了している。
【００３５】この時のメモリセルのしきい値状態を示し
たのが図７である。消去後のメモリセルのしきい値分布
は、１ビット線上のメモリセルのみなので、分布自体は
図中斜線で示した部分になる。このように全メモリセル
のしきい値分布をモニタするのでは無く、１ビット線上
のメモリセルのしきい値分布をモニタすることによって
も同様の効果が得られる。但しこの場合は、１ビット線
上のメモリセルに消去不良セルが存在または発生した場
合は、従来の場合と同様に大多数のメモリセルのしきい
値がディプレッション状態になる。その確率は、「１／
全ビット線数」である。
たのが図７である。消去後のメモリセルのしきい値分布
は、１ビット線上のメモリセルのみなので、分布自体は
図中斜線で示した部分になる。このように全メモリセル
のしきい値分布をモニタするのでは無く、１ビット線上
のメモリセルのしきい値分布をモニタすることによって
も同様の効果が得られる。但しこの場合は、１ビット線
上のメモリセルに消去不良セルが存在または発生した場
合は、従来の場合と同様に大多数のメモリセルのしきい
値がディプレッション状態になる。その確率は、「１／
全ビット線数」である。
【００３６】尚、図１及び図１１に示される装置を構成
する各回路部分は、ハード回路に構成してもよく、また
コンピュータシステムに構成してもよい。コンピュータ
システムに構成する場合、このシステムで用いられるＣ
ＰＵによる前述した動作を制御するプログラムを格納す
るＲＯＭは、本発明による記憶媒体を構成する。この記
憶媒体としては、半導体メモリ、光ディスク、光磁気デ
ィスク、磁気記録媒体等を用いることが可能である。
する各回路部分は、ハード回路に構成してもよく、また
コンピュータシステムに構成してもよい。コンピュータ
システムに構成する場合、このシステムで用いられるＣ
ＰＵによる前述した動作を制御するプログラムを格納す
るＲＯＭは、本発明による記憶媒体を構成する。この記
憶媒体としては、半導体メモリ、光ディスク、光磁気デ
ィスク、磁気記録媒体等を用いることが可能である。
【００３７】
【発明の効果】以上の説明より明らかなように、本発明
によれば、所定ビット数のメモリセルのしきい値が、消
去後のメモリセルのしきい値の主分布中に設けられた所
定のしきい値より小さいとき、消去動作を停止する制御
を行うように構成したことにより、消去不良ビットが存
在または発生しても、主分布であるメモリセルのしきい
値を希望の値に止めることができる。従って、繰り返し
消去時に消去不良ビットがあっても、大多数のメモリセ
ルのしきい値は所定値以下となるので、自動消去ルーチ
ンを正常に終了することができ、繰り返し消去を続ける
ことができる。また、消去不良ビットが若干存在するメ
モリ製品として使用することができる。
によれば、所定ビット数のメモリセルのしきい値が、消
去後のメモリセルのしきい値の主分布中に設けられた所
定のしきい値より小さいとき、消去動作を停止する制御
を行うように構成したことにより、消去不良ビットが存
在または発生しても、主分布であるメモリセルのしきい
値を希望の値に止めることができる。従って、繰り返し
消去時に消去不良ビットがあっても、大多数のメモリセ
ルのしきい値は所定値以下となるので、自動消去ルーチ
ンを正常に終了することができ、繰り返し消去を続ける
ことができる。また、消去不良ビットが若干存在するメ
モリ製品として使用することができる。
【図１】本発明による記憶装置の消去装置の第１の実施
形態を示す構成図である。
形態を示す構成図である。
【図２】本発明の第１の実施形態の動作を示すタイミン
グチャートである。
グチャートである。
【図３】本発明の第１の実施形態による書き込み後のメ
モリセルのしきい値分布特性図である。
モリセルのしきい値分布特性図である。
【図４】本発明の第１の実施形態による消去後のメモリ
セルのしきい値分布特性図である。
セルのしきい値分布特性図である。
【図５】本発明の第２の実施形態の動作を示すタイミン
グチャートである。
グチャートである。
【図６】本発明の第２の実施形態による書き込み後のメ
モリセルのしきい値分布特性図である。
モリセルのしきい値分布特性図である。
【図７】本発明の第２の実施形態による消去後のメモリ
セルのしきい値分布解く製図である。
セルのしきい値分布解く製図である。
【図８】従来の消去装置による書き込み後のメモリセル
のしきい値分布特性図である。
のしきい値分布特性図である。
【図９】従来の消去装置による消去後のメモリセルのし
きい値分布特性図である。
きい値分布特性図である。
【図１０】従来の消去装置による消去不良セルがある場
合のメモリセルのしきい値分布特性図である。
合のメモリセルのしきい値分布特性図である。
【図１１】従来の消去装置の構成図である。
【図１２】従来の消去装置の動作を示すタイミングチャ
ートである。
ートである。
１ メモリセルアレイ ２ ロウデコーダ ３ カラムデコーダ ４ センスアンプ ５ 基準電圧回路 ６ データ判定回路 ７ 内部アドレスインクリメント回路 ８ メモリセル電圧制御回路 ９ ソース電圧印加回路 １０ ビットカウンタ
Claims (9)
- 【請求項１】 記憶装置上のメモリセルを繰り返し消去
する消去手段と、 該消去手段によって前記メモリセルを消去する際に、所
定ビット数の前記メモリセルのしきい値が、前記消去後
のメモリセルのしきい値の主分布中に設けられた所定の
しきい値より小さくなったとき、前記消去手段による前
記メモリセルの消去を停止させる制御を行う制御手段と
を有することを特徴とする記憶装置の消去装置。 - 【請求項２】 前記メモリセルにおける前記所定ビット
数を選択する選択手段を有することを特徴とする請求項
１記載の記憶装置の消去装置。 - 【請求項３】 前記選択手段は、前記メモリセル内の特
定ビット線または特定ワード線を選択することを特徴と
する請求項２記載の記憶装置の消去装置。 - 【請求項４】 記憶装置上のメモリセルを繰り返し消去
する消去工程と、 該消去工程によって前記メモリセルを消去する際に、所
定ビット数の前記メモリセルのしきい値が、前記消去後
のメモリセルのしきい値の主分布中に設けられた所定の
しきい値より小さくなったとき、前記消去工程による前
記メモリセルの消去を停止させる制御を行う制御工程と
を有することを特徴とする記憶装置の消去方法。 - 【請求項５】 前記メモリセルにおける前記所定ビット
数を選択する選択手段を有することを特徴とする請求項
４記載の記憶装置の消去方法。 - 【請求項６】 前記選択手段は、前記メモリセル内の特
定ビット線または特定ワード線を選択することを特徴と
する請求項５記載の記憶装置の消去方法。 - 【請求項７】 記憶装置上のメモリセルを繰り返し消去
する消去処理と、 該消去処理によって前記メモリセルを消去する際に、所
定ビット数の前記メモリセルのしきい値が、前記消去後
のメモリセルのしきい値の主分布中に設けられた所定の
しきい値より小さくなったとき、前記消去処理による前
記メモリセルの消去を停止させる制御を行う制御処理と
を実行するプログラムを記憶したことを特徴とするプロ
グラムを記憶した記憶媒体。 - 【請求項８】 前記メモリセルにおける前記所定ビット
数を選択する選択処理を実行することを特徴とする請求
項７記載のプログラムを記憶した記憶媒体。 - 【請求項９】 前記選択処理は、前記メモリセル内の特
定ビット線または特定ワード線を選択することを特徴と
する請求項８記載のプログラムを記憶した記憶媒体。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15175998A JP3228225B2 (ja) | 1998-06-01 | 1998-06-01 | 記憶装置の消去装置、記憶装置の消去方法及びそのプログラムを記憶した記憶媒体 |
| US09/321,592 US6118704A (en) | 1998-06-01 | 1999-05-28 | Erasing device and method of erasure for a storage unit, and storage medium storing program for erasing storage unit |
| TW088109086A TW425560B (en) | 1998-06-01 | 1999-05-31 | Erasing device and method of storage unit, and storage medium storing program for erasing in storage unit |
| KR1019990019906A KR100330679B1 (ko) | 1998-06-01 | 1999-06-01 | 저장 유닛의 소거 장치 및 소거 방법, 및 저장 유닛의 소거 프로그램을 저장하는 저장 매체 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15175998A JP3228225B2 (ja) | 1998-06-01 | 1998-06-01 | 記憶装置の消去装置、記憶装置の消去方法及びそのプログラムを記憶した記憶媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11345493A JPH11345493A (ja) | 1999-12-14 |
| JP3228225B2 true JP3228225B2 (ja) | 2001-11-12 |
Family
ID=15525684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15175998A Expired - Fee Related JP3228225B2 (ja) | 1998-06-01 | 1998-06-01 | 記憶装置の消去装置、記憶装置の消去方法及びそのプログラムを記憶した記憶媒体 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6118704A (ja) |
| JP (1) | JP3228225B2 (ja) |
| KR (1) | KR100330679B1 (ja) |
| TW (1) | TW425560B (ja) |
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|---|---|---|---|---|
| JP2001250388A (ja) * | 2000-03-06 | 2001-09-14 | Fujitsu Ltd | 消去動作情報を記憶する不揮発性メモリ |
| JP2002230984A (ja) * | 2001-02-05 | 2002-08-16 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| US6629031B2 (en) * | 2001-11-06 | 2003-09-30 | Volvo Trucks North America, Inc. | Vehicle tampering protection system |
| JP4424952B2 (ja) * | 2003-09-16 | 2010-03-03 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JP2009080884A (ja) * | 2007-09-26 | 2009-04-16 | Panasonic Corp | 不揮発性半導体記憶装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5327383A (en) * | 1992-04-21 | 1994-07-05 | Intel Corporation | Method and circuitry for erasing a nonvolatile semiconductor memory incorporating row redundancy |
| JP3348466B2 (ja) * | 1992-06-09 | 2002-11-20 | セイコーエプソン株式会社 | 不揮発性半導体装置 |
| US5600593A (en) * | 1994-12-06 | 1997-02-04 | National Semiconductor Corporation | Apparatus and method for reducing erased threshold voltage distribution in flash memory arrays |
| US5625600A (en) * | 1995-05-05 | 1997-04-29 | United Microelectronics Corporation | Flash memory array with self-limiting erase |
| US5781477A (en) * | 1996-02-23 | 1998-07-14 | Micron Quantum Devices, Inc. | Flash memory system having fast erase operation |
| JPH09320282A (ja) * | 1996-05-27 | 1997-12-12 | Sharp Corp | 不揮発性半導体記憶装置の消去制御方法 |
-
1998
- 1998-06-01 JP JP15175998A patent/JP3228225B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-28 US US09/321,592 patent/US6118704A/en not_active Expired - Lifetime
- 1999-05-31 TW TW088109086A patent/TW425560B/zh not_active IP Right Cessation
- 1999-06-01 KR KR1019990019906A patent/KR100330679B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000005772A (ko) | 2000-01-25 |
| KR100330679B1 (ko) | 2002-04-03 |
| JPH11345493A (ja) | 1999-12-14 |
| US6118704A (en) | 2000-09-12 |
| TW425560B (en) | 2001-03-11 |
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