JP3348466B2 - 不揮発性半導体装置 - Google Patents

不揮発性半導体装置

Info

Publication number
JP3348466B2
JP3348466B2 JP16007693A JP16007693A JP3348466B2 JP 3348466 B2 JP3348466 B2 JP 3348466B2 JP 16007693 A JP16007693 A JP 16007693A JP 16007693 A JP16007693 A JP 16007693A JP 3348466 B2 JP3348466 B2 JP 3348466B2
Authority
JP
Japan
Prior art keywords
potential difference
threshold voltage
gate electrode
memory transistor
electron emission
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP16007693A
Other languages
English (en)
Other versions
JPH0668688A (ja
Inventor
行広 和辻
明 丸山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP16007693A priority Critical patent/JP3348466B2/ja
Priority to US08/072,396 priority patent/US5475249A/en
Publication of JPH0668688A publication Critical patent/JPH0668688A/ja
Priority to US08/518,996 priority patent/US5798546A/en
Application granted granted Critical
Publication of JP3348466B2 publication Critical patent/JP3348466B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3477—Circuits or methods to prevent overerasing of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate erasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性半導体装置に関
し、特にフラッシュＥＥＰＲＯＭの書き込み・消去の制
御を行う不揮発性半導体装置に関する。
【０００２】
【従来の技術】図１５に、フラッシュＥＥＰＲＯＭのメ
モリトランジスタの断面図を示す。データの書き込み動
作は、コントロールゲート電極１７とドレイン領域１５
とに同時に高電圧を印加すると共に、ソース領域１４を
ＧＮＤレベルに設定することで行われる。このように設
定することで、ドレイン領域１５と基板２１との間に、
アバランシェブレークダウンが発生するのに十分な電圧
が印加されることになる。また、コントロールゲート電
極１７にも高電圧が印加されるため、アバランシェブレ
ークダウンによって発生したホットキャリアのうち、ホ
ットエレクトロンのみが選択的にフローティングゲート
電極１６の中に注入される。これにより、コントロール
ゲート電極１７からみたメモリートランジスタのしきい
値電圧が増加し、データの書き込み動作が行われること
になる。
【０００３】データの消去動作は、コントロールゲート
電極１７をＧＮＤレベルに、ドレイン領域１５をオープ
ンレベル（あるいはＧＮＤレベル）に設定し、ソース領
域１４に高電圧を印加することにより行われる。即ち、
ソース領域１４に高電圧を印加することで、フローティ
ングゲート電極１６の中の電子が、ソース領域１４とフ
ローティングゲート電極１６との間の薄いゲート酸化膜
１９をトンネルする。これにより、フローティングゲー
ト電極１６の中の電子がソース領域１４に引き抜かれ
る。この結果、コントロールゲート電極１７からみたメ
モリートランジスタのしきい値電圧が減少し、データの
消去動作が行われることになる。
【０００４】図１６に、従来の不揮発性半導体装置の回
路図を示す。図１６では、説明を簡単にするために４ト
ランジスタ構成の場合について示す。
【０００５】まず、書き込み動作について説明する。メ
モリートランジスタ１ａに書き込みを行う場合は、ノー
ドａ、ｂ及びＹセレクタ８０３の出力Ｙ１をＨレベル
（上側の論理反転レベル）に、ノードｃ及びＹセレクタ
８０３の出力Ｙ２をＬレベル（下側の論理反転レベ
ル）、Ｘデコーダ８０２の出力ＷＬ１を高電圧Ｖｐｐレ
ベル、ＷＬ２をＧＮＤレベルに設定する。また、書き込
み制御回路８０４はＶｐｐレベルを出力するよう設定す
る。これにより、トランジスタ４０、４２、４８がオン
状態、トランジスタ２９、４４、４６がオフ状態とな
り、ＢＬ１、ＷＬ１がＶｐｐレベル、ＢＬ２がオープン
レベル、ＷＬ２、ＳＬがＧＮＤレベルに設定される。こ
のように設定することで、メモリートランジスタ１ａの
み、そのドレイン領域とコントロールゲート電極の電位
が同時にＶｐｐレベルになる。この結果、メモリートラ
ンジスタ１ａのみ、ドレイン領域端部にホットエレクト
ロンが発生し、フローティングゲート電極に電子が注入
されるため、書き込み動作が行われる。この場合、メモ
リートランジスタ１ｂ、１ｃ、１ｄではチャンネル電流
が発生しないため書き込み動作は行われない。
【０００６】次に、消去動作について説明する。消去動
作を行う場合は、ノードａをＬレベル、Ｙセレクター８
０３の出力Ｙ１、Ｙ２をＬレベル、Ｘデコーダー８０２
の出力ＷＬ１、ＷＬ２をＧＮＤレベルに設定する。この
状態で、ノードｃに消去パルスを印加すると、インバー
タ３２、インターフェイス回路３４を介してトランジス
タ２９にパルス信号が入力される。この結果、トランジ
スタ２９がオン状態となり、ソースラインＳＬがＶｐｐ
レベルとなる。すると、メモリートランジスタ１ａ〜１
ｄでは、ＢＬ１、ＢＬ２がオープンレベル、ＷＬ１、Ｗ
Ｌ２がＧＮＤレベル、ＳＬがＶｐｐレベルに設定される
ため、フローティングゲート電極とソース領域間にトン
ネル電流が発生する。この結果、フローティングゲート
電極からソース領域に電子が放出され、メモリートラン
ジスタ１ａ〜１ｄの消去動作が行われることになる。
【０００７】なお、データの読み出し動作は、ノードｂ
をＬレベルに設定し、センスアンプ８２２によりビット
ラインＢＬ１、あるいはＢＬ２の電位を検出することに
より行われる。
【０００８】
【発明が解決しようとする課題】上記の従来例において
は、消去動作によりフローティングゲート電極１６中の
電子をソース領域１４に抜きすぎてしまうと、メモリー
トランジスタのしきい値電圧が負になる過剰消去と呼ば
れる現象が生ずる。このように、メモリートランジスタ
が過剰消去されると、データの読み出しの際、メモリー
トランジスタにリーク電流が流れ、メモリートランジス
タの正常な動作を妨げることになる。この過剰消去を防
止するために、例えばベリファイ動作と呼ばれる手法を
用いることができる。ここで、ベリファイ動作とは、消
去動作の後、消去の対象となるメモリートランジスタの
しきい値電圧をモニタして、このしきい値電圧が適正な
範囲にあるか否かを調べる動作である。このベリファイ
動作において、メモリートランジスタのしきい値電圧が
適正な範囲にあるか否かの判定は、消去の対象となるメ
モリートランジスタのしきい値電圧と、あらかじめ決め
られた基準電圧（以下、ベリファイ電圧と呼ぶ）とを比
較することで行う。即ち、消去の対象となる全てのメモ
リートランジスタのしきい値電圧がベリファイ電圧以下
であれば、メモリートランジスタの消去は適正に行われ
たとみなし、その時点で次回からの消去動作を中止す
る。一方、消去の対象となるメモリートランジスタのし
きい値電圧が１つでもベリファイ電圧より大きければ、
消去は適正に行われていないとみなし、再度消去動作を
行った後、ベリファイ動作を再び行う。そして、全ての
メモリートランジスタの消去が適正に行われるまで、ベ
リファイ動作、消去動作を繰り返す。
【０００９】さて、このベリファイ動作を用いた手法で
は、全てのメモリートランジスタのしきい値電圧がベリ
ファイ電圧以下である場合に、次回からの消去動作が中
止される。従って、消去の早いメモリートランジスタ、
即ち消去動作の際、メモリートランジスタのしきい値電
圧の負方向へのシフト量が大きいメモリートランジスタ
が過剰消去になる可能性がある。
【００１０】特に、従来のベリファイ動作を用いた手法
では、同一の消去電圧、同一の消去時間でしか消去動作
を行えない。従って、このように過剰消去になるのを恐
れて、消去電圧を小さくし、消去時間を短くし、メモリ
ートランジスタのしきい値電圧の負方向へのシフト量を
小さくしすぎると、消去動作に時間がかかりすぎてしま
うという問題が生ずる。また、逆に、消去動作時間を高
速にするため消去電圧を大きく、消去時間を長く設定す
ると、過剰消去される可能性が非常に高まるという問題
が生じる。従って、消去動作を行う際に、消去電圧、消
去時間を適正に制御する必要がある。
【００１１】本発明は以上のような技術的課題を解決す
るものであり、その目的とするところは、電子の放出
（以下、消去と呼ぶ）動作によって生ずるメモリートラ
ンジスタのしきい値電圧のばらつきを適正な範囲に収め
るとともに、消去時間の最適化を図ることできる不揮発
性半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る不揮発性半導体装置は、フローティン
グゲート電極と、コントロールゲート電極と、第１、第
２の拡散層とを備え、前記フローティングゲート電極に
対する電子の注入・放出動作によりデータの記憶を行う
メモリートランジスタを含んで構成される不揮発性半導
体装置であって、電子の放出動作時に前記コントロール
ゲート電極と前記第１の拡散層との間に所定の電位差を
設定する電位差設定手段と、電子の放出動作後しきい値
電圧をモニタするベリファイ動作時に前記メモリートラ
ンジスタのしきい値電圧を検出するベリファイ動作手段
とを含み、前記電位差設定手段は、前記ベリファイ動作
手段により検出されたしきい値電圧の検出結果に基づい
て電位差の印加時間を制御することを特徴とする。
【００１３】この場合、前記電位差設定手段は、前記ベ
リファイ動作手段により検出されたしきい値電圧の検出
結果に基づいて、印加時間のみならず電位差の大きさも
制御することが望ましい。
【００１４】また、本発明に係る不揮発性半導体装置
は、フローティングゲート電極と、コントロールゲート
電極と、第１、第２の拡散層とを備え、前記フローティ
ングゲート電極に対する電子の注入・放出動作によりデ
ータの記憶を行うメモリートランジスタを含んで構成さ
れる不揮発性半導体装置であって、電子の放出動作時に
前記コントロールゲート電極と前記第１の拡散層との間
に所定の電位差を設定する電位差設定手段と、電子の放
出動作後しきい値電圧をモニタするベリファイ動作時に
前記メモリートランジスタのしきい値電圧を検出するベ
リファイ動作手段とを含み、前記電位差設定手段は、前
記ベリファイ動作手段により検出されたしきい値電圧の
検出結果に基づいて印加する電位差の大きさを制御する
ことを特徴とする。
【００１５】この場合、前記電位差設定手段による電子
の放出動作の制御及び前記ベリファイ動作手段によるし
きい値電圧の検出が、ともに前記コントロールゲート電
極に印加する電位を制御することにより行われることが
望ましい。
【００１６】また、本発明に係る不揮発性半導体装置
は、フローティングゲート電極と、コントロールゲート
電極と、第１、第２の拡散層とを備え、前記フローティ
ングゲート電極に対する電子の注入・放出動作によりデ
ータの記憶を行うメモリートランジスタを含んで構成さ
れる不揮発性半導体装置であって、電子の放出動作時に
前記コントロールゲート電極と前記第１の拡散層との間
に所定の電位差を設定する電位差設定手段を含み、前記
電位差設定手段は、前記電子の放出動作が進むにつれて
印加時間の短い電位差を設定することを特徴とする。
【００１７】また、本発明に係る不揮発性半導体装置
は、フローティングゲート電極と、コントロールゲート
電極と、第１、第２の拡散層とを備え、前記フローティ
ングゲート電極に対する電子の注入・放出動作によりデ
ータの記憶を行うメモリートランジスタを含んで構成さ
れる不揮発性半導体装置であって、電子の放出動作時に
前記コントロールゲート電極と前記第１の拡散層との間
に所定の電位差を設定する電位差設定手段を含み、前記
電位差設定手段は、印加時間が所定の長さとなる電位差
を設定した後に、前記電子の放出動作が進むにつれて設
定される電位差の印加時間を短くすることを特徴とす
る。
【００１８】また、本発明に係る不揮発性半導体装置
は、フローティングゲート電極と、コントロールゲート
電極と、第１、第２の拡散層とを備え、前記フローティ
ングゲート電極に対する電子の注入・放出動作によりデ
ータの記憶を行うメモリートランジスタを含んで構成さ
れる不揮発性半導体装置であって、電子の放出動作時に
前記コントロールゲート電極と前記第１の拡散層との間
に所定の電位差を設定する電位差設定手段を含み、前記
電位差設定手段は、前記電子の放出動作が進むにつれて
設定される電位差を小さくすることを特徴とする。
【００１９】また、本発明に係る不揮発性半導体装置
は、フローティングゲート電極と、コントロールゲート
電極と、第１、第２の拡散層とを備え、前記フローティ
ングゲート電極に対する電子の注入・放出動作によりデ
ータの記憶を行うメモリートランジスタを含んで構成さ
れる不揮発性半導体装置であって、電子の放出動作時に
前記コントロールゲート電極と前記第１の拡散層との間
に所定の電位差を設定する電位差設定手段を含み、前記
電位差設定手段は、所定の大きさの電位差を設定した後
に、前記電子の放出動作が進むにつれて設定される電位
差を小さくすることを特徴とする。
【００２０】また、本発明に係る不揮発性半導体装置
は、フローティングゲート電極と、コントロールゲート
電極と、第１、第２の拡散層とを備え、前記フローティ
ングゲート電極に対する電子の注入・放出動作によりデ
ータの記憶を行うメモリートランジスタを含んで構成さ
れる不揮発性半導体装置であって、電子の放出動作時に
前記コントロールゲート電極と前記第１の拡散層との間
に所定の電位差を設定する電位差設定手段を含み、前記
電位差設定手段は、前記電子の放出動作が進むにつれて
設定される電位差の印加時間を短くし、設定される電位
差を小さくすることを特徴とする。
【００２１】この場合、前記電子の放出動作時に、前記
メモリートランジスタのしきい値電圧を検出し、この検
出結果に基づいて前記コントロールゲート電極と前記第
１の拡散層との間に印加される電位差をなくして電子の
放出動作を停止する電子放出停止手段を更に含むことが
望ましい。
【００２２】
【作用】本発明に係る不揮発性半導体装置によれば、電
位差設定手段により消去動作が行われた後、ベリファイ
動作手段によりメモリートランジスタのしきい値電圧を
検出することができる。そして、この電位差設定手段
は、検出されたしきい値電圧に基づいてメモリートラン
ジスタに印加する電位差の印加時間、あるいは電位差の
大きさを制御することができる。従って、消去後のしき
い値電圧に応じて、メモリートランジスタの消去量を制
御することが可能となる。この結果、消去後のしきい値
電圧のばらつきを適正な範囲に収め過剰消去を有効に防
止できるとともに、全体の消去に必要とされる消去時間
の最適化を図ることができる。
【００２３】また、本発明に係る不揮発性半導体装置に
よれば、消去動作が進みしきい値電圧が小さくなるにつ
れて印加時間を短く、あるいは電位差を小さく設定して
消去動作を行うことができる。このように消去動作を行
うことにより、消去動作が進みしきい値電圧が低くなる
にしたがって、しきい値電圧の負方向へのシフト量を小
さくすることができ、メモリートランジスタの過剰消去
を有効に防止できる。特に、消去動作が進むにつれて消
去の遅いメモリートランジスタと消去の早いメモリート
ランジスタのしきい値電圧が接近するという性質を利用
すれば、プロセス変動によりしきい値電圧がばらついて
も、この影響を最小限に抑えることができる。
【００２４】また、本発明に係る不揮発性半導体装置に
よれば、初回の電位差の印加により、メモリートランジ
スタのしきい値電圧をある程度所望の値に近づけた後、
消去動作が進むにつれて印加時間を短く、あるいは電位
差を小さく設定して消去動作を行うことができる。この
ように消去動作を行うことにより、過剰消去動作を有効
に防止できるとともに消去時間の最適化を図ることがで
きる。
【００２５】また、本発明に係る不揮発性半導体装置に
よれば、印加時間の長さ及び電位差の大きさの双方を変
化させながら消去動作を行うことができる。これによ
り、少ないハードウエアで、より多数のパターンの消去
動作を行うことが可能となる。
【００２６】また、本発明に係る不揮発性半導体装置に
よれば、消去動作時に、前記メモリートランジスタのし
きい値電圧を検出し消去動作を停止する消去動作停止手
段を更に設けることができる。これにより、過剰消去さ
れる前に消去動作を自動的に停止することが可能とな
る。
【００２７】
【実施例】
（１）第１の実施例 図１には本発明の第１の実施例が示される。ここでは説
明を簡単にするため４つのメモリートランジスタ１ａ〜
１ｄから成る構成として説明する。但し、実際には、こ
のメモリートランジスタから成るメモリー部は、所望の
数のメモリートランジスタがマトリックス状に配列され
ることにより形成されている。なお、以下の説明では、
電子の放出動作を消去動作、注入動作を書き込み動作と
呼び説明を進める。しかし、後述するように、これとは
逆に、電子の放出動作を書き込み動作、注入動作を消去
動作と呼んでも何等本発明の要旨を変更するものではな
い。
【００２８】図１に示す第１の実施例は、メモリートラ
ンジスタ１ａ〜１ｄ、Ｘデコーダ２、Ｙセレクタ３、書
き込み制御回路４、ベリファイ回路８、電位差設定部３
０、トランジスタ２９、４０、４２、４４、インバータ
３２、インターフェイス回路３４を含んで構成される。
ここで、インターフェイス回路３４は、Ｖｄｄ−ＧＮＤ
の電圧振幅入力をＶｐｐ−ＧＮＤの電圧振幅出力に変え
る働きを持つ。
【００２９】メモリートランジスタ１ａ〜１ｄの選択
は、Ｘデコーダ２、Ｙセレクタ３により行われる。ここ
でＸデコーダ２は、メモリートランジスタ１ａ〜１ｄの
コントロールゲートにワードライン信号ＷＬ１、ＷＬ２
を供給するものであり、この場合のＷＬ１、ＷＬ２の電
位は、ゲート電位設定部７からの信号Ｇ１により設定さ
れる。また、Ｙセレクタ３は、トランジスタ４２、４４
にＹセレクタ信号Ｙ１、Ｙ２を供給するものであり、こ
れによりビットラインＢＬ１、ＢＬ２の選択が行われ
る。
【００３０】書き込み制御回路４では、選択されたメモ
リートランジスタへの書き込み制御が行われる。また、
ベリファイ回路８は、ベリファイ動作時、即ちベリファ
イモード信号がＨレベルの場合に、メモリートランジス
タ１ａ〜１ｄのしきい値電圧を検出する回路であり、ベ
リファイ動作を選択するためのＮｃｈトランジスタ４
６、４８、プルアップ用のＰｃｈトランジスタ５０及び
インバータ５２、５４を含んで構成される。このベリフ
ァイ回路８では、ベリファイ動作時に、メモリートラン
ジスタがオン状態になるとＤｅｔｅｃｔ信号がＨレベル
となり、これにより、メモリートランジスタのしきい値
電圧が検出される。
【００３１】電位差設定部３０は、制御部５、ソース電
位設定部６、ゲート電位設定部７を含んで構成され、信
号Ｇ１、Ｓ１、ＳＸによりメモリートランジスタ１ａ〜
１ｄのコントロールゲート電極とソース領域との間の電
位差を設定している。
【００３２】制御部５は、Ｖｅｒｉｆｙ１〜ｍ信号及び
Ｅｒａｓｅ１〜ｎ信号によりゲート電位設定部７及びソ
ース電位設定部６の制御を行うものであり、消去モード
信号及びベリファイ回路８からのＤｅｔｅｃｔ信号が入
力される。ここで、消去モード信号は消去動作の設定を
行う信号であり、Ｈレベルの時に消去動作が設定され
る。
【００３３】ゲート電位設定部７は、制御部５からのＶ
ｅｒｉｆｙ１〜ｍ信号によりメモリートランジスタのコ
ントロール電極の電位を設定するものであり、プルアッ
プ用のＰｃｈトランジスタ２３、Ｎｃｈ型のトランジス
タ２４ａ〜ｍを含んで構成される。ここで、トランジス
タ２４ａ〜ｍは、異なるしきい値電圧をもつよう製造さ
れており、これによりベリファイ動作時に、Ｖｅｒｉｆ
ｙ１〜ｍ信号に対応して異なったベリファイ電圧を信号
Ｇ１に設定することが可能となる。
【００３４】ソース電位設定部６は、パルス発生回路１
１及びパルス制御回路１３を含んで構成され、トランジ
スタ２９、４０に信号Ｓ１、ＳＸを出力し、これにより
メモリートランジスタ１ａ〜１ｄのソース電位を設定し
ている。パルス発生回路１１は、ＮＡＮＤ２５、インバ
ータ２６、２７を含んで構成され、これにより所定の幅
の基準バルス波形を発生することができる。パルス制御
回路１３は、このパルス発生回路１１から入力される基
準パルス波形及び制御部５から入力される制御信号Ｅｒ
ａｓｅ１〜ｎに基づいて、所定のパルス波形を形成し、
Ｓ１信号として出力する。そして、このＳ１信号と、消
去モード信号を反転したＳＸ信号により、トランジスタ
２９、４０のオン、オフの制御が行われ、ソースライン
ＳＬの電位が設定されることになる。なお、この場合、
Ｓ１信号は、インバータ３２により反転され、インター
フェイス回路３４により電圧振幅が変更されてトランジ
スタ２９に入力される。
【００３５】次に、本第１の実施例の動作について説明
する。なお、書き込み動作は書き込み制御回路４により
行われるが、ここでは詳しい説明は省略する。
【００３６】まず、消去動作について説明する。消去動
作時には、消去モード信号がＨレベル、ベリファイモー
ド信号がＬレベルに設定される。また、Ｙセレクタ３の
出力Ｙ１、Ｙ２はＬレベル、Ｘデコーダ２の出力ＷＬ
１、ＷＬ２はＧＮＤレベルに設定される。これにより、
メモリートランジスタ１ａ〜１ｄのドレイン領域の電位
はオープンレベルに、コントロールゲート電極の電位は
ＧＮＤレベルに設定される。この状態で、トランジスタ
２９にインバータ３２、インターフェイス回路３４を介
して、所定の波形の信号Ｓ１が入力される。すると、信
号Ｓ１がＨレベルになる毎に、ソースラインＳＬがＶｐ
ｐレベルになり、メモリートランジスタ１ａ〜１ｄの消
去動作が行われることになる。
【００３７】さて、図２（Ａ）には、このようにして消
去動作を行った場合のメモリートランジスタ１ａ〜１ｄ
に印加される電位差の波形の一例が示される。同図に示
すようにこの波形は、Ｅｒａｓｅ１モードからＥｒａｓ
ｅｎモードになるにしたがって、その幅が小さくなるよ
うに形成されている。そして、このＥｒａｓｅ１〜ｎモ
ードを設定するＥｒａｓｅ１〜ｎ信号は、制御部５にお
いて、Ｖｅｒｉｆｙ１〜ｍ信号に対応して形成されるこ
とになる。この場合の対応のさせ方は全くの任意であ
り、種々のものが考えられる。例えば、Ｖｅｒｉｆｙ１
信号にＥｒａｓｅ１信号、Ｖｅｒｉｆｙ２信号にＥｒａ
ｓｅ２信号というように１対１に対応させてもよい。ま
た、例えばＶｅｒｉｆｙ１信号にＥｒａｓｅ１、２、３
信号を、Ｖｅｒｉｆｙ２にＥｒａｓｅ４信号というよう
な対応のさせ方をしてもよい。
【００３８】次に、ベリファイ動作について説明する。
ベリファイ動作は前述した消去動作を行った後毎に行わ
れる。
【００３９】ベリファイ動作時には、消去モード信号が
Ｌレベル、ベリファイモード信号がＨレベルに設定され
る。この状態で、まず、Ｘデコーダ２により、ワードラ
インＷＬ１がベリファイ電圧ＶＦ（Ｖｅｒｉｆｙ１）に
設定される。ここでベリファイ電圧ＶＦ（Ｖｅｒｉｆｙ
ｍ）とは、制御部５からのＶｅｒｉｆｙｍ信号に対応し
て設定されるベリファイ電圧を表す。次に、トランジス
タ４２がＹセレクタ３により選択されオン状態となり、
メモリートランジスタ１ａのしきい値電圧の検出が行わ
れる。即ち、メモリートランジスタ１ａのしきい値電圧
がＶＦ（Ｖｅｒｉｆｙ１）より小さくなると、ビットラ
インＢＬ１に電流が流れ、この電流がベリファイ回路８
により検出され、Ｄｅｔｅｃｔ信号がＨレベルとなる。
逆に、メモリートランジスタ１ａのしきい値電圧がＶＦ
（Ｖｅｒｉｆｙ１）よりも大きい場合は、電流は検出さ
れず、Ｄｅｔｅｃｔ信号はＬレベルとなる。
【００４０】さて、上記のように、Ｄｅｔｅｃｔ信号が
Ｌレベルの場合はメモリートランジスタ１ａのしきい値
電圧はＶＦ（Ｖｅｒｉｆｙ１）よりも大きいと考えられ
るので、ベリファイ動作を終了して再度消去動作を行う
ことになる。そして、メモリートランジスタ１ａのしき
い値電圧がＶＦ（Ｖｅｒｉｆｙ１）以下になるまで、こ
の消去・ベリファイ動作が繰り返される。そして、メモ
リートランジスタ１ａのしきい値電圧がＶＦ（Ｖｅｒｉ
ｆｙ１）以下となりＤｅｔｅｃｔ信号がＨレベルとなる
と、Ｙセレクタ３によりトランジスタ４４が選択され
て、メモリートランジスタ１ｂに対するベリファイ動作
が行われることになる。このベリファイ動作の結果、Ｄ
ｅｔｅｃｔ信号がＬレベルとなった場合は、上記と同様
に、消去・ベリファイ動作がＤｅｔｅｃｔ信号がＨレベ
ルとなるまで繰り返される。
【００４１】次に、Ｄｅｔｅｃｔ信号がＨレベルとなる
と、ワードラインＷＬ２にベリファイ電圧が設定され、
また、Ｙセレクタ３によりトランジスタ４２が選択さ
れ、メモリートランジスタ１ｃに対するベリファイ動作
が行われる。そして、メモリートランジスタ１ｃに対す
る上記と同様の消去・ベリファイ動作が終了すると、次
に、メモリートランジスタ１ｄに対するベリファイ動作
が行われる。
【００４２】以上の動作を行い、全てのメモリートラン
ジスタ１ａ〜１ｄに対応するＤｅｔｅｃｔ信号がＨレベ
ルとなると、全てのメモリートランジスタ１ａ〜１ｄの
しきい値電圧がベリファイ電圧ＶＦ（Ｖｅｒｉｆｙ１）
以下になったことが保証される。従って、次は、全ての
メモリートランジスタ１ａ〜１ｄのしきい値電圧が、Ｖ
Ｆ（Ｖｅｒｉｆｙ２）以下となるよう、上記の消去・ベ
リファイ動作が行われる。以上の動作を順次行い、全て
のメモリートランジスタ１ａ〜１ｄのしきい値電圧がＶ
Ｆ（Ｖｅｒｉｆｙｍ）以下となった時点で、全ての消去
動作が終了することになる。
【００４３】最後に、例えば０Ｖのベリファイ電圧でベ
リファイ動作を行い、メモリートランジスタ１ａ〜１ｄ
が過剰消去されていないかどうか、すなわちベリファイ
電圧が０Ｖの場合にメモリートランジスタ１ａ〜１ｄが
オンするかどうかを調べてもよい。万一、過剰消去され
たメモリートランジスタが１つでも生じた場合は、消去
モード信号をＬレベル、ベリファイモード信号をＬレベ
ルに設定する。そして、ゲート電位設定部７内のトラン
ジスタ２４ａ〜２４ｍを全てオフ状態にし、Ｘデコーダ
ー２を介して、過剰消去されたメモリートランジスタの
コントロールゲート電極に通常のＶｐｐレベルより高い
Ｖｐｐを印加することで、トンネル電流により、消去の
対象となった全メモリートランジスタに対して書き込み
を行う。その後、前回行った消去動作より短い時間で消
去動作を行うことにより、過剰消去を防止することが可
能となる。
【００４４】図３に、本第１の実施例の動作の一例をフ
ローチャートにして示す。図３に示すフローチャート
は、Ｖｅｒｉｆｙｍ信号、Ｅｒａｓｅｎ信号が３系統
（ｍ＝ｎ＝３）の場合について示されている。
【００４５】まず、ステップ１２００において、消去モ
ード信号がＨレベルに設定される。次に、ステップ１２
０２において制御部５からＥｒａｓｅ１信号が出力され
Ｅｒａｓｅ１モードになる。これにより、例えば図２
（Ａ）に示すパルス波形の電位差がメモリートランジス
タ１ａ〜１ｄに印加され、消去動作が行われる。そし
て、次にステップ１２０４において、制御部５からＶｅ
ｒｉｆｙ１信号が出力されＶｅｒｉｆｙ１モードとな
る。これにより信号Ｇ１がベリファイ電圧ＶＦ（Ｖｅｒ
ｉｆｙ１）に設定され、ベリファイ動作が行われる。
【００４６】さて、ステップ１２０４において、メモリ
ートランジスタのしきい値電圧がＶＦ（Ｖｅｒｉｆｙ
１）以上であり、Ｄｅｔｅｃｔ信号がＬレベルである
と、ステップ１２１０に示すように制御部５よりＥｒａ
ｓｅ２信号が出力されＥｒａｓｅ２モードとなる。この
場合、Ｅｒａｓｅ２モードでのパルス波形は、Ｅｒａｓ
ｅ１モードでのパルス波形よりも短いものを用いる。そ
して、このＥｒａｓｅ２モードでのパルス波形により消
去動作を行った後、ステップ１２０４に示すように再度
Ｖｅｒｉｆｙ１信号が出力されＶｅｒｉｆｙ１モードと
なる。これにより、ベリファイ電圧ＶＦ（Ｖｅｒｉｆｙ
１）によりベリファイ動作が行われることになる。
【００４７】以上の動作が、全てのメモリートランジス
タ１ａ〜１ｄに対して行われる。そして、全てのメモリ
ートランジスタ１ａ〜１ｄに対応したＤｅｔｅｃｔ信号
がＨレベルとなると、次に、ステップ１２０６に示すよ
うにＶｅｒｉｆｙ２信号が出力されＶｅｒｉｆｙ２モー
ドとなり、ベリファイ動作が行われる。
【００４８】Ｖｅｒｉｆｙ２モードによるベリファイ動
作において、Ｄｅｔｅｃｔ信号がＬレベルとなった場合
は、ステップ１２１２に示すように、Ｅｒａｓｅ３モー
ドによる消去動作が行われ、その後、再度、Ｖｅｒｉｆ
ｙ２モードによるベリファイ動作が行われる。そして、
全てのメモリートランジスタ１ａ〜１ｄに対応したＤｅ
ｔｅｃｔ信号がＨレベルとなった時点、即ち、全てのメ
モリートランジスタ１ａ〜１ｄのしきい値電圧がＶＦ
（Ｖｅｒｉｆｙ２）以下となった時点で、ステップ１２
０８に示すように全ての消去動作を停止する。
【００４９】以上のように、本実施例では、メモリート
ランジスタのしきい値電圧の検出結果に基づいて電位差
の印加時間を制御し、消去動作を行うことができる。従
って、しきい値電圧に対応した最適な消去動作を行うこ
とが出来る。この場合の制御手法として、例えば図２
（Ａ）に示すように、Ｅｒａｓｅ１モードからＥｒａｓ
ｅｍモードになるに従ってパルス幅（印加時間）を短く
してゆく手法が考えられる。この手法によれば、消去・
ベリファイ動作の回数に対するしきい値電圧のシフト量
を、従来例におけるしきい値電圧のシフト量よりも小さ
くすることができる。この結果、過剰消去を有効に防止
できるとともに、最終的に必要とされる消去時間の最適
化を図ることができる。
【００５０】例えば図１において、メモリートランジス
タ１ａが、メモリートランジスタ１ｂ〜１ｄに比べて消
去（しきい値電圧の低下）の早いメモリートランジスタ
であったとする。すると、メモリートランジスタ１ａに
対するベリファイ動作が終了し、所定のベリファイ電圧
ＶＦ１以下になったことが保証された後、メモリートラ
ンジスタ１ｂ〜１ｄに対する消去・ベリファイ動作を行
う必要がある。この際、消去動作は、全てのメモリート
ランジスタ１ａ〜１ｄに対して行われるため、メモリー
トランジスタ１ａのしきい値電圧は、消去動作が行われ
る毎にベリファイ電圧ＶＦ１よりも低くなってしまう。
この場合、従来例のベリファイ動作では、同じ長さの印
加時間でしか消去動作を行うことができない。従って、
メモリートランジスタ１ｂ〜１ｄの消去を行っている間
に、メモリートランジスタ１ａのしきい値電圧が下がり
すぎて０Ｖ以下になり、メモリートランジスタ１ａが過
剰消去されるという事態が生ずる。そして、逆に、この
過剰消去となることをおそれて、１回当りの印加時間を
短くすると、今度は、全体の消去に必要とされる消去時
間が非常に長いものとなってしまう。
【００５１】これに対して、本第１の実施例において
は、消去動作が進みメモリートランジスタのしきい値電
圧が小さくなるにつれて、電位差の印加時間を短くする
という制御が可能である。例えば、図４（Ａ）には、コ
ントロールゲート電極とソース領域との間の電位差（以
下、Ｖｓと表す）をＶｓ＝１０Ｖとし、印加時間（以
下、Ｔｓと表す）をＴｓ＝１００μ、１０μ×４（ｓｅ
ｃ）とした場合のしきい値電圧の変化を表す特性曲線ａ
が示される。これに対し、特性曲線ｂは、Ｖｓ＝１０Ｖ
として、Ｔｓ＝１００μ×５（ｓｅｃ）とした場合のし
きい値電圧の変化を表すものである。同図に示されるよ
うに、特性曲線ａは特性曲線ｂより傾きが小さくなって
いる。従って、特性曲線ａに示すように、しきい値電圧
が低くなるにつれて印加時間を短くするよう制御を行え
ば、しきい値電圧が低くなるにつれてしきい値電圧のシ
フト値を徐々に小さくするという制御が可能となること
が理解される。そして、このように制御すれば、最も消
去の遅いメモリートランジスタの消去・ベリファイ動作
を行っている間に、最も消去の早いメモリートランジス
タのしきい値電圧が低下して０Ｖ以下になること、即ち
過剰消去となることを有効に防止できる。この場合、本
実施例では、初めの印加時間を従来例よりもかなり大き
くし、その後小さくするよう制御している。従って、一
定の印加時間でしか消去動作を行えない従来例に比べ、
全体の消去に必要とされる消去時間を最適化する制御が
可能となる。
【００５２】さて、本実施例において、メモリートラン
ジスタ１ａ〜１ｄに印加される電位差の波形としては、
図２（Ａ）に示すものに限らず種々の波形を用いること
ができる。例えば、図２（Ｂ）に示すように、初回に所
定の長さのパルス波形を印加した後、メモリートランジ
スタのしきい値電圧に対応して徐々に印加時間を短くし
てゆく波形としてもよい。この場合、初回に印加するパ
ルス波形を長くし、メモリートランジスタのしきい値電
圧を所望のベリファイ電圧に接近させる。そして、その
後に、非常に印加時間の短いパルス波形で消去動作を行
えば、消去・ベリファイ動作に要する時間を非常に短縮
させることができる。 （２）第２の実施例 図６に、本発明の第２の実施例を示す。本第２の実施例
は、図１に示す第１の実施例に比べ、電位差設定部１３
０の構成及びソースラインＳＬに接続されるトランジス
タ９ａ〜９ｎの構成が異なっている。なお、以下の実施
例では、実施例１と構成が同じ部分については、符号を
同じにして説明を省略する。
【００５３】トランジスタ９ａ〜９ｎはＮｃｈ型のトラ
ンジスタであり、それぞれ異なるしきい値電圧をもつよ
う製造され、ソースラインＳＬに対して並列に接続され
ている。このトランジスタ９ａ〜９ｎのゲート電極に
は、電位差設定部１３０からの信号Ｓ１〜Ｓｎが接続さ
れている。
【００５４】電位差設定部１３０は、制御部１０５、ソ
ース電位設定部１０６、ゲート電位設定部１０７を含ん
で構成される。ここで、制御部１０５は、Ｖｅｒｉｆｙ
１〜ｍ信号及びＥｒａｓｅ１〜ｎ信号によりゲート電位
設定部１０７及びソース電位設定部１０６の制御を行う
ものであり、消去モード信号及びベリファイ回路８から
のＤｅｔｅｃｔ信号が入力されている。また、ゲート電
位設定部１０７は、プルアップ用のＰｃｈ型のトランジ
スタ２３、Ｎｃｈ型のトランジスタ２４ａ〜ｍを含んで
構成され、ベリファイ動作時に、Ｖｅｒｉｆｙ１〜ｍ信
号に対応して異なったベリファイ電圧を信号Ｇ１に設定
することができる。
【００５５】ソース電位設定部１０６は、制御部１０５
からのＥｒａｓｅ１〜ｍ信号に基づいて、トランジスタ
９ａ〜９ｍのゲート電極を制御している。これによりソ
ースラインＳＬの電位を所定の値に設定することが可能
となる。
【００５６】次に、本第２の実施例の動作について説明
する。
【００５７】まず、消去動作について説明する。消去動
作時には、消去モード信号がＨレベル、ベリファイモー
ド信号がＬレベルに設定される。また、Ｙセレクタ３の
出力Ｙ１、Ｙ２はＬレベル、Ｘデコーダ２の出力ＷＬ
１、ＷＬ２はＧＮＤレベルに設定される。この状態で、
ソース電位設定部１０６が、Ｓ１〜ｎ信号のいずれかを
Ｈレベルに設定すると、ソースラインＳＬに所定の消去
電圧が印加され、メモリートランジスタ１ａ〜１ｄの消
去動作が行われることになる。この場合、トランジスタ
９ａ〜９ｎは、それぞれ異なるしきい値電圧Ｖｔｈｎを
もつように製造されている。従って、例えばＳ１信号が
Ｈレベルとなりトランジスタ９ａがオン状態となると、
ソースラインＳＬに設定される消去電圧は、トランジス
タ９ａのしきい値電圧分だけ降下しＶｐｐ−Ｖｔｈ１に
なる。同様に、Ｓｎ信号がＨレベルとなると、ソースラ
インＳＬの電位は消去電圧Ｖｐｐ−Ｖｔｈｎに設定され
ることになる。以上のように信号Ｓ１〜Ｓｎによる選択
により、メモリートランジスタ１ａ〜１ｎに異なった消
去電圧を設定することが可能となる。この結果、メモリ
ートランジスタ１ａ〜１ｄに対する異なった消去電圧で
の消去動作が可能となる。
【００５８】図２（Ｃ）には、Ｅｒａｓｅ１〜ｎモード
に対応してメモリートランジスタ１ａ〜１ｄに印加され
る電位差の一例が示される。同図に示すように、印加さ
れる電位差の大きさは、Ｅｒａｓｅ１モードからＥｒａ
ｓｅｎモードになるにしたがって小さくなるよう設定さ
れている。そして、このＥｒａｓｅ１〜ｎモードを設定
するＥｒａｓｅ１〜ｎ信号は、制御部１０５において、
Ｖｅｒｉｆｙ１〜ｍ信号に対応して形成されることにな
る。なお、この場合の対応のさせ方は前述した実施例１
で説明したのと同様に全くの任意である。
【００５９】次に、ベリファイ動作について説明する。
【００６０】ベリファイ動作時には、消去モード信号が
Ｌレベル、ベリファイモード信号がＨレベルに設定され
る。この状態で、前述した実施例１と同様に、Ｘデコー
ダ２、Ｙセレクタ３によりベリファイ動作を行うメモリ
ートランジスタが選択される。次に、ベリファイ回路８
により、選択されたメモリートランジスタのしきい値電
圧が、ゲート電位設定部１０７により設定されたベリフ
ァイ電圧ＶＦ（Ｖｅｒｉｆｙ１）よりも大きいか小さい
かが判定される。そして、ベリファイ電圧よりも大きい
と判定されればＤｅｔｅｃｔ信号がＬレベルとなり、図
３に示すのと同様に、Ｅｒａｓｅ２信号に対応した消去
電圧により消去動作が行われる。そして、再度ベリファ
イ電圧ＶＦ（Ｖｅｒｉｆｙ１）によってベリファイ動作
が行われ、Ｄｅｔｅｃｔ信号がＨレベルになるまでこの
動作が繰り返される。Ｄｅｔｅｃｔ信号がＨレベルとな
ると、次のメモリートランジスタ選択され、上記した動
作と同様の動作が繰り返される。
【００６１】以上の動作が行われ、全てのメモリートラ
ンジスタ１ａ〜１ｄのしきい値電圧がＶＦ（Ｖｅｒｉｆ
ｙ１）以下となったところで、次のベリファイ電圧ＶＦ
（Ｖｅｒｉｆｙ２）によるベリファイ動作が行われる。
そして、最後のベリファイ電圧ＶＦ（Ｖｅｒｉｆｙｎ）
によるベリファイ動作が終了すると、全ての消去動作が
終了する。
【００６２】さて、本実施例においては、メモリートラ
ンジスタ１ａ〜１ｄに印加される、電位差の波形として
は、図２（Ｃ）に示すものに限らず種々の波形を用いる
ことができる。例えば、図２（Ｄ）に示すように、初回
に所定の大きさの電位差のパルス波形を印加した後、メ
モリートランジスタのしきい値電圧に対応して徐々に電
位差を小さくしてゆくという波形としてもよい。この場
合、初回に印加する電位差を大きくし、メモリートラン
ジスタのしきい値電圧を所望のベリファイ電圧に接近さ
せる。そして、その後に、非常に小さい電位差のパルス
波形で消去・ベリファイ動作を行えば、消去・ベリファ
イ動作に要する時間を非常に短縮させることができる。
【００６３】更に、本発明では、図２（Ｅ）に示すよう
に、電位差の大きさ、印加時間の長さを共に変化させた
電位差を印加することも可能である。この場合には、実
施例２におけるソース電位設定部１０６を、実施例１に
おけるソース電位設定部６のように印加時間の異なるパ
ルス波形を生成できるよう形成する。このようにすれ
ば、信号Ｓ１〜Ｓｎに印加時間の異なるパルス波形を設
定することが可能となり、図２（Ｅ）に示すような波形
の電位差をメモリートランジスタ１ａ〜１ｄに印加する
ことが可能となる。このような構成とすることで、例え
ば、ｎ種類の印加時間の異なる波形と、ｍ種類の電位差
の大きさの異なる波形を組み合わせて、ｎ×ｍパターン
の波形の電位差をメモリートランジスタ１ａ〜１ｄに印
加することが可能となる。この結果、より綿密に消去動
作を制御できるのと同時に、ハードウエアの削減を図る
ことも可能となる。
【００６４】なお、図４（Ｂ）には、電位差ＶｓをＶｓ
＝１２Ｖ、１０Ｖ、８Ｖと徐々に小さくし、印加時間Ｔ
ｓをそれぞれＴｓ＝１００μ（ｓｅｃ）とした場合のし
きい値電圧の変化を表す特性曲線ｃが示される。また、
同図に示す特性曲線ｄは、Ｖｓ＝１２Ｖとして、Ｔｓ＝
１００μ×３（ｓｅｃ）とした場合のしきい値電圧の変
化を表すものである。同図から理解されるように、しき
い値電圧の大きさに基づいて電位差の大きさを制御すれ
ば、実施例１と同様に、しきい値電圧が低くなるにつれ
てしきい値電圧のシフト値を徐々に小さくするという制
御が可能となる。これにより、実施例１と同様に、過剰
消去を有効に防止できるとともに、全体の消去に必要と
される消去時間を最適化することが可能となる。 （３）実施例３ 図７に、本発明の第３の実施例を示す。本第３の実施例
は、図１に示す第１の実施例に比べ、電位差設定部２３
０の構成が異なったものとなっている。
【００６５】電位差設定部２３０は、制御部２０５、ゲ
ート電位設定部２０７を含んで構成される。ここで、制
御部２０５は、ゲート電位設定部２０７の制御及びトラ
ンジスタ２９、４０のオン・オフの制御を行うものであ
り、消去モード信号及びベリファイ回路８からのＤｅｔ
ｅｃｔ信号が入力されている。また、ゲート電位設定部
２０７は、プルアップ用のＰｃｈ型のトランジスタ２
３、Ｎｃｈ型のトランジスタ２４ａ、２４ｂ、７４を含
んで構成される。このゲート電位設定部２０７により、
消去・ベリファイ動作時に、Ｖｅｒｉｆｙ１、２信号、
Ｅｒａｓｅ１信号に対応した電位差をメモリートランジ
スタ１ａ〜１ｄに印加することが可能となる。このよう
に本第３の実施例では、第１、第２の実施例のようにソ
ース電位設定部を設けなくても、メモリートランジスタ
１ａ〜１ｄに印加する電位差を制御することができる。
即ち、ゲート電位設定部２０７により、メモリートラン
ジスタ１ａ〜１ｄのコントロールゲート電極に印加する
電位を設定して、消去動作及びベリファイ動作を制御す
ることが可能となる。
【００６６】次に、本第３の実施例の動作について、図
８に示すフローチャートを用いて簡単に説明する。
【００６７】まず、ステップ２２００において、消去モ
ード信号がＨレベルに設定される。次に、ステップ２２
０２において制御部２０５からＥｒａｓｅ１信号が出力
されＥｒａｓｅ１モードとなる。これにより、Ｇ１信号
がＧＮＤレベルに、ソースラインＳＬが例えばＶｐｐ＝
１２Ｖに設定される。この結果、メモリートランジスタ
１ａ〜１ｄに１２Ｖの電位差が印加され消去動作が行わ
れることになる。次に、ステップ２２０４において、制
御部２０５からＶｅｒｉｆｙ１信号が出力されＶｅｒｉ
ｆｙ１モードとなる。これにより、信号Ｇ１が例えばＶ
Ｆ（Ｖｅｒｉｆｙ１）＝５Ｖに、ＳＬがＧＮＤレベルに
設定され、５Ｖの電位差でベリファイ動作が行われるこ
とになる。
【００６８】さて、ステップ２２０４において、メモリ
ートランジスタのしきい値電圧がＶＦ（Ｖｅｒｉｆｙ
１）＝５Ｖ以上であり、Ｄｅｔｅｃｔ信号がＬレベルで
あると、ステップ２２１０に示すようにＥｒａｓｅ２モ
ードとなる。このＥｒａｓｅ２モードでは、Ｇ１信号が
例えばＶＦ（Ｖｅｒｉｆｙ２）＝３．２Ｖに、ＳＬがＶ
ｐｐ＝１２Ｖに設定される。これにより、メモリートラ
ンジスタ１ａ〜１ｄには、電位差１２Ｖ−３．２Ｖ＝
８．８Ｖが印加され、消去動作が行われる。そして、こ
のＥｒａｓｅ２モードでの電位差により消去動作を行っ
た後、ステップ２２０４に示すように再度Ｖｅｒｉｆｙ
１信号が出力され、Ｖｅｒｉｆｙ１モードとなる。これ
により、ＶＦ（Ｖｅｒｉｆｙ１）＝５Ｖの電位差でベリ
ファイ動作が行われることになる。
【００６９】以上の動作が、全てのメモリートランジス
タ１ａ〜１ｄに対して行われる。そして、全てのメモリ
ートランジスタ１ａ〜１ｄに対応したＤｅｔｅｃｔ信号
がＨレベルとなると、次に、ステップ２２０６に示すよ
うにＶｅｒｉｆｙ２信号が出力されＶｅｒｉｆｙ２モー
ドとなる。これにより、ＶＦ（Ｖｅｒｉｆｙ２）＝３．
２Ｖの電位差でベリファイ動作が行われることになる。
【００７０】Ｖｅｒｉｆｙ２モードによるベリファイ動
作において、Ｄｅｔｅｃｔ信号がＬレベルとなった場合
は、ステップ２２１２に示すように、Ｅｒａｓｅ３モー
ドによる消去動作が行われる。Ｅｒａｓｅ３モードで
は、Ｇ１信号が例えばＶＦ（Ｖｅｒｉｆｙ１）＝５Ｖ
に、ＳＬがＶｐｐ＝１２Ｖに設定される。これにより、
メモリートランジスタ１ａ〜１ｄには、電位差１２Ｖ−
５Ｖ＝７Ｖが印加され、消去動作が行われる。そして、
このＥｒａｓｅ２モードでの電位差により消去動作を行
った後、再度、Ｖｅｒｉｆｙ２モードによるベリファイ
動作が行われる。そして、全てのメモリートランジスタ
１ａ〜１ｄに対応したＤｅｔｅｃｔ信号がＨレベルとな
った時点、即ち、全てのメモリートランジスタ１ａ〜１
ｄのしきい値電圧がＶＦ（Ｖｅｒｉｆｙ２）＝３．２Ｖ
以下となった時点で、ステップ２２０８に示すように全
ての消去動作が停止される。
【００７１】以上のように本第３の実施例によれば、ゲ
ート電位設定部２０７によりコントロールゲート電極の
電位を制御するだけで、消去動作及びベリファイ動作の
両方の制御が可能となる。従って、回路点数を少なくす
ることができるとともに、制御方法を簡略化でき、設計
時間の短縮化を図ることが可能となる。 （４）第４の実施例 図９に、本発明の第４の実施例を示す。本第４の実施例
は、メモリートランジスタ１ａ〜１ｄ、Ｘデコーダ３０
２、Ｙセレクタ３０３、書き込み制御回路３０４、トラ
ンジスタ２９、４０、４２、４４、消去動作停止手段９
８、ＮＡＮＤ９４、インバータ３２、９６、インターフ
ェイス回路３４、電位差設定部３３０を含んで構成され
る。なお、以下に述べる第４、第５の実施例は、前述し
た第１〜第３の実施例と異なり、ベリファイ動作を行わ
ない場合の実施例である。
【００７２】メモリートランジスタ１ａ〜１ｄの選択
は、Ｘデコーダ３０２、Ｙセレクタ３０３により行われ
る。また、メモリートランジスタ１ａ〜１ｄの書き込み
制御は書き込み制御回路３０４により行われる。
【００７３】消去動作停止手段９８は、Ｎｃｈ型のトラ
ンジスタ５６、５８、しきい値電圧検出回路９０、ラッ
チ９２を含んで構成される。しきい値電圧検出回路９０
は、消去動作時、トランジスタ５６、５８がオン状態に
なった時に、ビットラインＢＬ１、ＢＬ２の電位を検出
する回路である。このしきい値電圧検出回路９０は、プ
ルアップ用のＰｃｈ型のトランジスタ８８と、Ｎｃｈ型
のトランジスタ８６を含んで構成される。そして、消去
動作時に、メモリートランジスタ１ａ〜１ｄのいずれか
がオン状態となると、検出信号１がＬレベルとなるよう
形成されている。
【００７４】しきい値電圧検出回路９０の出力である検
出信号１は、ラッチ９２にラッチされ、検出信号２とし
てＮＡＮＤ９４及びインバータ９６に入力される。そし
て、ＮＡＮＤ９４の出力ＳＸはトランジスタ４０に出力
され、インバータ９６の出力は、検出信号３として電位
差設定部３３０に出力される。
【００７５】電位差設定部３０には消去モード信号と検
出信号３が入力され、これによりパルス波形状のＳ１信
号が生成される。このＳ１信号は、インバータ３２、イ
ンターフェイス回路３４を介して、Ｐｃｈ型のトランジ
スタ２９に入力され、これによりメモリートランジスタ
１ａ〜１ｄのコントロールゲート電極とソース領域との
間の電位差が設定される。
【００７６】次に、本第４の実施例の動作を説明する。
【００７７】書き込み動作時には、消去モード信号をＬ
レベルに設定する。そして、Ｘデコーダ３０２、Ｙデコ
ーダ３０３により、書き込み動作を行うメモリートラン
ジスタを選択し、書き込み制御回路３０４により所定の
電位を供給してデータの書き込みを行う。
【００７８】消去動作時には、消去モード信号をＨレベ
ルに設定する。また、Ｘデコーダ３０２の出力ＷＬ１、
ＷＬ２を例えばＷＬ１＝ＷＬ２＝０．５Ｖに設定し、Ｙ
セレクタ３０３の出力Ｙ１、Ｙ２をＬレベルに設定す
る。
【００７９】このように設定することで、ビットライン
ＢＬ１、ＢＬ２はオープンレベル、ワードラインＷＬ
１、ＷＬ２は０．５Ｖ、ソースラインＳＬはオープンレ
ベルに設定される。この状態で、電位差設定部３３０に
より信号Ｓ１が出力される。すると、信号Ｓ１がＨレベ
ルとなる毎に、トランジスタ２９がオン状態となり、メ
モリートランジスタ１ａ〜１ｄのソース領域にＶｐｐレ
ベルの電位が印加される。これにより、メモリートラン
ジスタ１ａ〜１ｄの消去動作が行われる。
【００８０】消去動作が進み、メモリートランジスタ１
ａ〜１ｄのしきい値電圧が下がり、メモリートランジス
タのいずれか１つのしきい値電圧が０．５Ｖ以下になる
と、そのメモリートランジスタがオン状態となる。する
と、図９のＢＸの電位が上昇し、このＢＸの電位が例え
ば０．８Ｖ以上になったところで、トランジスタ８６が
オン状態となり、検出信号１がＬレベルとなる。この結
果、検出信号２がＬレベルとなりトランジスタ４０がオ
ン状態となるとともに、電位差設定部３３０にＨレベル
となった検出信号３が入力される。これにより、電位差
設定部３３０は、Ｓ１信号をＧＮＤレベルに設定し、消
去動作が停止する。
【００８１】さて、本実施例では、例えば図１０（Ａ）
に示す電位差の波形が、メモリートランジスタ１ａ〜１
ｄに印加される。この波形は、同図に示すように、消去
動作が進むにつれて、印加時間が短くなる波形となって
いる。このような電位差の波形を印加することにより、
前述した実施例１と同様に、消去動作が進むにつれてし
きい値電圧のシフト量を小さくすることが可能となる。
図５にこの様子が示される。
【００８２】図５は、消去電圧印加時間に対するメモリ
ートランジスタのしきい値電圧の低下を示す特性図であ
る。図５において、特性曲線Ｍ、Ｎは従来例のものであ
り、特性曲線Ｍは最も消去の遅いメモリートランジスタ
の、特性曲線Ｍは最も消去の早いメモリートランジスタ
のしきい値電圧の低下を表している。同様に、特性曲線
Ｋ、Ｌは、本実施例のものであり、特性曲線Ｋは最も消
去の遅いメモリートランジスタの、特性曲線Ｌは消去の
最も早いメモリートランジスタのしきい値電圧の低下を
表している。同図に示すように、本実施例の特性曲線
Ｋ、Ｌの方が従来例の特性曲線Ｍ、Ｎよりも傾きが小さ
く、しきい値電圧の負方向へのシフト量が小さい。ま
た、同図に示すように、本実施例の場合も従来例の場合
も共に、しきい値電圧の低下が進むにつれて、消去の遅
いメモリートランジスタと消去の早いメモリートランジ
スタのしきい値電圧の幅Ｘ、Ｙが狭まってくる。このよ
うにしきい値電圧の幅Ｘ、Ｙの幅が狭まっていくる理由
は以下の通りである。
【００８３】例えば、今、消去の遅いメモリートランジ
スタのフローティングゲート電極の電位が−５Ｖとなっ
ており、消去の早いメモリートランジスタのフローティ
ングゲート電極の電位が−３Ｖとなっていたとする。こ
こで、メモリートランジスタのしきい値電圧は、フロー
ティングゲート電極に蓄積された電子、即ちフローティ
ングゲート電極の電位により決定される。従って、この
場合は、消去の遅いメモリートランジスタの方が消去の
早いメモリートランジスタよりもしきい値電圧が高いこ
とになる。この状態で例えば、メモリートランジスタの
ソース領域に１０Ｖの電位が印加されたとする。する
と、消去の遅いメモリートランジスタのフローティング
ゲート電極とソース領域の電位差（以下、Ｖｆｓと呼
ぶ）は１５Ｖになるのに対し、消去の早いメモリートラ
ンジスタのＶｆｓは１３Ｖととなる。通常、トンネル電
流による電子の放出量、つまりしきい値電圧の負方向へ
のシフト量はＶｆｓが大きいほど多くなる。従って、こ
の場合は、消去の遅いメモリートランジスタの方のが負
方向へのシフト量が多くなる。そして、このようにしき
い値電圧が負にシフトすると、メモリートランジスタの
フローティングゲート電極の電位はそれぞれ例えば−４
Ｖ、−２．５Ｖとなり、両メモリートランジスタのしき
い値電圧の値が接近する。そして、次の消去動作では、
Ｖｆｓは、それぞれのメモリートランジスタで１４Ｖ、
１２．５Ｖとなるため、前回と同様消去の遅いメモリー
トランジスタの方が負方向へのシフト量が大きくなる。
この結果、両メモリートランジスタのしきい値電圧の値
は更に接近することになる。このようにして消去が進む
と、両メモリートランジスタのしきい値電圧が徐々に接
近し、図５に示すように、特性曲線ＫＬ間及びＭＮ間で
のしきい値電圧の幅Ｘ、Ｙが狭まってゆくことになる。
【００８４】さて、本実施例では、消去動作が進むにつ
れて電位差の印加時間を短くしている。従って、図５に
示すようにしきい値電圧が小さくなるにつれて特性曲線
Ｋ、Ｌの傾きを小さくすることができる。この結果、例
えば消去の早いメモリートランジスタのしきい値電圧が
０．５Ｖ以下となり、消去動作停止回路９０が働いた時
点で（同図のＢ点）、特性曲線Ｋ、Ｌのしきい値電圧の
幅Ｘ0 を十分小さくすることができる。従って、この時
点での消去の最も遅いメモリートランジスタのしきい値
電圧を１．３Ｖ以下とすることができる（同図のＡ
点）。この結果、データ読み出し時における下限動作マ
ージンを十分に大きくとることができ、読み出し動作の
高スピード化、安定化を図ることができる。
【００８５】これに対し、従来例では、消去動作が進ん
でも同じ印加時間の電位差でしか消去を行うことができ
ない。従って、しきい値電圧が低くなっても特性曲線
Ｍ、Ｎの傾きを本実施例に比べてあまり小さくすること
ができない。この結果、消去の早いメモリートランジス
タのしきい値電圧が例えば０．５Ｖ以下となった時点で
（同図のＤ点）、特性曲線のＭ、Ｎのしきい値電圧の幅
Ｙ0 が大きいままであり、消去の最も遅いメモリートラ
ンジスタのしきい値電圧は２．０Ｖ程度となってしまう
（同図のＣ点）。従って、本実施例に比べて下限動作マ
ージンを十分にとることができない。特に、プロセス変
動によりしきい値電圧がばらつき、消去の遅いメモリー
トランジスタと早いメモリートランジスタでのしきい値
電圧の幅Ｙが広がった場合に、これを吸収することがで
きず、読み出し動作不良を起こす可能性が非常に高くな
る。これに対し、本実施例では、このようにプロセスが
変動してしきい値電圧がばらついても、十分にこれを吸
収することができ、歩留まりの向上、信頼性の向上を図
ることができる。
【００８６】以上のように図５に示す特性曲線を利用す
れば、消去の最も早いメモリートランジスタのしきい値
電圧を検出して、消去の最も遅いメモリートランジスタ
のしきい値電圧が一定値以下になるよう保証できる。同
様に、図５に示す特性曲線を利用すれば、消去の最も遅
いメモリートランジスタのしきい値電圧を検出して、消
去の最も速いメモリートランジスタのしきい値電圧が一
定値以上になるよう保証できる。例えば、図５における
特性曲線Ｍ、Ｎでは、消去の遅いメモリートランジスタ
のしきい値電圧が例えば３．２Ｖとなった時点で（同図
のＧ点）、消去の早いメモリートランジスタのしきい値
電圧は１．２Ｖになってしまう（同図のＨ点）。このた
め、過剰消去に対する十分なマージンをとることができ
ない。これに対して、特性曲線Ｋ、Ｌでは、消去の遅い
メモリートランジスタのしきい値電圧が３．２Ｖとなっ
た時点で（同図のＥ点）、消去の早いメモリートランジ
スタのしきい値電圧が１．８Ｖとなる（同図のＦ点）。
従って、過剰消去に対する十分なマージンをとることが
でき、歩留まりの向上、信頼性の向上を図ることができ
る。
【００８７】なお、本実施例における電位差の波形とし
ては、図１０（Ａ）に示すものに限らず種々の波形を用
いることができる。例えば、図１０（Ｂ）に示すよう
に、初回に所定の長さのパルス波形を印加した後、メモ
リートランジスタのしきい値電圧に対応して徐々に印加
時間を短くしてゆく波形としてもよい。この場合、初回
に印加するパルス波形を比較的長くし、その後に、非常
に印加時間の短いパルス波形で消去動作を行えば、消去
動作に要する時間を非常に短縮させることができる。
【００８８】また、図１１には、電位差設定部３３０の
具体的な回路構成の一例が示され、図１２には、この回
路の動作タイミング図が示される。図１１に示されるよ
うに、この場合の電位差設定部３３０は、パルス出力回
路１００、パルス発生回路１０２、１０４、１０６、フ
リップフロップ１０８、１１０を含んで構成される。
【００８９】ここで、パルス出力回路１００は、パルス
発生回路１０２、１０４、１０６のいずれかよりパルス
波形が入力される毎に、ＨレベルのＳ１信号を出力する
回路である。また、パルス発生回路１０２、１０４、１
０６は、フリップフロップ１０８、１１０からの入力信
号に応じて所定の幅のパルス波形を発生する回路であ
る。この場合、パルス発生回路１０６が最も長い幅のパ
ルス波形を発生し、パルス発生回路１０２が最も短い幅
のパルス波形を発生するよう形成されている。
【００９０】フリップフロップ１０８のＣＬ端子（クロ
ック端子）には、消去モード信号が入力され、その出力
が後段のフリップフロップ１１０のＣＬ端子に出力され
ている。そして、Ｒ端子（リセット端子）には、検出信
号３に入力され、これによりフリップフロップのリセッ
ト動作が行われる。
【００９１】以上のような構成の電位差設定部３３０に
より、図１２に示すような波形のＳ１信号が出力され
る。同図に示すように、消去モード信号がＨレベルとな
る事に、所定のパルスの幅のＳ１信号が出力される。そ
して、この場合のＳ１信号のパルス幅は、消去回数が増
える毎に、短くなるように形成されている。これによ
り、消去動作が進むにつれて、消去動作時のしきい値電
圧のシフト量を小さくすることができる。 （５）第５の実施例 図１３に、本発明の第５の実施例を示す。本第５の実施
例は、図９に示す第４の実施例に比べ、電位差設定部４
３０の構成、ソースラインＳＬに接続されるトランジス
タ９ａ〜９ｎの構成、消去動作停止回路９９の構成が異
なっている。
【００９２】消去動作停止回路９９はトランジスタ８
０、８２を含んで構成され、消去動作時に、トランジス
タ８０、８２がオン状態となり、ビットラインＢＬ１、
ＢＬ２にＧＮＤレベルの電位を印加する機能を有する。
消去動作停止回路９９をこのような構成とすることによ
り、メモリートランジスタ１ａ〜１ｄのいずれかがオン
状態となると、ソースラインＳＬの電位がＧＮＤレベル
に引っ張られ、メモリートランジスタ１ａ〜１ｄの消去
動作が停止することになる。
【００９３】トランジスタ９ａ〜９ｎはＮｃｈ型のトラ
ンジスタであり、それぞれ異なるしきい値電圧をもつよ
う製造され、ソースラインＳＬに対して並列に接続され
ている。このトランジスタ９ａ〜９ｎのゲート電極に
は、電位差設定部４３０からの信号Ｓ１〜Ｓｎが接続さ
れている。
【００９４】電位差設定部４３０は、消去モード信号が
Ｈレベルとなる毎に、順次Ｓ１〜Ｓｎ信号を、トランジ
スタ９ａ〜９ｎに出力する構成となっている。これによ
り、トランジスタ９ａ〜９ｎが順次オン状態になり、メ
モリートランジスタ１ａ〜１ｄに消去電圧が印加され、
消去動作が行われることになる。この場合、トランジス
タ９ａ〜９ｎは、それぞれ異なるしきい値電圧Ｖｔｈｎ
をもつように製造されている。従って、例えばＳ１信号
がＨレベルとなりトランジスタ９ａがオン状態となる
と、ソースラインＳＬに設定される消去電圧は、トラン
ジスタ９ａのしきい値電圧分だけ降下しＶｐｐ−Ｖｔｈ
１になる。同様に、Ｓｎ信号がＨレベルとなると、ソー
スラインＳＬは消去電圧Ｖｐｐ−Ｖｔｈｎに設定される
ことになる。 次に、本第５の実施例の動作について説
明する。
【００９５】書き込み動作は前記の第４の実施例のと同
様に行われるため説明を省略する。
【００９６】消去動作時には、消去モード信号をＨレベ
ルに設定する。また、Ｘデコーダ回路３０２の出力ＷＬ
１、ＷＬ２は例えばＷＬ１＝ＷＬ２＝０．５Ｖになるよ
うに設定し、Ｙセレクタ３０３の出力Ｙ１、Ｙ２はＬレ
ベルに設定する。また、消去停止回路９９により、ビッ
トラインＢＬ１、ＢＬ２は、ＧＮＤレベルに設定され
る。
【００９７】この状態で、電位差設定部４３０により信
号Ｓ１が出力される。すると、トランジスタ９ａがオン
状態となり、メモリートランジスタ１ａ〜１ｄのソース
領域にＶｐｐ−Ｖｔｈ１レベルの電位が印加される。こ
れにより、メモリートランジスタ１ａ〜１ｄの消去動作
が行われる。次に、消去モード動作信号がＬレベルとな
った後、再度Ｈレベルとなると、電位差設定部４３０に
よりＳ２信号がＨレベルに設定される。この結果、メモ
リートランジスタ１ａ〜１ｄのソース領域に、Ｖｐｐ−
Ｖｔｈ２レベルの電位が印加される。同様にして、メモ
リートランジスタ１ａ〜１ｄのソース領域には、順次Ｖ
ｐｐ−Ｖｔｈｎの電位が印加され、消去動作が行われる
ことになる。
【００９８】消去動作が進み、メモリートランジスタ１
ａ〜１ｄのしきい値電圧が下がり、メモリートランジス
タのいずれか１つのしきい値電圧が０．５Ｖ以下になる
と、そのメモリートランジスタがオン状態となる。この
場合、前記したようにビットラインＢＬ１、ＢＬ２の電
位は、消去停止回路９９のトランジスタ８０、８２によ
りＧＮＤレベルに設定されている。従って、ソースライ
ンＳＬの電位が、オン状態となったメモリートランジス
タを介して、このトランジスタ８０、８２によりＧＮＤ
レベルに引っ張られ、この結果、消去動作が停止するこ
とになる。
【００９９】さて、本実施例では、電位差設定部４３０
の出力信号Ｓ１〜Ｓｎにより、例えば図１０（Ｃ）に示
す電位差の波形が、メモリートランジスタ１ａ〜１ｄに
印加される。この波形は、同図に示すように、消去動作
が進むにつれて、電位差が小さくなる波形となってい
る。このような電位差の波形を印加することにより、前
述した実施例４と同様に、消去電圧の印加時間に対する
しきい値電圧のシフト量を、従来例におけるしきい値電
圧のシフト量よりも小さくすることができる。この結
果、実施例４と同様に、プロセス変動によるしきい値電
圧のばらつきを、十分吸収でき、歩留まり、信頼性の高
い不揮発性半導体装置を提供できることとなる。
【０１００】なお、本実施例における電位差の波形とし
ては、図１０（Ｃ）に示すものに限らず種々の波形を用
いることができる。例えば、図１０（Ｄ）に示すよう
に、初回に所定の長さのパルス波形を印加した後、メモ
リートランジスタのしきい値電圧に対応して徐々に電位
差を小さくしてゆく波形としてもよい。この場合、初回
に印加する電位差を比較的大きくし、その後に、非常に
電位差の小さいパルス波形で消去動作を行えば、消去動
作に要する時間を非常に短縮させることができる。
【０１０１】更に、本発明では、図１０（Ｅ）に示すよ
うに、電位差の大きさ、印加時間をともに変化させた電
位差を印加することも可能である。このような電位差の
波形とすれば、例えば、ｎ種類の印加時間の異なる波形
と、ｍ種類の電位差の大きさの異なる波形とを組み合わ
せて、ｎ×ｍパターンの波形の電位差をメモリートラン
ジスタ１ａ〜１ｄに印加することが可能となる。この結
果、より綿密に消去動作を制御でき、ハードウエアの削
減を図ることも可能となる。
【０１０２】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。
【０１０３】例えば、本発明においてメモリートランジ
スタ１ａ〜１ｄに印加される電位差の波形のパターンと
しては、図２（Ａ）〜（Ｄ）、図１０（Ａ）〜（Ｄ）に
示すものに限らるものではなく、種々のパターンを用い
ることができる。
【０１０４】また、本発明におけるベリファイ動作の手
法は、実施例に示す手法に限られるものではない。例え
ばベリファイ動作を１メモリートランジスタ毎にではな
く、ワードライン毎、あるいはビットライン毎に行って
もよい。また、ベリファイ回路８を複数設けて、並列処
理によりベリファイ動作を行ってもよい。
【０１０５】また、本第４、第５の実施例では、消去動
作停止手段を設けて消去動作を自動的に停止する手法に
ついて示した。しかし、本発明はこれに限らず、例えば
あらかじめ定められた一定の回数の消去動作で消去を停
止するという構成としてもよい。また、消去動作中にメ
モリートランジスタが過剰消去されたか否かをモニター
して、過剰消去された場合には、例えば外部に設けた所
定の制御装置により、消去モード信号をＬレベルに設定
して消去動作を停止するという構成としてもよい。
【０１０６】また、本実施例では、書き込み動作時に、
ホットエレクロンによりフローティングゲート電極に電
子を注入し、消去動作時にトンネル電流により電子を放
出する例について説明したが、本発明はこれに限られる
ものではない。即ち、ホットエレクトロンまたはトンネ
ル電流の別を問わず、少なくとも、フローティングゲー
ト電極への電子の放出・注入によりしきい値電位を調整
できるものであれば、各種のメモリーセルに適用でき
る。また、書き込み動作、消去動作の呼び名も全く問わ
ず、電子の放出・注入の相手先は、ドレイン領域、ソー
ス領域、半導体基板の別を問わない。従って、例えば、
図１４（Ａ）、（Ｂ）あるいは（Ｃ）（Ｄ）に示す構成
のメモリーセルにも適用できる。即ち、図１４（Ａ）、
（Ｃ）では、トンネル電流により、電子をドレイン領域
に放出することにより書き込み動作を行っており、図１
４（Ｂ）、（Ｄ）では、同様にトンネル電流により半導
体基板から電子を注入することにより消去動作を行って
いる。このような場合でも、本発明は、当然適用できる
ことになる。
【０１０７】
【発明の効果】本発明に係る不揮発性半導体装置によれ
ば、検出されたしきい値電圧に基づいて、電位差の印加
時間、あるいは電位差の大きさを制御し、メモリートラ
ンジスタの消去量を制御することができる。これによ
り、過剰消去を有効に防止できるとともに消去時間の最
適化を図ることができ、歩留まりの向上、信頼性の向上
を図ることができる。
【０１０８】また、本発明に係る不揮発性半導体装置に
よれば、消去動作が進むにつれて印加時間を短く、ある
いは電位差を小さく設定して消去動作を行うことができ
る。これにより消去動作が進むにつれてしきい値電圧の
負方向へのシフト量を小さくすることができ、メモリー
トランジスタの過剰消去を有効に防止できる。特に、消
去動作が進むにつれて消去の遅いメモリートランジスタ
と消去の早いメモリートランジスタのしきい値電圧が接
近するという性質を利用すれば、プロセス変動によりし
きい値電圧がばらついても、この影響を最小限に抑える
ことができる。この結果、メモリートランジスタの歩留
まり、信頼性を大幅に向上させることができる。
【０１０９】また、本発明に係る不揮発性半導体装置に
よれば、初回に所定の電位差を印加した後、消去動作が
進むにつれて印加時間を短く、あるいは電位差を小さく
設定して消去動作を行うことができる。従って、より簡
易な制御方法で、過剰消去動作を有効に防止できるとと
もに消去時間の最適化を図ることができる。
【０１１０】また、本発明に係る不揮発性半導体装置に
よれば、印加時間の長さ及び電位差の大きさの双方を変
化させながら消去動作を行うことができる。これによ
り、少ないハードウエアで、より多数のパターンの消去
動作を行うことができ、歩留まりの向上、コストの低
減、設計時間の短縮化を図ることができる。
【０１１１】また、本発明に係る不揮発性半導体装置に
よれば、消去動作停止手段を更に設けることで、消去動
作を自動的に停止できる。これにより、簡易な手法で、
より確実に過剰消去を防止することができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体装置の第１の実施例を
示す回路図である。
【図２】メモリートランジスタに設定される電位差の波
形の一例を示す電位図である。
【図３】第１の実施例の動作の一例を説明するためのフ
ローチャートである。
【図４】所定の大きさの電位差、所定の長さの印加時間
により消去動作を行った場合のしきい値電圧の変化を表
す特性図である。
【図５】消去電圧の印加時間に対するしきい値電圧の変
化を表す特性図である。
【図６】本発明の不揮発性半導体装置の第２の実施例を
示す回路図である。
【図７】本発明の不揮発性半導体装置の第３の実施例を
示す回路図である。
【図８】第３の実施例の動作の一例を説明するためのフ
ローチャートである。
【図９】本発明の不揮発性半導体装置の第４の実施例を
示す回路図である。
【図１０】メモリートランジスタに設定される電位差の
波形の一例を示す電位図である。
【図１１】第４の実施例における電位差設定部の構成の
一例を示す回路図である。
【図１２】第４の実施例における電位差設定部の動作タ
イミング図である。
【図１３】本発明の不揮発性半導体装置の第５の実施例
を示す回路図である。
【図１４】他の書き込み、消去動作を行うメモリートラ
ンジスタの一例を示す断面図である。
【図１５】フラッシュ型ＥＥＰＲＯＭの断面図である。
【図１６】従来の不揮発性半導体装置の実施例を示す回
路図である。
【符号の説明】
１ａ〜ｄ メモリ−トランジスタ ２、３０２、８０２ Ｘデコーダー ３、３０３、８０３ Ｙセレクター ４、３０４、８０４ 書き込み制御回路 ５、１０５、２０５ 制御部 ６、１０６ ソース電位設定部 ７、１０７、２０７ ゲート電位設定部 ３０、１３０、２３０、３３０、４３０ 電位差設定部 ８ ベリファイ回路回路 ９ａ〜９ｎ Ｎチャネル型トランジスタ １１ パルス発生回路 １３ パルス制御回路 ２４ａ〜２４ｎ Ｎチャネル型トランジスタ ９０ しきい値電圧検出回路 ９８、９９ 消去動作停止回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−54683（ＪＰ，Ａ) 特開 平５−258581（ＪＰ，Ａ) 特開 平３−296998（ＪＰ，Ａ) 特開 平１−113997（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/02

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 フローティングゲート電極と、コントロ
    ールゲート電極と、第１、第２の拡散層とを備え、前記
    フローティングゲート電極に対する電子の注入・放出動
    作によりデータの記憶を行うメモリートランジスタを含
    んで構成される不揮発性半導体装置であって、 電子の放出動作時に前記コントロールゲート電極と前記
    第１の拡散層との間に所定の電位差を設定する電位差設
    定手段と、 電子の放出動作後しきい値電圧をモニタするベリファイ
    動作時に前記メモリートランジスタのしきい値電圧を検
    出するベリファイ動作手段とを含み、 前記電位差設定手段は、前記ベリファイ動作手段により
    検出されたしきい値電圧の検出結果に基づいて電位差の
    印加時間を制御すると共に、 前記電位差設定手段は、前記ベリファイ動作手段により
    検出されたしきい値電圧の検出結果に基づいて、印加時
    間のみならず電位差の大きさも制御する ことを特徴とす
    る不揮発性半導体装置。
  2. 【請求項２】 フローティングゲート電極と、コントロ
    ールゲート電極と、第１、第２の拡散層とを備え、前記
    フローティングゲート電極に対する電子の注入・放出動
    作によりデータの記憶を行うメモリートランジスタを含
    んで構成される不揮発性半導体装置であって、 電子の放出動作時に前記コントロールゲート電極と前記
    第１の拡散層との間に所定の電位差を設定する電位差設
    定手段と、 電子の放出動作後しきい値電圧をモニタするベリファイ
    動作時に前記メモリートランジスタのしきい値電圧を検
    出するベリファイ動作手段とを含み、 前記電位差設定手段は、前記ベリファイ動作手段により
    検出されたしきい値電圧の検出結果に基づいて電位差の
    印加時間を制御し、 前記電位差設定手段、前記ベリファイ動作手段によりメ
    モリートランジスタの電子放出動作、ベリファイ動作を
    行い、しきい値電圧が負となるメモリートランジスタが
    検出された場合には、電子放出動作の対象となった全メ
    モリートランジスタに対して書き込み動作を行い、書き
    込み動作の後に、前回に行った電子放出動作よりも短い
    印加時間の電位差をメモリートランジスタのコントロー
    ルゲート 電極と第１の拡散層との間に設定して、メモリ
    ートランジスタの電子放出動作を行う ことを特徴とする
    不揮発性半導体装置。
  3. 【請求項３】 フローティングゲート電極と、コントロ
    ールゲート電極と、第１、第２の拡散層とを備え、前記
    フローティングゲート電極に対する電子の注入・放出動
    作によりデータの記憶を行うメモリートランジスタを含
    んで構成される不揮発性半導体装置であって、 電子の放出動作時に前記コントロールゲート電極と前記
    第１の拡散層との間に所定の電位差を設定する電位差設
    定手段と、 電子の放出動作後しきい値電圧をモニタするベリファイ
    動作時に前記メモリートランジスタのしきい値電圧を検
    出するベリファイ動作手段とを含み、 前記電位差設定手段は、前記ベリファイ動作手段により
    検出されたしきい値電圧の検出結果に基づいて電位差の
    印加時間を制御すると共に、 前記電位差設定手段は、メモリートランジスタの電子放
    出動作が進み、前記ベリファイ動作手段により検出され
    るメモリートランジスタのしきい値電圧が低くなるにつ
    れて、電位差の印加時間を短くする ことを特徴とする不
    揮発性半導体装置。
  4. 【請求項４】 請求項１乃至３のいずれかにおいて、 前記電位差設定手段による電子の放出動作の制御及び前
    記ベリファイ動作手段によるしきい値電圧の検出が、と
    もに前記コントロールゲート電極に印加する電位を制御
    することにより行われることを特徴とする不揮発性半導
    体装置。
  5. 【請求項５】 フローティングゲート電極と、コントロ
    ールゲート電極と、第１、第２の拡散層とを備え、前記
    フローティングゲート電極に対する電子の注入・放出動
    作によりデータの記憶を行うメモリートランジスタを含
    んで構成される不揮発性半導体装置であって、 電子の放出動作時に前記コントロールゲート電極と前記
    第１の拡散層との間に所定の電位差を設定する電位差設
    定手段と、 電子の放出動作時に、メモリートランジスタのしきい値
    電圧を検出し、この検出結果に基づいてコントロールゲ
    ート電極と第１の拡散層との間に印加される電位差をな
    くして電子の放出動作を停止する電子放出停止手段とを
    含み、 前記電子放出停止手段は、前記電位差設定手段による電
    位設定によりメモリートランジスタのしきい値電圧が低
    下し、電子放出動作の速いメモリートランジスタのしき
    い値電圧が所定電圧以下になった場合に、電子放出動作
    の対象となった全メモリートランジスタの電子放出動作
    を停止し、 前記電位差設定手段は、前記電子放出停止手段がメモリ
    ートランジスタの電子放出動作を停止するまでの間、メ
    モリートランジスタのしきい値電圧が低くなるにつれて
    印加時間が短くなる電位差を、印加時間の長さが異なる
    少なくとも３以上のパルス波形を用いて、メモリートラ
    ンジスタのコントロールゲート電極と第１の拡散層との
    間に設定する ことを特徴とする不揮発性半導体装置。
  6. 【請求項６】 フローティングゲート電極と、コントロ
    ールゲート電極と、第１、第２の拡散層とを備え、前記
    フローティングゲート電極に対する電子の注入・放出動
    作によりデータの記憶を行うメモリートランジスタを含
    んで構成される不揮発性半導体装置であって、 電子の放出動作時に前記コントロールゲート電極と前記
    第１の拡散層との間に所定の電位差を設定する電位差設
    定手段を含み、 前記電位差設定手段は、前記電子の放出動作が進むにつ
    れて設定される電位差の印加時間を短くし、設定される
    電位差を小さくすることを特徴とする不揮発性半導体装
    置。
  7. 【請求項７】 請求項６において、 前記電子の放出動作時に、前記メモリートランジスタの
    しきい値電圧を検出し、この検出結果に基づいて前記コ
    ントロールゲート電極と前記第１の拡散層との間に印加
    される電位差をなくして電子の放出動作を停止する電子
    放出停止手段を更に含むことを特徴とする不揮発性半導
    体装置。
JP16007693A 1992-06-09 1993-06-03 不揮発性半導体装置 Expired - Fee Related JP3348466B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP16007693A JP3348466B2 (ja) 1992-06-09 1993-06-03 不揮発性半導体装置
US08/072,396 US5475249A (en) 1992-06-09 1993-06-07 Nonvolatile semiconductor device to erase with a varying potential difference
US08/518,996 US5798546A (en) 1992-06-09 1995-08-24 Nonvolatile semiconductor device

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP14953092 1992-06-09
JP4-149530 1992-06-09
JP4-155083 1992-06-15
JP15508392 1992-06-15
JP16007693A JP3348466B2 (ja) 1992-06-09 1993-06-03 不揮発性半導体装置

Publications (2)

Publication Number Publication Date
JPH0668688A JPH0668688A (ja) 1994-03-11
JP3348466B2 true JP3348466B2 (ja) 2002-11-20

Family

ID=27319778

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16007693A Expired - Fee Related JP3348466B2 (ja) 1992-06-09 1993-06-03 不揮発性半導体装置

Country Status (2)

Country Link
US (2) US5475249A (ja)
JP (1) JP3348466B2 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3348466B2 (ja) * 1992-06-09 2002-11-20 セイコーエプソン株式会社 不揮発性半導体装置
JP3737525B2 (ja) * 1994-03-11 2006-01-18 株式会社東芝 半導体記憶装置
JP4038823B2 (ja) 1995-08-31 2008-01-30 株式会社ルネサステクノロジ 半導体不揮発性記憶装置及びそれを用いたコンピュータシステム
JP2806326B2 (ja) * 1995-09-27 1998-09-30 日本電気株式会社 不揮発性半導体記憶装置の書込み・消去方法
FR2756411B1 (fr) * 1996-11-28 1998-12-31 Sgs Thomson Microelectronics Procede d'effacement d'une memoire non volatile et electriquement effacable, et dispositifs associes
US5930174A (en) * 1997-12-11 1999-07-27 Amic Technology, Inc. Circuit and method for erasing flash memory array
JPH11203879A (ja) * 1998-01-19 1999-07-30 Oki Electric Ind Co Ltd 不揮発性半導体記憶装置
JP3228225B2 (ja) * 1998-06-01 2001-11-12 日本電気株式会社 記憶装置の消去装置、記憶装置の消去方法及びそのプログラムを記憶した記憶媒体
JP2000040379A (ja) * 1998-07-21 2000-02-08 Mitsubishi Electric Corp 過消去防止装置及び過消去防止方法
JP4907011B2 (ja) * 2001-04-27 2012-03-28 株式会社半導体エネルギー研究所 不揮発性メモリとその駆動方法、及び半導体装置
US7161999B2 (en) * 2002-01-02 2007-01-09 Intel Corporation Synchronizing data or signal transfer across clocked logic domains
US7031196B2 (en) * 2002-03-29 2006-04-18 Macronix International Co., Ltd. Nonvolatile semiconductor memory and operating method of the memory
US7236402B2 (en) * 2005-11-30 2007-06-26 Freescale Semiconductor, Inc. Method and apparatus for programming/erasing a non-volatile memory
JP4975794B2 (ja) * 2009-09-16 2012-07-11 株式会社東芝 不揮発性半導体記憶装置
JP2010055748A (ja) * 2009-12-09 2010-03-11 Renesas Technology Corp データ記憶装置
JP5602175B2 (ja) 2012-03-26 2014-10-08 株式会社東芝 不揮発性半導体記憶装置及びそのデータ書き込み方法
KR102348092B1 (ko) * 2015-09-14 2022-01-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9589651B1 (en) 2015-11-18 2017-03-07 Kabushiki Kaisha Toshiba Semiconductor memory device and controlling method thereof
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6260266A (ja) * 1985-09-10 1987-03-16 Toshiba Corp 不揮発性半導体記憶装置
JPS62229599A (ja) * 1986-03-31 1987-10-08 Toshiba Corp 不揮発性半導体記憶装置
US5247346A (en) * 1988-02-05 1993-09-21 Emanuel Hazani E2 PROM cell array including single charge emitting means per row
JPH01259556A (ja) * 1988-04-11 1989-10-17 Sharp Corp 不揮発性メモリ装置
US4949309A (en) * 1988-05-11 1990-08-14 Catalyst Semiconductor, Inc. EEPROM utilizing single transistor per cell capable of both byte erase and flash erase
JPH025296A (ja) * 1988-06-20 1990-01-10 Hitachi Ltd 不揮発性記憶装置
JPH01294297A (ja) * 1988-05-23 1989-11-28 Hitachi Ltd 不揮発性半導体記憶装置
JP2734017B2 (ja) * 1988-11-02 1998-03-30 日本電気株式会社 不揮発性メモリ
JPH02308500A (ja) * 1989-05-22 1990-12-21 Nec Corp 電気的書込み消去可能な不揮発性半導体記憶装置
JPH03230397A (ja) * 1990-02-06 1991-10-14 Mitsubishi Electric Corp 不揮発生メモリ装置
JPH043395A (ja) * 1990-04-20 1992-01-08 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH0421998A (ja) * 1990-05-15 1992-01-24 Fujitsu Ltd 半導体記憶装置
JP2519585B2 (ja) * 1990-07-03 1996-07-31 三菱電機株式会社 不揮発性半導体記憶装置
US5185718A (en) * 1991-02-19 1993-02-09 Catalyst Semiconductor Corporation Memory array architecture for flash memory
JP3049100B2 (ja) * 1991-03-04 2000-06-05 富士通株式会社 半導体装置及びその製造方法
US5241507A (en) * 1991-05-03 1993-08-31 Hyundai Electronics America One transistor cell flash memory assay with over-erase protection
US5142496A (en) * 1991-06-03 1992-08-25 Advanced Micro Devices, Inc. Method for measuring VT 's less than zero without applying negative voltages
US5247478A (en) * 1992-03-06 1993-09-21 Altera Corporation Programmable transfer-devices
JP3348248B2 (ja) * 1992-04-22 2002-11-20 富士通株式会社 半導体記憶装置及びその情報の消去・書き込み方法
JP3348466B2 (ja) * 1992-06-09 2002-11-20 セイコーエプソン株式会社 不揮発性半導体装置

Also Published As

Publication number Publication date
JPH0668688A (ja) 1994-03-11
US5475249A (en) 1995-12-12
US5798546A (en) 1998-08-25

Similar Documents

Publication Publication Date Title
JP3348466B2 (ja) 不揮発性半導体装置
JP2716906B2 (ja) 不揮発性半導体記憶装置
US5422842A (en) Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells
KR0142368B1 (ko) 불휘발성 반도체 메모리장치의 자동프로그램 회로
US6031760A (en) Semiconductor memory device and method of programming the same
JP3238574B2 (ja) 不揮発性半導体記憶装置とその消去方法
JP2904645B2 (ja) 不揮発性半導体メモリ
US7260016B2 (en) Non-volatile semiconductor memory device and writing method therefor
JP3743453B2 (ja) 不揮発性半導体記憶装置
US7385857B2 (en) Non-volatile, static random access memory with regulated erase saturation and program window
JP2011513885A (ja) メモリ素子のプログラミング中の電荷損失補償
KR960005354B1 (ko) 어드레스 천이 검출 회로를 구비한 비휘발성 반도체 메모리
US6714459B2 (en) Nonvolatile semiconductor memory device and method of detecting overerased cell
JP3318929B2 (ja) 不揮発性半導体装置
US5347486A (en) Nonvolatile memory device having self-refresh function
JP2001143489A (ja) 読出時間を短縮させる不揮発性半導体メモリ装置
JP2707970B2 (ja) 不揮発性半導体記憶装置の消去方法
JPH1139887A (ja) 不揮発性半導体記憶装置
JP2870260B2 (ja) 不揮発性半導体記憶装置
US5654921A (en) Non-volatile memory device equipped with means to electrically erase data
US5483485A (en) Nonvolatile semiconductor system with automatic over erase protection
KR100632637B1 (ko) 낸드 플래시 메모리 소자의 소거 검증방법 및 그 낸드플래시 메모리 소자
US11120848B2 (en) Method for determining a proper program voltage for a plurality of memory cells
JPH06103790A (ja) 不揮発性半導体記憶装置
JP2000048582A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20020813

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080913

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080913

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090913

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090913

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100913

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100913

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110913

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees