JPS6260266A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は浮遊ゲート構造を持ち、データの電気的書換
えが可能な不揮発性半導体記憶装置に関する。

［発明の我術的背景とその問題点］ ゲートとして浮遊ゲートと制御ゲートの二つを備えたＭ
ＯＳ）ランジスタをメモリセルとして使用したデータ消
去が可能なリード・オンリ・メモリ（ＥＰＲＯＭ）は従
来から良く知られている。

第３図は従来のＥＰＲＯＭの一つのメモリセルのパター
ン平面図であり、第４図はそのａ−ａ’線に沿った断面
図である。半導体基板１０内にはドレイン領域１１およ
びソース領域１２が分離して形成されている。基板ＩＯ
のチャネル領域１３上には絶縁膜を介して浮遊ゲート１
４が設けられており、さらにこの浮遊ゲート１４上には
絶縁膜を介して制御ゲート１５が設けられている。

このような構成のメモリセルにおいて、データの書込み
を行なう場合には、制御ゲート１５およびドレイン領域
１１に高電圧を与え、このときドレイ　　　□ン領域１
１の近傍で生じるインパクトイオニゼーション（ｉｍｐ
ａｃｔ　１ｏｎｉｚａｔｉｏｎ　）により発生した熱電
子（ｈｏｔ　ｅｌｅｃｔｒｏｎ）を浮遊ゲート１４に注
入し、浮遊ゲート１４を負極性の電位に設定することに
より行われる。このとき、このメモリセルの閾値電圧は
元の値から上昇している。他方、電子が注入され、デー
タの書込みが行われたメモリセルのデータ消去は、浮遊
ゲート１４から電子を放出し、浮遊ゲート１４の電位を
元の中性状態に戻すことにより行われる。そして浮遊ゲ
ート１４から電子を除去する方法としては、紫外線を照
射する方法と、制御ゲート１５に高い電圧を印加する方
法の二つがある。

紫外線を照射する方法では、紫外線の照射によって浮遊
ゲート１４内の電子に絶縁膜を越えるに十分なエネルギ
ーを与え、浮遊ゲート１４に注入された電子を制御ゲー
ト１５および基板１０に放出することによって除去する
ものである。制御ゲート１５に高い電圧を印加する方法
では、高電圧を印加することにより、浮遊ゲート１４内
の電子をトンネル電流により制御ゲート１５に移動させ
ることによって除去を行なう。

データ消去を行なう場合に、前者の方法では浮遊ゲート
１４を中性状態に戻すまでに時間がかかり、後者の方法
では比較的短時間に行なうことができるが制御性の点で
問題がある。それは浮遊ゲート１４に電子を注入すると
きは浮遊ゲート１４とチャネル領域１３との間の電界を
強くして電子が浮遊ゲート１４内に注入され易くする必
要があり、電子を放出するときは浮遊ゲート１４と制御
ゲート１５との間の電界を強くする必要がある。従って
、両方を同時に満足させることは非常に困難である。

そこで本出願人は、特願昭５５−１４５１９５の出願に
おいて、簡単にデータの書込みおよび消去が行なえるメ
モリセルを発明した。このメモリセルのパターン平面図
を第５図に、第５図のｂ−ｂ′線に沿った断面図を第６
図にそれぞれ示す。

このメモリセルは第３図のメモリセルの浮遊ゲート１４
上に、絶縁膜を介してもう一つの制御ゲート１Ｂを設け
るようにしたものである。

このメモリセルにおいて、データの書込みは、ドレイン
領域１１、制御ゲート１５および新たに設けられたもう
一つの制御ゲート１６にそれぞれ高電圧を印加すること
によって前記と同様にドレイン領域１１の近傍にインパ
クトイオニゼーションによる熱電子を発生させ、この電
子を浮遊ゲート１４に注入することにより行われる。他
方、データの消去は、ドレイン領域１１と一方の制御ゲ
ート１５を低電位例えばアース電位にし、他方の制御ゲ
ート１６を高電位にして、電界放出により浮遊ゲー）１
４から制御ゲー）１Ｂに対して電子を放出させる。ここ
でデータ書込みの際、浮遊ゲート１４は二つの制御ゲー
ト１５．１６との容量結合によって十分高い電位に上昇
されるので、浮遊ゲート１４とチャネルとの間の電界が
強くなり、ドレイン領域１１と一方の制御ゲート１５を
アース電位にし、他方の制御ゲート１Ｂのみを高電位に
するため、浮遊ゲート１４と制御１６との間の電界の方
が強くなり、簡単にデータの消去が行なえるものである
。

ところで、第５図のような構成のメモリセルにおけるデ
ータの消去は、上記のように電界放出により浮遊ゲート
１４から制御ゲート１６に電子を放出させることにより
行われている。このため、浮遊ゲート１４から電子を放
出させ過ぎると、浮遊ゲート１４が正極性に帯電し、メ
モリセルがデプレッション型のトランジスタになってし
まう恐れがある。

つまり、二つの制御ゲート１５．１６を共にアース電位
に設定しても、ドレイン領域１１とソース領域１２との
間のチャネル領域１３には電流が流れる。従って、複数
のメモリセルを用いてメモリセルアレイを構成したとき
、特定のメモリセルの選択ができず、データを読み出す
ことができなくなる。このため、第５図のようなメモリ
セルを用いたメモリでは浮遊ゲートからの電子の過放出
に注意する必要があり、データの消去マージンが狭いと
いう不都合がある。

そこでさらに従来では次のようなメモリセルが開発され
ている。

第７図は浮遊ゲート１４からの電子の過放出を防止する
手段が設けられた従来のメモリセルのパターン平面図で
あり、第８図は第７図のｃ−ｃ’線に沿った断面図であ
る。このメモリセルではソース領域■２と浮遊ゲート１
４との間に制御ゲート１５の一部を延長して配置したオ
フセットゲート部を形成するようにしたものである。こ
のようにオフセットゲート部を設けることにより、浮遊
ゲート１４から電子が過放出され、正極性に帯電しても
、制御ゲート１５にアース電圧よりもある程度高い電圧
が印加されなければこのメモリセルはオン状態にされな
い。つまり、二つの制御ゲート１５．１６を共にアース
電位に設定したときにはドレイン領域１１とソース領域
１２との間のチャネル領域１３に電流は流れない。従っ
て、複数のメモリセルを用いてメモリセルアレイを構成
したとき、浮遊ゲート１４から電子が過放電されていて
も、特定のメモリセルを選択することができ、そこから
データを読み出すことができる。

第９図は浮遊ゲート１４からの電子の過放出を防止する
手段が設けられた従来の他のメモリセルのパターン平面
図であり、第１０図は第９図のｄ−ｄ′線に沿った断面
図である。このメモリセルは前記ドレイン領域１１をソ
ース領域として共用し、新たにドレイン領域１７と制御
ゲート１８を設けて、選択用のＭＯＳトランジスタ１９
を付加したものである。メモリセルの選択はこの選択用
トランジスタ１９を制御することによって行われるので
、第７図の場合と同様に、複数のメモリセルを用いてメ
モリセルアレイを構成したとき、浮遊ゲート１４が過放
電されていても特定のメモリセルの選択ができる。

しかしながら、第７図のメモリセルはオフセットゲート
部を設ける必要があるので、セルの大きさが第５図のも
のに比較して大きくなるという問題がある。さらに浮遊
ゲート１４と制御ゲート１５とのマスク合せの際に生じ
るマスクずれによりオフセットゲート部およびドレイン
領域１１と浮遊ゲート１４との間の距離が変化し、これ
によりデータの書込み特性かにばらつきが生じるという
問題も発生する。またメモリセル電流が上記のマスクず
れによりばらつくという問題も発生する。

第９図のメモリセルでは選択用のＭＯＳ）ランジスタ１
９を設ける必要があるので、セルの大きさが第７図のも
のよりもさらに大きくなるという問題があり、製造価格
の大幅な上昇をもたらすことになる。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
ありその目的は、浮遊ゲートから電子が過剰に放出され
、浮遊ゲートが正極性に帯電しても選択的にデータを読
み出すことができ、かつメモリセルの占有面積を十分に
小さくすることができる不揮発性半導体記憶装置を提供
することにある。

［発明の概要］ 上記目的を達成するためこの発明にあっては、制御ゲー
ト、浮遊ゲート、ソースおよびドレイン領域をそれぞれ
有し電気的にデータの書込みおよび消去が可能なＭＯＳ
）ランジスタからなるメモリセルを行方向および列方向
に配列してメモリセルアレイを構成し、上記メモリセル
アレイ内の同一行に配列されたメモリセルの制御ゲート
は一つの行線に共通に接続してこれらの制御ゲートをこ
の行線の信号で駆動し、上記メモリセルアレイ内の同一
行に配列されたメモリセルの全てのソース領域をスイッ
チ用のＭＯＳ）ランジスタの一端に共通に接続し、この
ＭＯＳトランジスタの他端は電源電圧印加点に接続し、
このＭＯＳトランジスタを対応する行線の信号でスイッ
チ制御することにより、行線で選択される行内のメモリ
セルのソース領域のみを選択的に電源電圧印加点に結合
するようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係る不揮発性半導体記憶装置の構成
を示す回路図である。

第１図において２０はそれぞれ前記第５図に示すように
、ドレイン領域（１１）およびソース領域（１２）、浮
遊ゲート（１４）、二つの制御ゲート（１５，１６）を
備え、電気的にデータの書込みおよび消去が可能なＭＯ
Ｓトランジスタからなるメモリセルである。これら複数
のメモリセル２ｏは行方向（図中の横方向）および列方
向（図中の縦方向）にマトリクス状に配列されてメモリ
セルアレイ２１を構成している。さらにこのメモリセル
アレイ２１内において、同一行に配列された複数個のメ
モリセル２０の前記制御ゲート１５に相当するものは、
行デコーダ２２の出力でいずれか一つが選択的に駆動さ
れる複数の行線２３のうち対応する一つに並列に接続さ
れている。上記メモリセルアレイ２１内において、一つ
の同じ行に配列された複数個のメモリセル２０のソース
領域はエンハンスメント型のＭＯＳトランジスタ２４の
ソース、ドレイン間の一端に共通に接続されている。こ
のＭＯＳトランジスタ２４のソース、トレイン間の他端
はアース電圧に接続され、ゲートは対応する行線２３に
接続されている。さらにメモリセルアレイ２１内の全て
のメモリセル２０の前記制御ゲート１６に相当するもの
は消去線２５に共通に接続されている。上記メモリセル
アレイ２１内において、一つの同じ列に配列された複数
個のメモリセル２０のドレイン領域は複数の列線２６の
うち対応する一つに共通に接続されている。

このような構成の記憶装置では、一つの行線２３によっ
て選択された一行分のメモリセル２ｏのソース領域のみ
が、その行線２３の信号によって選択的にオン状態にさ
れたＭＯＳ）ランジスタ２４を介してアース電圧に結合
される。従って、これら選択されたメモリセル２ｏのみ
がらデータの読み出しが可能にされ、非選択の他のメモ
リセル２ｏのソース領域の電位はフローティング状態に
される。すなわち、浮遊ゲートが正極性に帯電されてい
るメモリセルが列線２６に接続されていても、選択され
た列線２６が非選択のメモリセルを介してアース電圧に
放電されることがなく、選択的にデータの読み出しを行
なうことができる。

この実施例の記憶装置における通常のデータの書込みお
よび消去は次のようにして行なう。すなわち、データの
書込みは一つの列線２６および行線２３を選択して高電
圧を印加すると共に消去線２５にも高電圧を印加する。

これにより−っのメモリセル２０が選択され、この選択
メモリセル２ｏのドレイン領域の近傍にインパクトイオ
ニゼーションによる熱雷子か発生し、この電子が浮遊ゲ
ートに注入されることによりその閾値電圧か−４−昇し
てデータの書込みが行われる。

データの消去はすべての列線２６と行線２３をアース電
圧に設定し、さらに消去線２５を高電位にすることによ
り行われる。このとき、各メモリセル２０では電界放出
により浮遊ゲートから消去線２５に対して電子が放出さ
れ、全てのメモリセル２０でデータ消去が行われる。

第２図は上記実施例の記憶装置を集積回路化する場合の
一部のパターン平面図である。各メモリセル２０のドレ
イン領域１１は、例えばアルミニューム等により構成さ
れた前記列線２６とコンタクトホール２７を介してそれ
ぞれ接続されている。−行分のメモリセル２０のソース
領域１２は共通にされており、さらにこのソース領域１
２は前記選択用のＭＯＳトランジスタ２４のソースもし
くはドレイン領域にもなっている。このＭＯＳトランジ
スタ２４のドレインもしくはソース領域は２８Ａと２８
Ｂの三箇所に分離して形成されており、上記領域１２と
二　１３　一 箇所の領域２８Ａ、　２８Ｂそれぞれとの間には前記行
線２３が制御ゲートとして設けられている。そして三箇
所の領域２８Ａ、　２８Ｂは、例えばアルミニューム等
により構成されたアース用の電源線２９とコンタクトホ
ール３０Ａ、　３０Ｂを介して接続されている。

なお、第２図において右下がりの斜線を施した配線は前
記消去線２５であり、左下がりの斜線を施した配線は前
記浮遊ゲート１４である。

この第２図から明らかなように、それぞれのメモリセル
２０における占有面積は前記第５図のものとほとんど変
りなく、−行分のメモリセル２０に対して実質的に１個
のＭＯＳトランジスタ２４を追加すればよいので、前記
第７図もしくは第９図に示す従来装置に比較して１セル
当りの占有面積を大幅に縮小化することができる。しか
も、メモリセル２０の消去時に浮遊ゲートが正極性に帯
電しても確実にデータを読み出すことができるので、消
去マージンを広くとることができる。

［発明の効果］ 以上説明したようにこの発明によれば、浮遊ゲ−トから
電子を過剰に放出し、浮遊ゲートが正極性に帯電しても
選択的にデータを読み出すことかでき、かつメモリセル
の占有面積を十分に小さくすることができる不揮発性半
導体記憶装置を提供することかできる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る装置の構成を示す回
路図、第２図はその一部のパターン平面図、第３図は従
来装置のパターン平面図、第４図はその断面図、第５図
は他の従来装置のパターン平面図、第６図はその断面図
、第７図は別の従来装置のパターン平面図、第８図はそ
の断面図、第９図はさらに別の従来装置のパターン平面
図、第１０図はその断面図である。 １１・・・ドレイン領域、Ｉ２・・・ソース領域、２０
メモリセル、２１・・・メモリセルアレイ、２２・・・
行デコーダ、２３・・・行線、２４・・・ＭＯＳ）ラン
ジスタ、２５・・・消去線、２６・・列線、２７．３０
・・・コンタクトホール、２８・・・ソース領域、２９
・・・アース用の電源線。 出願人代理人　弁理士　鈴江武彦 第２図 ａｌ 第３図 二二二ｒ司５ 二ニド−１４ ａ’　　　　　　ａ 第４図

Claims (1)

【特許請求の範囲】
1. 制御ゲート、浮遊ゲート、ソースおよびドレイン領域を
   それぞれ有し電気的にデータの書込みおよび消去が可能
   なＭＯＳトランジスタからなるメモリセルを行方向およ
   び列方向に配列してなるメモリセルアレイと、上記メモ
   リセルアレイ内の同一行に配列されたメモリセルの制御
   ゲートが共通に接続されこれらの制御ゲートを駆動する
   行線と、一端に上記メモリセルアレイ内の同一行に配列
   されたメモリセルの全てのソース領域が共通に接続され
   、他端が電源電圧印加点に接続され、メモリセルアレイ
   内の対応する行線の信号でスイッチ制御されるＭＯＳト
   ランジスタとを具備したことを特徴とする不揮発性半導
   体記憶装置。