JPH0357281A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0357281A JPH0357281A JP1193543A JP19354389A JPH0357281A JP H0357281 A JPH0357281 A JP H0357281A JP 1193543 A JP1193543 A JP 1193543A JP 19354389 A JP19354389 A JP 19354389A JP H0357281 A JPH0357281 A JP H0357281A
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 230000015654 memory Effects 0.000 claims abstract description 77
- 238000007667 floating Methods 0.000 claims abstract description 32
- 239000011159 matrix material Substances 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 abstract description 48
- 230000010354 integration Effects 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 5
- 238000002360 preparation method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電気的に書込み可能な不揮発性半導体記憶装
置のアレイ構成に関するものである。
置のアレイ構成に関するものである。
第９図は従来のＥＰＲＯＭのメモリトランジスタ１０を
示す断面図である。同図において、１はＰ型半導体基板
であり、２はＮ型のドレイン拡散閉域、３はＮ型のソー
ス拡散厨域である。また、４はフローティングゲートで
あり、ドレイン拡散順域２の一部からソース拡散領域３
の一部にかけて、ゲート酸化膜５を介して形威されてい
る。さらにコントロールゲート６がゲート酸化膜７を介
してフローティングゲート４上に形成されている。
示す断面図である。同図において、１はＰ型半導体基板
であり、２はＮ型のドレイン拡散閉域、３はＮ型のソー
ス拡散厨域である。また、４はフローティングゲートで
あり、ドレイン拡散順域２の一部からソース拡散領域３
の一部にかけて、ゲート酸化膜５を介して形威されてい
る。さらにコントロールゲート６がゲート酸化膜７を介
してフローティングゲート４上に形成されている。
また、ビット線８がドレイン拡散領域２に電気的に接続
して形成されている。
して形成されている。
第１０図は従来のＥＰＲＯＭアレイを示す平面図である
。第１０図のＡ−Ａ断面が第９図に相当する。第１０図
に示すように、メモリトランジスタ１０はマトリクス状
に配置され、ソース拡散領域３は行方向に共通に設けら
れている。ワード線１１（コントロールゲート６）も行
方向に共通に接続されている。
。第１０図のＡ−Ａ断面が第９図に相当する。第１０図
に示すように、メモリトランジスタ１０はマトリクス状
に配置され、ソース拡散領域３は行方向に共通に設けら
れている。ワード線１１（コントロールゲート６）も行
方向に共通に接続されている。
第１１図は第１０図に基づいた等価回路図である。第１
１図に示すようにそれぞれ２行分のメモリ１・ランジス
タ１０のソースに共通に接続されたソース拡散領域３は
、所定本数（図中３本）のビン１・線８からなるビット
線群８０単位で共通にソース線１３に接続されている。
１図に示すようにそれぞれ２行分のメモリ１・ランジス
タ１０のソースに共通に接続されたソース拡散領域３は
、所定本数（図中３本）のビン１・線８からなるビット
線群８０単位で共通にソース線１３に接続されている。
また、ワード線１１はロウデコーダ１４に接続されてお
り、ロウデコーダ１４は２本のワード線１１からなるワ
ード線対１１０を選択的に活性化する。
り、ロウデコーダ１４は２本のワード線１１からなるワ
ード線対１１０を選択的に活性化する。
このような構戊において、メモリトランジスタ１０に記
憶されたデータの消去は、メモリアレイに紫外線を１１
Ｇ射することによって行われる。メモリトランジスタ１
０は紫外線を受けると、フローティングゲート４に蓄積
されていた電子がエネルギーを得て、フローテイングゲ
ート４から酸化膜５あるいは７のバリアを越えてＰ型基
板１あるいはコントロールゲート６に逃げだし、その閾
値は低くなり、ほぼＩＶ程度になる。この状態を情報“
１″が記憶されたとする。
憶されたデータの消去は、メモリアレイに紫外線を１１
Ｇ射することによって行われる。メモリトランジスタ１
０は紫外線を受けると、フローティングゲート４に蓄積
されていた電子がエネルギーを得て、フローテイングゲ
ート４から酸化膜５あるいは７のバリアを越えてＰ型基
板１あるいはコントロールゲート６に逃げだし、その閾
値は低くなり、ほぼＩＶ程度になる。この状態を情報“
１″が記憶されたとする。
上記した消去動作を行った後、情報“０”を書込みたい
メモリトランジスタ１０（以下、「選択メモリトランジ
スタ」という）に対して、以下に述べる書込み動作を行
う。まず、ロウデコーダ１４等により、遺択メモリトラ
ンジスタが接続されているワード線１１，ビット線８に
高電圧を印加し、ソース線１３を接地する。
メモリトランジスタ１０（以下、「選択メモリトランジ
スタ」という）に対して、以下に述べる書込み動作を行
う。まず、ロウデコーダ１４等により、遺択メモリトラ
ンジスタが接続されているワード線１１，ビット線８に
高電圧を印加し、ソース線１３を接地する。
このように設定すると、選択メモリトランジスタのドレ
イン拡散領域２近傍のアバランシエ崩壊で生じたホット
エレクトロンがフローテイングゲート４に注入され、選
択メモリトランジスタの閾値は７ｖ以上に上昇する。
イン拡散領域２近傍のアバランシエ崩壊で生じたホット
エレクトロンがフローテイングゲート４に注入され、選
択メモリトランジスタの閾値は７ｖ以上に上昇する。
一方、読出しは続出を望むメモリトランジスタが接続さ
れたワード線１１に電源電圧程度の電圧を与え、ビット
線８に１．２ｖ程度の電圧を与え、ソース線１３を接地
することにより行われる。このように設定すると、情報
“１”が記憶されており、メモリトランジスタ１０の閾
値が低くなっておれば、メモリトランジスタ１０がオン
しビット線８からソース線１３にかけて電流が流れる。
れたワード線１１に電源電圧程度の電圧を与え、ビット
線８に１．２ｖ程度の電圧を与え、ソース線１３を接地
することにより行われる。このように設定すると、情報
“１”が記憶されており、メモリトランジスタ１０の閾
値が低くなっておれば、メモリトランジスタ１０がオン
しビット線８からソース線１３にかけて電流が流れる。
方、情報“Ｏ”が記憶されており、メモリトランジスタ
１０の閾値か高くなっておればメモリトランジスタ１０
はオフし、ビット線８には電流が流れない。そこで、上
記設定状態におけるビット線８に流れる電流の有無をセ
ンスアンプで検出することにより読出しが行える。
１０の閾値か高くなっておればメモリトランジスタ１０
はオフし、ビット線８には電流が流れない。そこで、上
記設定状態におけるビット線８に流れる電流の有無をセ
ンスアンプで検出することにより読出しが行える。
従来のＥＰＲＯＭアレイは以上のように構威されており
、以下に述べる問題点があった。
、以下に述べる問題点があった。
■ ソース拡散領域３は同一行のメモリトランジスタの
ソースとして共通に形成され、このソース拡散領域３が
ソース線１３に接続される構成となっているため、ソー
ス線１３とソース拡散領域３とのコンタクト部から離れ
ているメモリトランジスタは、そのソース側に比較的大
きな拡散抵抗を有することになる。
ソースとして共通に形成され、このソース拡散領域３が
ソース線１３に接続される構成となっているため、ソー
ス線１３とソース拡散領域３とのコンタクト部から離れ
ているメモリトランジスタは、そのソース側に比較的大
きな拡散抵抗を有することになる。
このため、ソース線１３を接地していても、ソース線１
３とソース拡散領域３とのコンタクト部から離れている
メモリトランジスタのソース電位は接地レベルより幾分
上昇してしまう。その結果、情報“１“を記憶したメモ
リトランジスタであっても読出し時にオフする可能性が
高くなり、読出し精度が悪化するという問題点があった
。
３とソース拡散領域３とのコンタクト部から離れている
メモリトランジスタのソース電位は接地レベルより幾分
上昇してしまう。その結果、情報“１“を記憶したメモ
リトランジスタであっても読出し時にオフする可能性が
高くなり、読出し精度が悪化するという問題点があった
。
■ ■で述べたように、ソース拡散領域３は同一行のメ
モリトランジスタのソースとして共通に形成されている
。このようなソース拡散領域３を形成するため、拡散領
域形戊前に、Ｐ型基板１上に第６図（ａ）に示すように
、開口部６０を有するパターンの酸化膜５０をドレイン
，ソース拡散領域２．３形或用のマスクとして形或して
いる。このため、コントロールゲート６を形或する工程
において、コントロールゲート形或用のマスクの位置ず
れ等によりコントロールゲート６が第１０図の上下方向
にずれ、開口部６０上に位置すると以下に述べる問題が
生じる。コントロールゲート６（ワード線１１）が第１
０図の上下方向にずれて酸化膜５０の開口部６０Ａの一
部上にまで形成されると、ソース拡散領域３は、コント
ロールゲート６（ワード線１１）と酸化膜５０とをマス
クとして形成されるため、行方向に隣接したメモリトラ
ンジスタ１０のソース間を接続するためのソース拡散領
域３ａの形戊幅が短くなる。このソース拡散領域３ａの
形成幅が短くなると、隣接するメモリトランジスタ１０
のソース間の拡散抵抗が増大してしまう。したがって、
コントロールゲート６の（Ｕ置ズレが多少生じても、充
分な低抵抗のソース拡散領域３ａを形成できるよう工夫
する必要があった。なぜなら、ソース拡散領域３ａの拡
散抵抗が増大すると、■で述べた理由により、読出し精
度が悪化するからである。
モリトランジスタのソースとして共通に形成されている
。このようなソース拡散領域３を形成するため、拡散領
域形戊前に、Ｐ型基板１上に第６図（ａ）に示すように
、開口部６０を有するパターンの酸化膜５０をドレイン
，ソース拡散領域２．３形或用のマスクとして形或して
いる。このため、コントロールゲート６を形或する工程
において、コントロールゲート形或用のマスクの位置ず
れ等によりコントロールゲート６が第１０図の上下方向
にずれ、開口部６０上に位置すると以下に述べる問題が
生じる。コントロールゲート６（ワード線１１）が第１
０図の上下方向にずれて酸化膜５０の開口部６０Ａの一
部上にまで形成されると、ソース拡散領域３は、コント
ロールゲート６（ワード線１１）と酸化膜５０とをマス
クとして形成されるため、行方向に隣接したメモリトラ
ンジスタ１０のソース間を接続するためのソース拡散領
域３ａの形戊幅が短くなる。このソース拡散領域３ａの
形成幅が短くなると、隣接するメモリトランジスタ１０
のソース間の拡散抵抗が増大してしまう。したがって、
コントロールゲート６の（Ｕ置ズレが多少生じても、充
分な低抵抗のソース拡散領域３ａを形成できるよう工夫
する必要があった。なぜなら、ソース拡散領域３ａの拡
散抵抗が増大すると、■で述べた理由により、読出し精
度が悪化するからである。
上記した理由から、マスクの位置ずれ等により、コント
ロールゲート６の形戊箇所が多少ずれても、ソース拡散
領域３ａの形成幅が短くなることのないように、コント
ロールゲート６の形戊領域とソース拡散領域３の形或領
域との間にある程度のマージン（第１０図中Ｌで示す）
を設けることが不可欠になる。このため、このマージン
Ｌを設ける分メモリトランジスタの形成領域が大きくな
り、集積度を損ねてしまう問題点があった。なお、フロ
ーティングゲート４と酸化膜５０とをマスクとして、ド
レイン．ソース拡散領域２．３を形威しても、フローテ
ィングゲート４の一部が酸化膜５０の開口部６０Ａ上に
形戊されると同様な問題が生じる。
ロールゲート６の形戊箇所が多少ずれても、ソース拡散
領域３ａの形成幅が短くなることのないように、コント
ロールゲート６の形戊領域とソース拡散領域３の形或領
域との間にある程度のマージン（第１０図中Ｌで示す）
を設けることが不可欠になる。このため、このマージン
Ｌを設ける分メモリトランジスタの形成領域が大きくな
り、集積度を損ねてしまう問題点があった。なお、フロ
ーティングゲート４と酸化膜５０とをマスクとして、ド
レイン．ソース拡散領域２．３を形威しても、フローテ
ィングゲート４の一部が酸化膜５０の開口部６０Ａ上に
形戊されると同様な問題が生じる。
■ また、従来のＥＦＲＯＭのメモリトランジスタのソ
ースは、第１１図に示すように、ビット線群８ ０ １
Ｊｔ位で、共通にソース線１３に接続されている。この
ため、書込み時に、活性状Ｐｉ（高電圧ｖＰＰ印加状態
）のビット線８に接続され、非活性状！！！（接地レベ
ル）のワード線１１に接続され、かつ情報“０“を格納
した非選択のメモリトランジスタを介して、ビット線８
からソース線１３にかけて、リーク電流が流れてしまう
。つまり、通常消去状態のメモリトランジスタの閾値は
ＩＶ程度であるから、コントロールゲート６が接地され
ているとオフしているが、そのドレインに高電圧が印加
されると、フローティングゲート４とドレイン拡散領域
２間に形成される容量結合によりフローティングゲート
４の電位が幾分上昇し、１Ｖの閾値を上回り、非選択の
メモリトランジスタであってもオンしてしまう。
ースは、第１１図に示すように、ビット線群８ ０ １
Ｊｔ位で、共通にソース線１３に接続されている。この
ため、書込み時に、活性状Ｐｉ（高電圧ｖＰＰ印加状態
）のビット線８に接続され、非活性状！！！（接地レベ
ル）のワード線１１に接続され、かつ情報“０“を格納
した非選択のメモリトランジスタを介して、ビット線８
からソース線１３にかけて、リーク電流が流れてしまう
。つまり、通常消去状態のメモリトランジスタの閾値は
ＩＶ程度であるから、コントロールゲート６が接地され
ているとオフしているが、そのドレインに高電圧が印加
されると、フローティングゲート４とドレイン拡散領域
２間に形成される容量結合によりフローティングゲート
４の電位が幾分上昇し、１Ｖの閾値を上回り、非選択の
メモリトランジスタであってもオンしてしまう。
このように、オンしてしまう非選択のメモリトランジス
タの数は無視できない。例えば、１本のビット線８に５
１２個のメモリトランジスタ１０が接続されており、こ
のうちの１個のメモリトランジスタ１０が選択されて書
込まれる場合、残りの５１１個のメモリトランジスタ１
０は、ビット線８が活性状態であるが、ワード線１１は
非活性状態の非選択メモリトランジスタとなる。このう
ち消去状態のメモリトランジスタは消去動作直後で５１
１個、ほとんど書込み動作を行った後でも２５０個程度
が存在すると推測できる。
タの数は無視できない。例えば、１本のビット線８に５
１２個のメモリトランジスタ１０が接続されており、こ
のうちの１個のメモリトランジスタ１０が選択されて書
込まれる場合、残りの５１１個のメモリトランジスタ１
０は、ビット線８が活性状態であるが、ワード線１１は
非活性状態の非選択メモリトランジスタとなる。このう
ち消去状態のメモリトランジスタは消去動作直後で５１
１個、ほとんど書込み動作を行った後でも２５０個程度
が存在すると推測できる。
このように、同じビット線８に接続されているメモリト
ランジスタ１０のソースを共通にソース線１３に接続し
た構成では、書込み時に無視できないリーク電流がビッ
ト線８からソース線１３にかけて流れてしまうため、ビ
ット線８の電位が下がり書込み効率が悪化してしまうと
いう問題点があった。
ランジスタ１０のソースを共通にソース線１３に接続し
た構成では、書込み時に無視できないリーク電流がビッ
ト線８からソース線１３にかけて流れてしまうため、ビ
ット線８の電位が下がり書込み効率が悪化してしまうと
いう問題点があった。
この発明は上記のような問題点■〜■を解決するために
なされたもので、読出し，書込みがＥ［に行え、集積度
を向上させた不揮発性半導体記憶装置を得ることを目的
とする。
なされたもので、読出し，書込みがＥ［に行え、集積度
を向上させた不揮発性半導体記憶装置を得ることを目的
とする。
この発明にかかる請求項１記載の不揮発性半導体記憶装
置は、フローティングゲートを有するメモリトランジス
タがマトリクス状に配置され、そのソース領域が行方向
に共通接続されており、前記メモリトランジスタのソー
ス領域上に、該ソース領域よりも低抵抗な導電層を設け
ている。
置は、フローティングゲートを有するメモリトランジス
タがマトリクス状に配置され、そのソース領域が行方向
に共通接続されており、前記メモリトランジスタのソー
ス領域上に、該ソース領域よりも低抵抗な導電層を設け
ている。
また、請求項２記載の不揮発性半導体記憶装置は、フロ
ーティングゲートを有するメモリトランジスタがマトリ
クス状に配置され、そのソース領域が行方向に共通接続
されており、前記メモリトランジスタごとに独立して設
けられたソース領域の行方向共通接続を、該ソース領域
上を行方向に延設された導電層により行っている。
ーティングゲートを有するメモリトランジスタがマトリ
クス状に配置され、そのソース領域が行方向に共通接続
されており、前記メモリトランジスタごとに独立して設
けられたソース領域の行方向共通接続を、該ソース領域
上を行方向に延設された導電層により行っている。
さらに、請求項３紀載の不揮発性半導体記憶装置は、フ
ローティングゲートを有するメモリトランジスタがマト
リクス状に配置され、そのソース語域が行方向に共通接
続されており、前記メモリトランジスタの前記ソース領
域を行ｆｉ１一位で選択的に接地レベルあるいはフロー
ティング状態に設定ずるソース亀位還択手段を備えてい
る。
ローティングゲートを有するメモリトランジスタがマト
リクス状に配置され、そのソース語域が行方向に共通接
続されており、前記メモリトランジスタの前記ソース領
域を行ｆｉ１一位で選択的に接地レベルあるいはフロー
ティング状態に設定ずるソース亀位還択手段を備えてい
る。
１清求項１把載の不揮発性半導体記憶装置においては、
メモリトランジスタのソース領域上に、該ソース領域よ
りも低抵抗な導電層を設けているため、導電層を設けた
分ソース領域の抵抗値が下がる。
メモリトランジスタのソース領域上に、該ソース領域よ
りも低抵抗な導電層を設けているため、導電層を設けた
分ソース領域の抵抗値が下がる。
また、請求項２記載の不揮発性半導体記憶装置において
は、メモリトランジスタごとに独立して設けられたソー
ス領域の行方向共通接続を、該ソース領域上を行方向に
延設された導電層により行っているため、ソース領域を
行方向のメモリトランジスタ間で共通に形成する必要は
ない。
は、メモリトランジスタごとに独立して設けられたソー
ス領域の行方向共通接続を、該ソース領域上を行方向に
延設された導電層により行っているため、ソース領域を
行方向のメモリトランジスタ間で共通に形成する必要は
ない。
さらに、請求項３記載の不揮発性半導体記憶装置におけ
るソース電位設定手段は、メモリトランジスタのソース
領域を行単位で選択的に接地レベルあるいはフローティ
ング状態にするため、非選択行のメモリトランジスタの
ソース領域をフローティング状態にすることにより、非
選択行のメモリ１・ランジスタに電流が流れることを確
実に阻止することができる。
るソース電位設定手段は、メモリトランジスタのソース
領域を行単位で選択的に接地レベルあるいはフローティ
ング状態にするため、非選択行のメモリトランジスタの
ソース領域をフローティング状態にすることにより、非
選択行のメモリ１・ランジスタに電流が流れることを確
実に阻止することができる。
第１図はこの発四の第１の実施例であるＥＦＲＯＭのメ
モリトランジスタ２０を示す断面図である。第２図はそ
の平面図である。第２図のＢ−Ｂ断面が第１図に相当す
る。
モリトランジスタ２０を示す断面図である。第２図はそ
の平面図である。第２図のＢ−Ｂ断面が第１図に相当す
る。
これらの図に示すように、ポリシリコン，ポリサイド，
シリサイドもしくはアルミニウム等の金属から成る低抵
抗な導電ｒ＠２１がソース拡散領域３上に平行に設けら
れている。なお、他の構成は従来と同様であるため説明
は省略する。また、等（ｌｆＩｉ回路図は従来の第１１
図と全く同一になる。
シリサイドもしくはアルミニウム等の金属から成る低抵
抗な導電ｒ＠２１がソース拡散領域３上に平行に設けら
れている。なお、他の構成は従来と同様であるため説明
は省略する。また、等（ｌｆＩｉ回路図は従来の第１１
図と全く同一になる。
第３図は第１図，第２図で示した第１の実施例のＥＰＲ
ＯＭのメモリトランジスタの製造方法を示す断面図であ
る。以下、同図を参照しつつその製造方法を説明する。
ＯＭのメモリトランジスタの製造方法を示す断面図であ
る。以下、同図を参照しつつその製造方法を説明する。
従来から行われてきた方法によりドレイン，ソース拡散
領域２，３、フローティングゲート４及びゲート酸化膜
５形成後、フローティングゲート４上全面に酸化膜７を
形成する。なお、ドレイン，ソース拡散領域２，３はフ
ローティングゲート４をマスクとして形成されている。
領域２，３、フローティングゲート４及びゲート酸化膜
５形成後、フローティングゲート４上全面に酸化膜７を
形成する。なお、ドレイン，ソース拡散領域２，３はフ
ローティングゲート４をマスクとして形成されている。
そして、フローティングゲート４下に位置しないソース
，ドレイン拡散領域２．３上のゲート酸化膜５．７を除
夫した後、全面に低抵抗な導電層２３を同図（ａ）に示
すように形威する。
，ドレイン拡散領域２．３上のゲート酸化膜５．７を除
夫した後、全面に低抵抗な導電層２３を同図（ａ）に示
すように形威する。
そして、導電層２３の全面エッチングを薄く行う。これ
により、同図（ｂ）に示すように、導電層２３の段差部
分の膜厚の薄い部分がエッチングされ、導電層２３の膜
厚の厚い部分が残ることにより、導電層２３がコントロ
ールゲート６と導電層２１．２４に分離される。
により、同図（ｂ）に示すように、導電層２３の段差部
分の膜厚の薄い部分がエッチングされ、導電層２３の膜
厚の厚い部分が残ることにより、導電層２３がコントロ
ールゲート６と導電層２１．２４に分離される。
その後、ドレイン拡散領域２上の導電層２４をエッチン
グにより選択的に除去し、同図（Ｃ）に示すようにドレ
イン拡散領域２上に電気的接触したビット線８を形成す
る。
グにより選択的に除去し、同図（Ｃ）に示すようにドレ
イン拡散領域２上に電気的接触したビット線８を形成す
る。
なお、導電層２１の形威は、フローティングゲート４を
形或する工程時に同時に行ってもよく、また、導電層２
１のみを別の工程により形成してもよく、あるいはコン
トロールゲート６，フローティングゲート４と共に３層
構造（第７Ｂ図参ｒ！（０で形成してもよい。また第４
図に示すように、導電層２１形成時に、例えば第３図（
ｂ）の工程を利用してドレイン拡散領域２上にも導電層
２５を形成し、この導電層２５をビット線８とのコンタ
クトに利用してもよい。ただし導電Ｗ１２５は各メモリ
トランジスタのドレイン拡散領域２上に独立して形成す
る必要がある。
形或する工程時に同時に行ってもよく、また、導電層２
１のみを別の工程により形成してもよく、あるいはコン
トロールゲート６，フローティングゲート４と共に３層
構造（第７Ｂ図参ｒ！（０で形成してもよい。また第４
図に示すように、導電層２１形成時に、例えば第３図（
ｂ）の工程を利用してドレイン拡散領域２上にも導電層
２５を形成し、この導電層２５をビット線８とのコンタ
クトに利用してもよい。ただし導電Ｗ１２５は各メモリ
トランジスタのドレイン拡散領域２上に独立して形成す
る必要がある。
上記した構成のメモリトランジスタ２０は、ソ−ス拡散
領域３上に平行して低抵抗な導電層２１う〈形威される
ことになり、ソース拡散領域３の低′氏抗化が図るため
、読出し時にソース電位が上昇リーることに伴う読出し
精度の悪化するという問題屯のを解決し、読出し精度の
向上が図れる。なお、ｓ′Ｋ１層２１は、ソース拡散領
域３上に断続的に形戊しても、低抵抗化が図れる。
領域３上に平行して低抵抗な導電層２１う〈形威される
ことになり、ソース拡散領域３の低′氏抗化が図るため
、読出し時にソース電位が上昇リーることに伴う読出し
精度の悪化するという問題屯のを解決し、読出し精度の
向上が図れる。なお、ｓ′Ｋ１層２１は、ソース拡散領
域３上に断続的に形戊しても、低抵抗化が図れる。
第５図は、この発明の第２の実施例であるＥＰＲ Ｏ
Ｆｖ１を示す平面図、第６図はＰ型基板■上に形戊する
マスク用酸化膜の従来との違いを示す模式閾、第７Ａ図
は第５図のＣ−Ｃ断面図である。
Ｆｖ１を示す平面図、第６図はＰ型基板■上に形戊する
マスク用酸化膜の従来との違いを示す模式閾、第７Ａ図
は第５図のＣ−Ｃ断面図である。
第５図に示すように、メモリトランジスタ３０のソース
拡散領域３３は各々独立して形威されている。そして、
行単位でソース拡散領域３３を共恒に接続するため、行
方向のソース拡散領域３３七に沿ってポリシリコン等の
導電層３１が形或されている。したがって、ドレイン，
ソース拡散領ｈｊｉ２．３形成用のマスクとしてＰ型基
板１上に形戎される酸化膜５０′のパターンは第６図（
ｂ）で示すようになり、その開口部６０′ も列方向に
のみ共通に形成されており、第６図（ａ）で示した従来
利の酸化膜５０のように開口部６０を行方向及び列方向
に共通に形或しない。
拡散領域３３は各々独立して形威されている。そして、
行単位でソース拡散領域３３を共恒に接続するため、行
方向のソース拡散領域３３七に沿ってポリシリコン等の
導電層３１が形或されている。したがって、ドレイン，
ソース拡散領ｈｊｉ２．３形成用のマスクとしてＰ型基
板１上に形戎される酸化膜５０′のパターンは第６図（
ｂ）で示すようになり、その開口部６０′ も列方向に
のみ共通に形成されており、第６図（ａ）で示した従来
利の酸化膜５０のように開口部６０を行方向及び列方向
に共通に形或しない。
このような１１か戊のＥＰＲＯＭは、酸化膜５０′のパ
ターンが異なるのみで、第３図で示したＥＰＲＯＭの製
造方法と同様にして形成することができる。また、第７
Ｂ図に示すように３層構造で形成してもよい。
ターンが異なるのみで、第３図で示したＥＰＲＯＭの製
造方法と同様にして形成することができる。また、第７
Ｂ図に示すように３層構造で形成してもよい。
このように構或すると、コントロールゲート６を形或す
る工程において、マスクの１立置ずれ等によりコントロ
ールゲート６が第５図の上下方向にずれても、行方向に
隣接するメモリ１・ランジスタ３０のソース間の接続を
導電層３ｌで行うことにより、ソース拡散領域３３を行
方向に隣接するメモリトランジスタ３０のソース間を接
続するように設ける必要をなくしているので、問題点■
が解決できる。
る工程において、マスクの１立置ずれ等によりコントロ
ールゲート６が第５図の上下方向にずれても、行方向に
隣接するメモリ１・ランジスタ３０のソース間の接続を
導電層３ｌで行うことにより、ソース拡散領域３３を行
方向に隣接するメモリトランジスタ３０のソース間を接
続するように設ける必要をなくしているので、問題点■
が解決できる。
第８図はこの発明の第３の実施例を示す回路図である。
同図に示すように、２行ごとのメモリ］・ランジスタ４
０のソースが共通に接続されたソース接続線４１が、そ
れぞれソースデコーダ４２に接続されている。なお、ソ
ース接続線４１は、従来例のようにソース拡散領域３に
より形成しても、第２の実施例のように導電層３１を用
いてもよい。
０のソースが共通に接続されたソース接続線４１が、そ
れぞれソースデコーダ４２に接続されている。なお、ソ
ース接続線４１は、従来例のようにソース拡散領域３に
より形成しても、第２の実施例のように導電層３１を用
いてもよい。
ソースデコーダ４２は、書込み及び読出し時に選択され
メモリトランジスタが接続されたソース接続線４１のみ
接地レベルに設定し、他のソース接続線４１をフローテ
ィング状態にしている。なお、他の構或は第１１図で示
した従来例と同様であるため説明は省略する。
メモリトランジスタが接続されたソース接続線４１のみ
接地レベルに設定し、他のソース接続線４１をフローテ
ィング状態にしている。なお、他の構或は第１１図で示
した従来例と同様であるため説明は省略する。
このように構成すると、ビット線８及びソース接続線４
１を共用するメモリトランジスタ４０は２個になるため
、書込み時に活性状態（高電圧Ｖ，１，印加状Ｂ）のビ
ット線８に接続され、非活性状態（接地レベル）のワー
ド線１１に接続され、かつ接地レベルのソース接続線４
１に接続された非選択のメモリトランジスタ４０の数は
１個である。
１を共用するメモリトランジスタ４０は２個になるため
、書込み時に活性状態（高電圧Ｖ，１，印加状Ｂ）のビ
ット線８に接続され、非活性状態（接地レベル）のワー
ド線１１に接続され、かつ接地レベルのソース接続線４
１に接続された非選択のメモリトランジスタ４０の数は
１個である。
したがって、リーク電流は最大で、情報“０”を記憶し
た１個のメモリトランジスタ４０から生じる電流となる
。この程度のリーク電流は無視てきるため、問題点■で
述べたような書込み効率の悪化は起こりえない。
た１個のメモリトランジスタ４０から生じる電流となる
。この程度のリーク電流は無視てきるため、問題点■で
述べたような書込み効率の悪化は起こりえない。
なお、上記した第１〜第３の実施例では、それぞれその
効果が異なるため、これらを適当に紹合せることにより
、複数の効果をもたらすＥＰＲＯＭを得ることができる
。例えば第２の実施例のメモリトランジスタ３０を用い
て、第３の実施例の回路構或を形或すれば、集積度を向
上させつつ書込み精度を向上させることができる。
効果が異なるため、これらを適当に紹合せることにより
、複数の効果をもたらすＥＰＲＯＭを得ることができる
。例えば第２の実施例のメモリトランジスタ３０を用い
て、第３の実施例の回路構或を形或すれば、集積度を向
上させつつ書込み精度を向上させることができる。
以上説明したように、請求項１記載の不揮発性半導体記
憶装置によれば、各メモリトランジスタのソース領域上
に、該ソース領域よりも低抵抗な導電層を設けているた
め、導電層を設けた分ソース領域の低抵抗化が図れ、メ
モリトランジスタのソース領域が行方向に共通接続され
ていても、読出し精度が悪化することはない。
憶装置によれば、各メモリトランジスタのソース領域上
に、該ソース領域よりも低抵抗な導電層を設けているた
め、導電層を設けた分ソース領域の低抵抗化が図れ、メ
モリトランジスタのソース領域が行方向に共通接続され
ていても、読出し精度が悪化することはない。
また、請求項２記載の不揮発性半導体記憶装置によれば
、メモリトランジスタごとに独立して設けられたソース
厨域の行方向共通接続を、該ソ−ス領域上を行方向に延
設された導電層により行っているため、ソース領域を行
方向のメモリトランジスタ間で共通に形成する必要をな
くしているので、高集積化か図れる。
、メモリトランジスタごとに独立して設けられたソース
厨域の行方向共通接続を、該ソ−ス領域上を行方向に延
設された導電層により行っているため、ソース領域を行
方向のメモリトランジスタ間で共通に形成する必要をな
くしているので、高集積化か図れる。
さらに、請求項３記載の不揮発性半導体記憶装置によれ
ば、ソース電位選択手段により、メモリトランジスタの
ソース領域を行単位で選択的に接地レベルあるいはフロ
ーティング状態に設定するため、非遺択行のメモリトラ
ンジスタに電流が流れることはなく、読出し時のリーク
電流が大幅に削減されることにより、読出し精度が向上
する。
ば、ソース電位選択手段により、メモリトランジスタの
ソース領域を行単位で選択的に接地レベルあるいはフロ
ーティング状態に設定するため、非遺択行のメモリトラ
ンジスタに電流が流れることはなく、読出し時のリーク
電流が大幅に削減されることにより、読出し精度が向上
する。
第１図はこの発明の第１の実施例であるＥＰＲＯＭのメ
モリトランジスタを示す断而図、第２図はその平面図、
第３図は第１の実施例のＥＰＲＯＭの製造方法を示す断
面図、第４図は第１の実施例のＥＦＲＯＭのメモリトラ
ンジスタの変形例を示す断面図、第５図はこの発明の第
２の実施例であるＥＰＲＯＭを示す平面図、第６図はマ
スク用酸化膜の従来との違いを示す模式図、第７Ａ図及
び第７Ｂ図は第２の実施例のメモリトランジスタを示す
断面図、第８図はこの発明の第３の実施例であるＥＰＲ
ＯＭを示す回路構或図、第９図は従来のＥＰＲＯＭのメ
モリトランジスタを示す断面図、第１０図は従来のＥＦ
ＲＯＭの平面図、第１１図は従来のＥＰＲＯＭの回路構
成図である。 図において、１はＰ型基阪、２はドレイン拡散賄域、３
はソース拡散領域、４はフローティングゲート、６はコ
ントロールゲート、２１．３１は導電層、４１はソース
接続線、４２はソースデコーダである。 なお、各図中同一符号は同一または相当部分を示す。
モリトランジスタを示す断而図、第２図はその平面図、
第３図は第１の実施例のＥＰＲＯＭの製造方法を示す断
面図、第４図は第１の実施例のＥＦＲＯＭのメモリトラ
ンジスタの変形例を示す断面図、第５図はこの発明の第
２の実施例であるＥＰＲＯＭを示す平面図、第６図はマ
スク用酸化膜の従来との違いを示す模式図、第７Ａ図及
び第７Ｂ図は第２の実施例のメモリトランジスタを示す
断面図、第８図はこの発明の第３の実施例であるＥＰＲ
ＯＭを示す回路構或図、第９図は従来のＥＰＲＯＭのメ
モリトランジスタを示す断面図、第１０図は従来のＥＦ
ＲＯＭの平面図、第１１図は従来のＥＰＲＯＭの回路構
成図である。 図において、１はＰ型基阪、２はドレイン拡散賄域、３
はソース拡散領域、４はフローティングゲート、６はコ
ントロールゲート、２１．３１は導電層、４１はソース
接続線、４２はソースデコーダである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- （１）フローティングゲートを有するメモリトランジス
タがマトリクス状に配置され、そのソース領域が行方向
に共通接続された構成の不揮発性半導体記憶装置におい
て、 前記メモリトランジスタのソース領域上に、該ソース領
域よりも低抵抗な導電層を設けたことを特徴とする不揮
発性半導体記憶装置。 - （２）フローティングゲートを有するメモリトランジス
タがマトリクス状に配置され、そのソース領域が行方向
に共通接続された構成の不揮発性半導体記憶装置におい
て、 前記メモリトランジスタごとに独立して設けられたソー
ス領域の行方向共通接続を、該ソース領域上を行方向に
延設された導電層により行ったことを特徴とする不揮発
性半導体記憶装置。 - （３）フローティングゲートを有するメモリトランジス
タがマトリクス状に配置され、そのソース領域が行方向
に共通接続された構成の不揮発性半導体記憶装置におい
て、 前記メモリトランジスタの前記ソース領域を行単位で選
択的に接地レベルあるいはフローティング状態に設定す
るソース電位選択手段を備えたことを特徴とする不揮発
性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1193543A JPH0357281A (ja) | 1989-07-25 | 1989-07-25 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1193543A JPH0357281A (ja) | 1989-07-25 | 1989-07-25 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0357281A true JPH0357281A (ja) | 1991-03-12 |
Family
ID=16309821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1193543A Pending JPH0357281A (ja) | 1989-07-25 | 1989-07-25 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0357281A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112503A (ja) * | 1992-09-25 | 1994-04-22 | Rohm Co Ltd | 半導体記憶装置およびその製法 |
| US6803268B2 (en) | 1997-07-31 | 2004-10-12 | Nec Electronics Corporation | EEPROM semiconductor device and method of fabricating the same |
| JP4681104B2 (ja) * | 2000-06-15 | 2011-05-11 | 昌芳 松本 | 古紙回収袋 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6130063A (ja) * | 1984-07-23 | 1986-02-12 | Nec Corp | 不揮発性半導体記憶装置 |
| JPS6260266A (ja) * | 1985-09-10 | 1987-03-16 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS62210678A (ja) * | 1986-03-12 | 1987-09-16 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
-
1989
- 1989-07-25 JP JP1193543A patent/JPH0357281A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6130063A (ja) * | 1984-07-23 | 1986-02-12 | Nec Corp | 不揮発性半導体記憶装置 |
| JPS6260266A (ja) * | 1985-09-10 | 1987-03-16 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS62210678A (ja) * | 1986-03-12 | 1987-09-16 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112503A (ja) * | 1992-09-25 | 1994-04-22 | Rohm Co Ltd | 半導体記憶装置およびその製法 |
| US6803268B2 (en) | 1997-07-31 | 2004-10-12 | Nec Electronics Corporation | EEPROM semiconductor device and method of fabricating the same |
| JP4681104B2 (ja) * | 2000-06-15 | 2011-05-11 | 昌芳 松本 | 古紙回収袋 |
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