JPH08504994A - フィールド酸化膜アイランドが除去されたメモリアレー及び方法 - Google Patents

Abstract

(57)【要約】 ＥＰＲＯＭのような、プログラム可能なトランジスタセルのアレーを含み、電気的絶縁をもたらすためのフィールド酸化膜アイランドの使用を回避する、電気的にプログラム可能な不揮発性の半導体メモリ（４４）。セルがＸ個の列とＹ個の行に配列され、少なくとも２つの列におけるセルか選択セルとして指定され、残りのセルがメモリセルとして指定される。選択セル（４６）がメモリセルの選択されたものにプログラム電圧を供給するようにせしめるために、制御回路が設けられる。選択セルの一つおきのものが、低閾値（活性）状態のままでいる隣接する選択セルに対して電気的絶縁をもたらすように、高閾値（非活性）状態に初期プログラムされる。

Description

【発明の詳細な説明】 フィールド酸化膜アイランドが除去されたメモリアレー及び方法 発明の背景１．発明の分野 本発明は、一般的に半導体メモリに関し、特に、電気的絶縁を与えるためのに フィールド酸化膜アイランドの使用を避ける、電気的にプログラム可能なメモリ （ＥＰＲＯＭおよびフラッシュ）アレーに関する。２．背景技術 電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）は、不揮発性タ イプのメモリであり、これは電力が除かれた場合にメモリに格納されたデータが 失われないことを意味している。ＥＰＲＯＭデバイスは、紫外光にさらすことに より消去される。フラッシュメモリと通常言われる型式のメモリは、ＥＰＲＯＭ の不揮発性に、完全な電気的消去、及び再プログラムの機能性を付加する。 図１は、１６メモリセルからなる従来のＥＰＲＯＭメモリアレー１０を示す。 図２Ａおよび図２Ｂは、図１の切断線２Ａ−２Ａおよび２Ｂ−２Ｂを介して取ら れる。典型的なメモリセル１２Ａには、ドレイン領域１４、及びソース領域２２ が含まれる。隣接の典型的なメモリセル１２Ｂには、トランジスタ１２Ａと共通 に割り当てられたドレイン領域１４が含まれる。 ドープされた多結晶シリコン（多結晶２）で作られたワード線１６は、トラン ジスタ用のコントロールゲートとして機能する。フロ ーティングゲート２４は、ドープされた多結晶シリコン（多結晶１）で作られ、 トランジスタメモリセルチャンネルとワード線１６（図２Ｂ）間に配置される。 薄い酸化膜２０が、トランジスタ表面と、フローティングゲート２４とトランジ スタ・チャンネル領域の間で延伸している。 金属ビット線１８がメモリセルに接触可能なように、接触開口１５が形成され る。図１で分かるように、埋込Ｎ＋ビット線１８は、ソース領域を互いに接続す るように機能する。図２Ｂに示すように、ソース領域２２はＮ＋領域からなる。 図３は、メモリセルがプログラムされる仕方を示す。最初、比較的高い電圧Ｖ ｐｐ（典型的には１３ボルト）が、多結晶２のワード線１６（コントロールゲー ト）に印加される。中間電圧Ｖｄ（典型的には６ボルト）がドレイン領域１４に 印加され、低電圧Ｖｓｓ（典型的には０ボルト）がソース領域に印加される。「 ホット」エレクトロンがドレイン端部で生成される。コントロールゲート電極（ 多結晶２のワード線）１６上の高電圧Ｖｐｐにより、自由電子の幾つかが、ゲー ト酸化膜２０を横切ってフローティングゲート（多結晶１）２４に入り、そこで 電子はトラップされたままとなる。 消去は、フローティングゲート２４を放電することにより達成される。ＥＰＲ ＯＭセルの場合、放電は紫外（ＵＶ）光にさらすことで達成される。フラッシュ メモリセルの場合、周知のように、消去機構はファウラー・ノルドハイム形トン ネリングである。 メモリセルは、ドレインに電圧Ｖｄ（典型的には３ボルト）を印 加し、ソース（Ｖｓｓ）を接地することにより読み出される。正電圧（Ｖｃｃ） がコントロールゲート（ワード線）１６に印加される。セルが以前にプログラム されていた場合、電子はセルの閾値電圧を増大させ、ゲート／ソース電圧は、セ ルを導電性にするのに充分ではなくなる。従って、電流は流れない。逆に、セル がプログラムされていなかった場合、ゲート／ソース電圧はセルを導電性にする のに充分となり、電流が流れることになる。電流の流れ、又はその欠如は、セン ス増幅器（描写せず）により検出される。 図４は、全部で１２個のメモリセルＱ１−Ｑ１２を含む、典型的な従来のメモ リ・アレーの一部の概略図であり、セルＱ１−Ｑ４、Ｑ５−Ｑ８、及びＱ９−Ｑ １２が独立の列にあり、共通のワード線ＷＬ−１、ＷＬ−２、及びＷＬ−３を有 する。図示された３つのビット線は、ＢＬ−１、ＢＬ−２及びＢＬ−３である。 適切なビット線が、４つの典型的な選択トランジスタ２８Ａ−２８Ｄに接続され 、かくしてメモリセルの各行と関連する少なくとも１つの選択トランジスタがあ る。Ｎ＋線からなるビット線ＢＬ−１及びＢＬ−３は、接触子３０Ａおよび３０ Ｂによりアクセス可能な金属ビット線（図示せず）と繋げられ、ビット線ＢＬ− ２は、選択トランジスタ２８Ｂおよび２８Ｃを介して間接的にアクセス可能な埋 込線である。 選択トランジスタ２８Ａおよび２８Ｂは、共通の列にあり、選択線Select１に 接続されるコントロールゲートを有する。同様に、選択トランジスタ２８Ｃおよ び２８Ｄは、共通の列にあり、選択線Select２に接続されるコントロールゲート を有する。好適には、選択 トランジスタ２８Ａ’、２８Ｂ’、２８Ｃ’及び２８Ｄ’の第２の組が設けられ 、選択トランジスタ２８Ａ、２８Ｂ、２８Ｃ及び２８Ｄと同じようにして、メモ リセルセグメントの反対側の端部に接続される。線Select１およびSelect２のそ れそれと並列に駆動される、選択線Select１’およびSelect２’の第２の対が、 選択トランジスタの第２の組を制御するために設けられる。選択トランジスタの 第２の組は、接触子３０Ａおよび３０Ｂのそれそれと並列に駆動される、接触子 ３０Ａ’および３０Ｂ’に接続される。 図５を参照すると、図４のメモリアレーセグメントを実現する集積回路のレイ アウトの平面図が示される。選択トランジスタ２８Ａ’、２８Ｂ’、２８Ｃ’及 び２８Ｄ’の第２の組は示されていない。アレーの各セルは、ビット線ＢＬとワ ード線ＷＬの交差点近くの領域に配置される。選択トランジスタ２８Ａは、ビッ ト線ＢＬ−１と選択線Select１の交差点近くの領域に配置される。同様に、選択 トランジスタ２８Ｂ、２８Ｃ及び２８Ｄは、それそれ、線選択１／ビット線Ｂ１ −３、線選択２／ビット線Ｂ１−１、及び線選択２／ビット線ＢＬ−４の交差点 の領域近くに配置される。 電気的絶縁が、フィールド酸化膜（ＦＯＸ）領域の使用によりもたらされる。 ＦＯＸ領域が、選択トランジスタ、又はメモリセルのアレーに配置される場合、 その領域は通常ＦＯＸアイランドと呼ばれる。例えば、ＦＯＸアイランド３２Ａ は、トランジスタ２８Ａと２８Ｃ間の領域へと下方に延伸する。また、トランジ スタ２８Ｃと図示しない選択トランジスタとの間に、ＦＯＸアイランド３２Ｃも ある。更に例えば、ＦＯＸアイランド３２Ｄが、トランジスタ２８Ｃと２８Ｄ間 に配置される。 選択トランジスタ２８Ａ−２８Ｄは、メモリセルとして使用される素子Ｑ１− Ｑ１２のようなフローティングゲートトランジスタではなく、典型的な従来のＭ ＯＳトランジスタである。しかし、メモリセルとして使用されるフローティング ゲートトランジスタ素子を選択トランジスタとして使用することにより、回路レ イアウトを簡単にすることが慣例となっている。フローティングゲート選択トラ ンジスタは、フローティングゲート上に電荷が存在しないように、全てプログラ ムされない。従って、フローティングゲートトランジスタの閾値電圧は十分に低 く、セルが従来の選択トランジスタにより達成される選択機能を実行可能なよう になっている。 メモリセルアレーとセル選択部分の両方において、同一型式のフローティング ゲートトランジスタを使用することにより、改善されたメモリレイアウト体系が 提供される。しかし、かかる従来の手法には、欠点が残存する。 図５のメモリにおいて配置されたＦＯＸアイランドには、幾つかの理由で短所 がある。第１に、ＦＯＸアイランド３２とビット／選択線の交差点は、アレーに おける最大の段差を示している。図６は、選択線Select２に沿って、図５の切断 線６−６を介して取られた断面を示す。この構造の最大高さは、３２で示される ＦＯＸアイランド上の選択線Select２と多結晶線２４の組み合わせである。 図５から取られ、図６の断面に対して直角をなす図７を参照する と、ＦＯＸアイランド３２Ｄの中心からアイランドの上部表面までの距離は、典 型的には約２０００Åである。多結晶１フローティングゲート２４の厚さは、典 型的には１５００Åであり、絶縁膜ＯＮＯ（酸化物−窒化物−酸化物）サンドイ ッチ層４０の厚さは、５００Åである。これに付加されるのは、全体で４５００ Åであり、Select２線を形成する、多結晶２層およびタングステンシリサイド層 である。これにより、総合計で約８５００Åになる。この大きさの段差を越えて 、ＢＰＳＧ（ボロホスホシリケートガラス）のような、堆積酸化膜層を信頼性良 く平坦にすることは困難である。 加えて、メモリアレー内に配置されたＦＯＸアイランド３２の存在が、結果と して多結晶１とＳＡＥエッチング（自己整合エッチング）における多結晶１スト リンガを生成する傾向を生ずる。更に、ＦＯＸアイランドはアレーの寸法を増大 させ、またビット線の抵抗も増大させる。 本発明は、ＦＯＸアイランドを使用して選択トランジスタ間の電気的絶縁を設 ける必要性を除去するものである。従って、上記のＦＯＸアイランドの使用から 生じる短所は除去される。本発明のこれらの、及び他の利点は、図面と共に本発 明の以下の詳細な説明を読むことに基づいて、当業者に明白になるであろう。発明の概要 本発明は、プログラム可能なトランジスタセルのアレーを含む電気的にプログ ラム可能な半導体メモリを目指すものである。一例としては、ＥＰＲＯＭおよび フラッシュメモリに使用されるような、 フローティングゲート電極及びコントロール電極を含む、フローティングゲート トランジスタである。かかるセルは、高閾値状態（フローティングゲート上に電 荷が置かれる）か、低閾値状態（フローティングゲート上に電荷がない）か、の どちらかにプログラム可能である。低閾値状態においては、セルは比較的低いコ ントロールゲート電圧の印加により導電性にされうるのに対して、セルが高閾値 状態にプログラムされた場合、かかる低いコントロールゲート電圧は、セルを導 電性にするのに不十分となる。 セルはＹ個の行とＸ個の列に配列され、セルの少なくとも１つの列がメモリセ ルとして指定され、列の少なくとも２つが選択セルとして指定される。通常、メ モリには、選択セルの列よりもかなり多いメモリセルの列が含まれる。 更に、メモリには、選択セルによりメモリセルのうちの選択されたものにプロ グラム電圧を供給させるための制御手段が含まれる。かかるプログラム電圧には 、例えば、メモリセルのドレイン電極に印加すべき正電圧、及びセルのソース電 極に印加すべき接地接続が含まれる。 選択セルの２つの列は、選択セル間の電気的絶縁をもたらす目的で使用される 、フィールド酸化膜（ＦＯＸ）アイランドの必要性を除去する。例えば、選択セ ルは、高閾値状態および低閾値状態に交互にプログラムされ得る。次に、低閾値 状態にプログラムされた選択セルは、メモリセルにプログラム電圧を印加するた めに使用され得る。更に、高電圧状態にプログラムされ、低電圧状態にプログラ ムされたセルの中間に配置された選択セルは、通常はＦＯＸアイランドによって もたらさていた電気的絶縁をもたらすように機能する。かかるＦＯＸアイランド の回避により、その使用に関連した各種の問題が除去される。 本発明は又、Ｙ個の行とＸ個の列に配列されたプログラム可能なトランジスタ セルのアレーを含む、不揮発性の半導体メモリをプログラムする方法を目指すも のである。かかるセルには、例えば、フローティングゲート電極、及びコントロ ールゲート電極を備えるＥＰＲＯＭ又はフラッシュメモリが含まれる。 本発明の方法は、列と行の両方に沿って交互に状態が変化するようにして、交 番する低閾値状態及び高閾値状態へと、アレーの少なくとも２つの列におけるセ ルをプログラムするステップを含む。高閾値状態にプログラムされたセルは、こ の場合、低閾値状態にプログラムされたセルに対して、電気的絶縁をもたらすよ うに機能しうる。 更に、請求の範囲の方法には、一つおきの低閾値状態のセルを介してプログラ ム電圧を印加することにより、アレーの残りのセルのうちの選択されたものをプ ログラムするステップが含まれる。この手法もやはり、電気的絶縁をもたらすＦ ＯＸアイランドの使用、及びそこから生じる付随的な短所を回避する。図面の簡単な説明 図１は、特に、直交するビット線およびワード線を示す、従来のＥＰＲＯＭメ モリのメモリセル・アレーセグメントの平面図である。 図２Ａは、切断線２Ａ−２Ａを介して取られた、図１のメモリセルアレーの断 面図である。 図２Ｂは、切断線２Ｂ−２Ｂを介して取られた、図１のメモリセルアレーの断 面図である。 図３は、セルがプログラムされる仕方を描写する、従来のＥＰＲＯＭセルの断 面図である。 図４は、１２個のメモリセル、及び８個のメモリセル選択トランジスタを含む 、従来のメモリセグメントの概略図である。 図５は、図４の概略図による従来のメモリセグメントの平面図である。 図６は、切断線６−６を介して取られた、図５の従来のメモリの断面図である 。 図７は、切断線７−７を介して取られた、図５の従来のメモリの拡大断面図で ある。 図８は、本発明によるメモリセグメントの概略図である。 図９は、図８の、及び本発明によるメモリセグメントの平面図である。 図１０は、切断線１０−１０を介して取られた、図９のメモリセグメントの断 面図である。 図１１Ａは、本発明の図８のアレーの選択トランジスタがプログラムされる仕 方を示す。 図１１Ｂは、選択トランジスタがプログラムされた後の、図８のアレーの選択 トランジスタ部分を示す。 図１１Ｃは、図８のアレーのセルがプログラムされる仕方を示す。 図１２は、本発明の簡略ブロック図である。発明の詳細な説明 再び図面を参照すると、図８は、本発明を取り入れたメモリセグメントの概略 図である。本明細書でプログラム可能なトランジスタセルと呼ぶこともある、メ モリセルＱ１−Ｑ１２は、図４の従来技術のメモリに使用され且つ図３に示すよ うな、フローティングゲートトランジスタ素子と同様の、従来のＥＰＲＯＭセル である。選択トランジスタ４２Ａ−４２Ｈもまた、好適には、図３に示すような フローティングゲートトランジスタである。図示してはいないが、好適には、図 示されている選択トランジスタと並列に駆動される、メモリセルの反対の端部に 配置される選択トランジスタの別の組があることに留意されたい。 前述したように、メモリのメモリセル選択部分にフローティングゲートトラン ジスタを使用することは公知である。しかし、以前の設計では、いまだに絶縁を もたらすためにＦＯＸアイランドの使用を必要としている。本発明は、高閾値状 態（フローティングゲートが充電される）にプログラムされた、フローティング ゲートセル又は同様のプログラム可能なセルを使用した、隣接選択トランジスタ 間の絶縁を提供する。しかして、プログラムされていない選択トランジスタとは 異なり、絶縁用のトランジスタは、メモリアレーのセルをプログラムする目的で プログラム電圧が印加された場合、導電性とはされない。 かくして図８のセル選択回路には、メモリセルの各行におけるトランジスタ選 択素子が含まれる。あらゆる他のセル選択トランジスタ素子は高閾値（非活性） 状態にプログラムされ、その結果、低閾値（活性）状態のセル選択素子は、適切 なメモリセルをアクセスする機能を果たすことができる。更に、非活性選択素子 は、隣接する活性素子間に必要な電気的絶縁をもたらすように機能する。 図９は、本発明に従って構成された、メモリのレイアウトの対称性を示す。Ｆ ＯＸアイランドは絶縁に使用されず、従って、以前に留意された付随の問題は生 じない。図９の切断線１０−１０を介した取られた、図１０の断面図で分かるよ うに、最大の段差の高さは、図６および図７に示す従来技術の構造に比較して、 劇的に減少されている。 選択トランジスタ４２は、初期はに適切な状態にプログラムされねばならない 。列と行の両方に沿った、選択トランジスタの一つおきのものが、高閾値状態（ 非活性）にプログラムされる。高閾値トランジスタの中間に配置された選択トラ ンジスタは、低閾値状態（活性）のままであり、メモリセルトランジスタをアク セスするために使用される。 図１１Ａは、適切な選択トランジスタが、高閾値状態にプログラムされる仕方 を示している。図１１Ａの構造は、付加的な構造が示されているのを除き、図８ の構造に類似している。図１１Ａのプログラム例において、選択トランジスタ４ ２Ｃは高閾値状態にプログラムされている。 最初、メモリセルと関連したワード線ＷＬは、全て強制的に接地電位とされる 。更に、プログラムされていない選択トランジスタの列と関連した選択線Select ２が、強制的に接地電位とされる。選択トランジスタ４２Ｃと関連した選択線Se lect１は、高電位Ｖｐｐに上げられる。ビット線ＢＬ−５と関連した接触子３０ Ｃは開放（フローティング）のままにされ、ビット線ＢＬ−１と関連した接触子 ３０Ａは強制的に接地電位とされる。 トランジスタ４２Ｂは既に低閾値状態にあり、ゲート電極に印加される電位Ｖ ｐｐにより導電性とされる。導電性のトランジスタ４２Ｂは、トランジスタ４２ Ｃのソース電極（ビット線ＢＬ−２に接続された）を接地電位付近に持ってくる ように機能し、電圧Ｖｄ（典型的には＋６ボルト）はドレイン電極（ビット線Ｂ Ｌ−３に接続された）に直接印加される。従って、図１１Ａで分かるように、ト ランジスタを高閾値状態にプログラムするために、適切な電圧がトランジスタ４ ２Ｃに印加される。 残りの一つおきの選択トランジスタもまた、図１１Ｂに示すように高閾値状態 にプログラムされる。図で分かるように、選択トランジスタ４２の閾値レベルは 、列間（Ｘ軸）と行間（Ｙ軸）に沿って交互に変化する。 一度、選択トランジスタがプログラムされると、メモリセルはプログラム可能 である。図１１Ｃは、典型的なメモリセルＱ３が、メモリアレーにおいてプログ ラムされる仕方を示す。接地電位が接触子３０Ａに印加され、電圧Ｖｃｃが選択 線Select１に印加される。 電圧Ｖｃｃは接触子３０Ｂに印加される。この電圧の組み合わせにより、低閾値 選択トランジスタ４２Ｂが導電性にされる。しかしこの電圧は、高閾値トランジ スタを導電性にするのには十分でない。 高電圧Ｖｐｐが、セルＱ３が配置された列のために、ワード線ＷＬ−１に印加 される。電圧ＶｄがセルＱ３のドレイン電極に接続され、Ｑ３のソース電極が、 選択トランジスタ４２Ｂによって接地電位に結合される。従って、Ｑ３に印加さ れる電圧は、セルをプログラムするのに適切である。一方、高閾値選択トランジ スタは、隣接する低閾値素子に対して、電気的絶縁をもたらすように機能する。 図１２は、本発明の簡略化した全体ブロック図である。全体的に符号４４によ り指定されるアレーには、トランジスタセルのＹ個の列とＸ個の行が含まれる。 少なくとも２つの列が、選択セルアレー４６を形成するための選択セルとして指 定され、残りのセルか、メモリセルアレー４８を形成するためのメモリセルとし て指定される。 構成要素５０は、従来のアドレス・デコーダを示し、構成要素５２は、選択セ ルに、メモリセルアレーをプログラムするために使用される各種の電圧を供給さ せるための、従来の制御回路を示す。 かくして、電気的絶縁をもたらす目的で、フィールド酸化膜（ＦＯＸ）の必要 性を回避する、新規な不揮発性の半導体メモリアレー及び方法が開示された。好 適な実施例を幾分詳細に説明してきたが、請求の範囲に規定された本発明の思想 および範囲から逸脱することなく、幾つかの変更が当業者によりなされ得ること を理解すべきである。例えば、本発明は、フラッシュメモリのようなＥＰＲＯＭ 以 外の、他の型式のプログラム可能なメモリに利用され得る。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ Ｈ０１Ｌ 29/788 29/792 7735−4Ｍ Ｈ０１Ｌ 29/78 ３７１

Claims (1)

1. 【特許請求の範囲】 １．電気的にプログラム可能な不揮発性半導体メモリであって、 Ｙ個の行とＸ個の列に配列され、メモリセルとして指定されるセルの少なく とも１つの列と、選択セルとして指定されるセルの少なくとも２つの列を含む、 プログラム可能なトランジスタセルのアレーと、 前記選択セルがメモリセルの選択されたものに対してプログラム電圧を供給 するようにせしめる制御手段と、 からなるメモリ。 ２．前記メモリが電気的に消去可能であり、前記制御手段がまた、前記選択セル がメモリセルに対してメモリ消去電圧を供給するようにせしめるよう機能する、 請求項１のメモリ。 ３．前記トランジスタセルの各々には、フローティングゲート電極とコントロー ルゲート電極が含まれる、請求項１のメモリ。 ４．プログラム可能なトランジスタが、低閾値状態か、高閾値状態のどちらかに プログラム可能であり、前記少なくとも２つの列及び行における前記選択セルが 、高閾値状態と低閾値状態とで一つおきとなるようプログラム可能である、請求 項１のメモリ。 ５．制御手段は低閾値状態にプログラムされた選択セルがプログラム電圧を供給 するようにさせ、高閾値状態にプログラムされた選択セルが低閾値状態にプログ ラムされた隣接選択セル間に電気的絶縁をもたらすよう機能する、請求項４のメ モリ。 ６．選択セルの２つの列が互いに隣接して配置される、請求項１のメモリ。 ７．トランジスタセルの各々にフローティングゲート電極及びコントロールゲー ト電極が含まれ、前記列の１つにおける選択セルが、共通に接続されたコントロ ールゲート電極を有する、請求項１のメモリ。 ８．電気的にプログラム可能な不揮発性半導体メモリであって、 高閾値電圧状態か低閾値電圧状態のどちらかにプログラム可能であり、メモ リセルとして指定されるセルの少なくとも１つの列と選択セルとして指定される セルの少なくとも２つの列を含む、Ｙ個の行とＸ個の列に配列されたトランジス タセルのアレーと、 列と行における前記選択セルが、交互に高閾値状態と低閾値状態にプログラ ムされることと、 低閾値状態にプログラムされた前記選択セルかメモリセルの選択されたもの にプログラム電圧を供給するようにせしめる制御手段と、高閾値状態にプログラ ムされた選択セルが低閾値状態にプログラムされた隣接する選択セル間に電気的 絶縁をもたらすように機能すること、 からなるメモリ。 ９．トランジスタセルの各々がフローティングゲート及びコントロールゲートを 有し、列の１つに配置された選択セルのコントロールゲートが共通に接続される 、請求項８のメモリ。 １０．Ｙ個の行とＸ個の列に配列されたプログラム可能なトランジスタセルアレ ーを含む、不揮発性半導体メモリをプログラムする方法であって、 アレーの少なくとも２つの列におけるセルを、一つおきに低閾値状態及び高 閾値状態へと、これらの状態が列と行の両方に沿って交互に変化するようにプロ グラムするステップと、 前記一つおきの低閾値状態のセルを介してプログラム電圧を印加することに より、アレーの残りのセルの選択されたものをプログラムするステップと、 を含む方法。 １１．アレーの少なくとも２つの列が交互に変化する状態にプログラムされ、隣 接する列に配置される、請求項１０の方法。 １２．トランジスタセルの各々に、フローティングケート電極及びコントロール ゲート電極が含まれる、請求項１０の方法。 １３．Ｙ個の行とＸ個の列に配列されたプログラム可能なトランジスタセルのア レーを含み、アレーの少なくとも２つにおける列が列と行の両方に沿って一つお きに低閾値状態及び高閾値状態にプログラムされており、低閾値のセルが選択セ ルとして指定される、不揮発性半導体メモリをプログラムする方法であって、 選択セルにプログラム電圧を入力するステップと、 前記少なくとも２つの列に配置されたセル以外の残りのセルの選択されたも のにプログラム電圧が印加されるように、選択セルを制御するステップと、 を含む方法。 １４．トランジスタセルに、フローティングゲート電極及びコントロールゲート 電極が含まれる、請求項１３の方法。