JP2000223677A - Ｎａｎｄ型フラッシュメモリ素子のプログラム方法 - Google Patents
Ｎａｎｄ型フラッシュメモリ素子のプログラム方法Info
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G11C—STATIC STORES
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-
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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Abstract
(57)【要約】
【課題】 バルクバイアスを用いるＮＡＮＤ型フラッシ
ュメモリ素子のプログラム方法を提供する。 【解決手段】 第１導電型のバルク領域上に相互平行に
配置された複数のビット線及び第１導電型のバルク領域
上に２次元的に配列され、各ビット線に並列連結された
複数のストリングを有するＮＡＮＤ型フラッシュメモリ
素子のプログラム方法であって、第１導電型のバルク領
域に逆バイアスに相当するバルクバイアスを印加するス
テップと、複数のビット線の内少なくとも１本のビット
線を選択するステップと、選択されたビット線に並列連
結された複数のストリングの内少なくとも１本のストリ
ングを選択するステップと、選択されたストリングのセ
ルトランジスタ部を構成する複数のセルの内少なくとも
１つのセルを選択してプログラムするステップとを含
む。
ュメモリ素子のプログラム方法を提供する。 【解決手段】 第１導電型のバルク領域上に相互平行に
配置された複数のビット線及び第１導電型のバルク領域
上に２次元的に配列され、各ビット線に並列連結された
複数のストリングを有するＮＡＮＤ型フラッシュメモリ
素子のプログラム方法であって、第１導電型のバルク領
域に逆バイアスに相当するバルクバイアスを印加するス
テップと、複数のビット線の内少なくとも１本のビット
線を選択するステップと、選択されたビット線に並列連
結された複数のストリングの内少なくとも１本のストリ
ングを選択するステップと、選択されたストリングのセ
ルトランジスタ部を構成する複数のセルの内少なくとも
１つのセルを選択してプログラムするステップとを含
む。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ素子
のプログラム方法に係り、具体的には、バルクバイアス
を用いるＮＡＮＤ型フラッシュメモリ素子のプログラム
方法に関する。
のプログラム方法に係り、具体的には、バルクバイアス
を用いるＮＡＮＤ型フラッシュメモリ素子のプログラム
方法に関する。
【０００２】
【従来の技術】半導体記憶素子の内不揮発性メモリ素子
は、電源が供給されない場合であっても、メモリセル内
に貯蔵された情報が消されない特徴を有する。この理由
から、不揮発性メモリ素子は、パソコン或いはメモリカ
ード等に汎用されている。
は、電源が供給されない場合であっても、メモリセル内
に貯蔵された情報が消されない特徴を有する。この理由
から、不揮発性メモリ素子は、パソコン或いはメモリカ
ード等に汎用されている。
【０００３】不揮発性メモリ素子のうち、ＮＡＮＤ型フ
ラッシュメモリ素子は、ＮＯＲ型フラッシュメモリ素子
に比して高集積化が容易であり、この理由から、高集積
フラッシュメモリ素子に広く採択されている。
ラッシュメモリ素子は、ＮＯＲ型フラッシュメモリ素子
に比して高集積化が容易であり、この理由から、高集積
フラッシュメモリ素子に広く採択されている。
【０００４】図１は、通常のＮＡＮＤ型フラッシュメモ
リ素子のセルアレイ領域の一部分を示す平面図であり、
図２は、前記図１のセルアレイ領域に対する等価回路図
である。
リ素子のセルアレイ領域の一部分を示す平面図であり、
図２は、前記図１のセルアレイ領域に対する等価回路図
である。
【０００５】図１及び図２を参照すると、活性領域１が
相互平行に配置され、前記各活性領域１を横切るストリ
ング選択線（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉ
ｎｅ；ＳＳＬ）、複数のワード線ＷＬ１、ＷＬ
２，，，，ＷＬｎ及び接地選択線（ｇｒｏｕｎｄ Ｓｅ
ｌｅｃｔｉｏｎ Ｌｉｎｅ；ＧＳＬ）が相互平行に配置
される。前記ストリング選択線ＳＳＬと隣接した活性領
域１には、活性領域を露出させるコンタクトＣＴが位置
づけられ、前記各活性領域１の上部には、前記コンタク
トＣＴを介して活性領域１と電気的に連結されるビット
線ＢＬ１，ＢＬ２が配置される。さらに、前記接地選択
線ＧＳＬと隣接した活性領域１は、前記接地選択線ＧＳ
Ｌと平行する方向に延在されて共通ソース線（ｃｏｍｍ
ｏｎ ｓｏｕｒｃｅ ｌｉｎｅ；ＣＳＬ）の機能をす
る。前記ストリング選択線ＳＳＬと前記各活性領域１と
が交差する部分にストリング選択トランジスタよりなる
ストリング選択トランジスタ部ＳＳＴ１，ＳＳＴ２が形
成され、前記各ワード線ＷＬ１，ＷＬ２，，，，ＷＬｎ
と前記各活性領域１とが交差する部分に複数のセルトラ
ンジスタよりなるセルトランジスタ部ＣＴ１，ＣＴ２が
形成される。また、接地選択線ＧＳＬと活性領域１とが
交差する部分に接地選択トランジスタよりなる接地選択
トランジスタ部ＧＳＴ１，ＧＳＴ２が形成される。
相互平行に配置され、前記各活性領域１を横切るストリ
ング選択線（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉ
ｎｅ；ＳＳＬ）、複数のワード線ＷＬ１、ＷＬ
２，，，，ＷＬｎ及び接地選択線（ｇｒｏｕｎｄ Ｓｅ
ｌｅｃｔｉｏｎ Ｌｉｎｅ；ＧＳＬ）が相互平行に配置
される。前記ストリング選択線ＳＳＬと隣接した活性領
域１には、活性領域を露出させるコンタクトＣＴが位置
づけられ、前記各活性領域１の上部には、前記コンタク
トＣＴを介して活性領域１と電気的に連結されるビット
線ＢＬ１，ＢＬ２が配置される。さらに、前記接地選択
線ＧＳＬと隣接した活性領域１は、前記接地選択線ＧＳ
Ｌと平行する方向に延在されて共通ソース線（ｃｏｍｍ
ｏｎ ｓｏｕｒｃｅ ｌｉｎｅ；ＣＳＬ）の機能をす
る。前記ストリング選択線ＳＳＬと前記各活性領域１と
が交差する部分にストリング選択トランジスタよりなる
ストリング選択トランジスタ部ＳＳＴ１，ＳＳＴ２が形
成され、前記各ワード線ＷＬ１，ＷＬ２，，，，ＷＬｎ
と前記各活性領域１とが交差する部分に複数のセルトラ
ンジスタよりなるセルトランジスタ部ＣＴ１，ＣＴ２が
形成される。また、接地選択線ＧＳＬと活性領域１とが
交差する部分に接地選択トランジスタよりなる接地選択
トランジスタ部ＧＳＴ１，ＧＳＴ２が形成される。
【０００６】前記各セルトランジスタは、活性領域１上
に順次積層されたトンネル酸化膜、浮遊ゲート（ｆｌｏ
ａｔｉｎｇ ｇａｔｅ；ＦＧ）、ポリ層間絶縁膜（ｉｎ
ｔｅｒ−ｐｏｌｙ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅ
ｒ）及び制御ゲート電極の機能をするワード線よりな
る。ここで、各セルトランジスタの浮遊ゲートＦＧは、
互いに隔離されて形成される。図１に示されたように、
１つの活性領域１上に直列配置されたストリング選択ト
ランジスタ、複数のセルトランジスタ及び接地選択トラ
ンジスタは、１本のストリングを構成する。また、前記
各セルトランジスタ、各ストリング選択トランジスタ及
び各接地選択トランジスタはいずれもＮＭＯＳトランジ
スタから形成され、Ｐウェル領域など１つのバルク領域
に形成される。
に順次積層されたトンネル酸化膜、浮遊ゲート（ｆｌｏ
ａｔｉｎｇ ｇａｔｅ；ＦＧ）、ポリ層間絶縁膜（ｉｎ
ｔｅｒ−ｐｏｌｙ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅ
ｒ）及び制御ゲート電極の機能をするワード線よりな
る。ここで、各セルトランジスタの浮遊ゲートＦＧは、
互いに隔離されて形成される。図１に示されたように、
１つの活性領域１上に直列配置されたストリング選択ト
ランジスタ、複数のセルトランジスタ及び接地選択トラ
ンジスタは、１本のストリングを構成する。また、前記
各セルトランジスタ、各ストリング選択トランジスタ及
び各接地選択トランジスタはいずれもＮＭＯＳトランジ
スタから形成され、Ｐウェル領域など１つのバルク領域
に形成される。
【０００７】図３は、図１及び図２に示された通常のＮ
ＡＮＤ型フラッシュメモリ素子を構成する複数のメモリ
セルの内、セルＡをプログラムする方法を説明するため
の電圧波形図である。
ＡＮＤ型フラッシュメモリ素子を構成する複数のメモリ
セルの内、セルＡをプログラムする方法を説明するため
の電圧波形図である。
【０００８】これを参照すると、プログラムしようとす
るセルＡを含む第１ストリングと直列連結された第１ビ
ット線ＢＬ１にプレチャージ時間Ｔｐｃ中に電源電圧Ｖ
ｃｃを印加すると同時に、前記選択されたセルＡの制御
ゲート電極に相当する第２ワード線ＷＬ２にプレチャー
ジ時間Ｔｐｃ及びプログラム時間Ｔｐｇｍ中にパス電圧
Ｖｐａｓｓ及びプログラム電圧Ｖｐｇｍを連続して印加
する。加えて、前記ストリング選択線ＳＳＬ及び前記第
１ストリングと隣接した第２ストリングと直列連結され
た第２ビット線ＢＬ２にプレチャージ時間Ｔｐｃ及びプ
ログラム時間Ｔｐｇｍ中に電源電圧Ｖｃｃを印加し、非
選択されたワード線ＷＬｎｓ、すなわち、第１ワード線
ＷＬ１と、第３ワード線ＷＬ３乃至第ｎワード線Ｗｌｎ
にプレチャージ時間Ｔｐｃ及びプログラム時間Ｔｐｇｍ
中にパス電圧Ｖｐａｓｓを印加する。また、前記接地選
択線ＧＳＬ、前記共通ソース線ＣＳＬ及び前記バルク領
域には０Ｖを印加する。
るセルＡを含む第１ストリングと直列連結された第１ビ
ット線ＢＬ１にプレチャージ時間Ｔｐｃ中に電源電圧Ｖ
ｃｃを印加すると同時に、前記選択されたセルＡの制御
ゲート電極に相当する第２ワード線ＷＬ２にプレチャー
ジ時間Ｔｐｃ及びプログラム時間Ｔｐｇｍ中にパス電圧
Ｖｐａｓｓ及びプログラム電圧Ｖｐｇｍを連続して印加
する。加えて、前記ストリング選択線ＳＳＬ及び前記第
１ストリングと隣接した第２ストリングと直列連結され
た第２ビット線ＢＬ２にプレチャージ時間Ｔｐｃ及びプ
ログラム時間Ｔｐｇｍ中に電源電圧Ｖｃｃを印加し、非
選択されたワード線ＷＬｎｓ、すなわち、第１ワード線
ＷＬ１と、第３ワード線ＷＬ３乃至第ｎワード線Ｗｌｎ
にプレチャージ時間Ｔｐｃ及びプログラム時間Ｔｐｇｍ
中にパス電圧Ｖｐａｓｓを印加する。また、前記接地選
択線ＧＳＬ、前記共通ソース線ＣＳＬ及び前記バルク領
域には０Ｖを印加する。
【０００９】前記のように、選択されたセルＡをプログ
ラムするため、各制御線に所定の電圧を印加すると、プ
レチャージ時間Ｔｐｃ中に選択されたセルＡのチャンネ
ル及び非選択されたセルのチャンネル領域は、電源電圧
Ｖｃｃに近い電圧にプレチャージされる。しかし、選択
されたセルＡのチャンネル領域にプレチャージされた電
荷はプログラム時間Ｔｐｇｍ中に接地電位まで下がった
第１ビット線ＢＬ１を介して放電されることにより、選
択されたセルＡのチャンネル領域に０Ｖが誘起される。
これにより、選択されたセルＡは、第２ワード線ＷＬ２
に印加されたプログラム電圧Ｖｐｇｍ及び０Ｖに誘起さ
れたチャンネル電圧によりプログラムされる。
ラムするため、各制御線に所定の電圧を印加すると、プ
レチャージ時間Ｔｐｃ中に選択されたセルＡのチャンネ
ル及び非選択されたセルのチャンネル領域は、電源電圧
Ｖｃｃに近い電圧にプレチャージされる。しかし、選択
されたセルＡのチャンネル領域にプレチャージされた電
荷はプログラム時間Ｔｐｇｍ中に接地電位まで下がった
第１ビット線ＢＬ１を介して放電されることにより、選
択されたセルＡのチャンネル領域に０Ｖが誘起される。
これにより、選択されたセルＡは、第２ワード線ＷＬ２
に印加されたプログラム電圧Ｖｐｇｍ及び０Ｖに誘起さ
れたチャンネル電圧によりプログラムされる。
【００１０】ところが、第２ストリングを構成するメモ
リセルのチャンネル領域は、前記プログラム時間Ｔｐｇ
ｍ中に第２ビット線ＢＬ２及び共通ソース線ＣＳＬと電
気的に隔離されて浮遊される。従って、選択されたセル
Ａと第２ワード線ＷＬ２を共有する非選択されたセルＢ
のチャンネル領域に第２ワード線ＷＬ２に印加されたプ
ログラム電圧Ｖｐｇｍにより上がった電圧が誘起され
る。これにより、前記非選択されたセルＢはプログラム
されない。このとき、前記非選択されたセルＢのチャン
ネル領域に誘起される電圧Ｖｃｈは、図１のＰＰ'によ
る断面図である図４及び図４の非選択されたセルＢの等
価回路図である図５から、下記の数式１で表現できる。
ここで、図４のバルク領域１０に印加されるバルク電圧
Ｖｂは０である。
リセルのチャンネル領域は、前記プログラム時間Ｔｐｇ
ｍ中に第２ビット線ＢＬ２及び共通ソース線ＣＳＬと電
気的に隔離されて浮遊される。従って、選択されたセル
Ａと第２ワード線ＷＬ２を共有する非選択されたセルＢ
のチャンネル領域に第２ワード線ＷＬ２に印加されたプ
ログラム電圧Ｖｐｇｍにより上がった電圧が誘起され
る。これにより、前記非選択されたセルＢはプログラム
されない。このとき、前記非選択されたセルＢのチャン
ネル領域に誘起される電圧Ｖｃｈは、図１のＰＰ'によ
る断面図である図４及び図４の非選択されたセルＢの等
価回路図である図５から、下記の数式１で表現できる。
ここで、図４のバルク領域１０に印加されるバルク電圧
Ｖｂは０である。
【００１１】
【数１】
【００１２】ここで、Ｃｔｏｔは互いに直列連結された
ポリシリコン層間絶縁膜キャパシタンスＣｉｐｏ及びト
ンネル酸化膜キャパシタンスＣｔｏｘの全体キャパシタ
ンスであり、Ｃｃｈはチャンネル領域に形成された空乏
層キャパシタンスである。前記ポリシリコン層間絶縁膜
キャパシタンスＣｉｐｏは図４の浮遊ゲートＦＧと第２
ワード線ＷＬ２との間に介在されたポリシリコン層間絶
縁膜（ＩＰＯ）によるキャパシタンスを表し、前記トン
ネル酸化膜キャパシタンスＣｔｏｘは、図４の浮遊ゲー
トＦＧとバルク領域１０との間に介在されたトンネル酸
化膜Ｃｔｏｘによるキャパシタンスを表す。
ポリシリコン層間絶縁膜キャパシタンスＣｉｐｏ及びト
ンネル酸化膜キャパシタンスＣｔｏｘの全体キャパシタ
ンスであり、Ｃｃｈはチャンネル領域に形成された空乏
層キャパシタンスである。前記ポリシリコン層間絶縁膜
キャパシタンスＣｉｐｏは図４の浮遊ゲートＦＧと第２
ワード線ＷＬ２との間に介在されたポリシリコン層間絶
縁膜（ＩＰＯ）によるキャパシタンスを表し、前記トン
ネル酸化膜キャパシタンスＣｔｏｘは、図４の浮遊ゲー
トＦＧとバルク領域１０との間に介在されたトンネル酸
化膜Ｃｔｏｘによるキャパシタンスを表す。
【００１３】一方、図４を参照すると、選択されたセル
Ａと非選択されたセルＢとの間に素子分離膜の機能をす
るフィールド酸化膜Ｆｏｘが存在する。従って、選択さ
れたセルＡと非選択されたセルＢとの間に寄生フィール
ドトランジスタが形成される。前記寄生フィールドトラ
ンジスタは、選択されたセルＡをプログラムするとき、
非選択されたセルＢのチャンネル電圧Ｖｃｈが高いほど
ターンオンされる確率が高い。さらに、前記フィールド
酸化膜Ｆｏｘの膜厚及び幅が減少するほど、寄生フィー
ルドトランジスタは一層ターンオンし易い。これによ
り、寄生フィールドトランジスタがターンオンされる
と、非選択されたセルＢのチャンネル領域から選択され
たセルＡのチャンネル領域に好ましくない漏れ電流ＩL
がバルク領域１０の表面に流れるので、非選択されたセ
ルＢのチャンネル電圧Ｖｃｈが下がる。結果として、非
選択されたセルＢがプログラムされる現象が発生する。
Ａと非選択されたセルＢとの間に素子分離膜の機能をす
るフィールド酸化膜Ｆｏｘが存在する。従って、選択さ
れたセルＡと非選択されたセルＢとの間に寄生フィール
ドトランジスタが形成される。前記寄生フィールドトラ
ンジスタは、選択されたセルＡをプログラムするとき、
非選択されたセルＢのチャンネル電圧Ｖｃｈが高いほど
ターンオンされる確率が高い。さらに、前記フィールド
酸化膜Ｆｏｘの膜厚及び幅が減少するほど、寄生フィー
ルドトランジスタは一層ターンオンし易い。これによ
り、寄生フィールドトランジスタがターンオンされる
と、非選択されたセルＢのチャンネル領域から選択され
たセルＡのチャンネル領域に好ましくない漏れ電流ＩL
がバルク領域１０の表面に流れるので、非選択されたセ
ルＢのチャンネル電圧Ｖｃｈが下がる。結果として、非
選択されたセルＢがプログラムされる現象が発生する。
【００１４】前述のように、従来の技術によると、選択
されたセル及び非選択されたセル間の寄生フィールドト
ランジスタがターンオンし易いことから、非選択された
セルがプログラムされる現象が生じうる。特に、高集積
ＮＡＮＤ型フラッシュメモリ素子を具現するためフィー
ルド酸化膜の幅及び膜厚を減らす場合、非選択されたセ
ルがプログラムされる現象は一層激しくなる。
されたセル及び非選択されたセル間の寄生フィールドト
ランジスタがターンオンし易いことから、非選択された
セルがプログラムされる現象が生じうる。特に、高集積
ＮＡＮＤ型フラッシュメモリ素子を具現するためフィー
ルド酸化膜の幅及び膜厚を減らす場合、非選択されたセ
ルがプログラムされる現象は一層激しくなる。
【００１５】
【発明が解決しようとする課題】本発明は、上記事情に
鑑みて成されたものであり、その目的は、フィールド酸
化膜の膜厚及び幅が減っても、非選択されたセルがプロ
グラムされる現象を抑えることができるＮＡＮＤ型フラ
ッシュメモリ素子のプログラム方法を提供するところに
ある。
鑑みて成されたものであり、その目的は、フィールド酸
化膜の膜厚及び幅が減っても、非選択されたセルがプロ
グラムされる現象を抑えることができるＮＡＮＤ型フラ
ッシュメモリ素子のプログラム方法を提供するところに
ある。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、第１導電型のバルク領域に２次元的に配
列された複数のストリング及び前記複数のストリング上
に相互平行に配置された複数のビット線を有するＮＡＮ
Ｄ型フラッシュメモリ素子のプログラム方法であって、
前記第１導電型のバルク領域に逆バイアスに相当するバ
ルクバイアスを印加するステップと、前記複数のビット
線のうち少なくとも１本のビット線を選択するステップ
と、前記選択されたビット線に並列連結された複数のス
トリングのうち少なくとも１本のストリングを選択する
ステップと、前記選択されたストリングを構成する複数
のセルのうち少なくとも１つのセルをプログラムするス
テップとを含む。
め、本発明は、第１導電型のバルク領域に２次元的に配
列された複数のストリング及び前記複数のストリング上
に相互平行に配置された複数のビット線を有するＮＡＮ
Ｄ型フラッシュメモリ素子のプログラム方法であって、
前記第１導電型のバルク領域に逆バイアスに相当するバ
ルクバイアスを印加するステップと、前記複数のビット
線のうち少なくとも１本のビット線を選択するステップ
と、前記選択されたビット線に並列連結された複数のス
トリングのうち少なくとも１本のストリングを選択する
ステップと、前記選択されたストリングを構成する複数
のセルのうち少なくとも１つのセルをプログラムするス
テップとを含む。
【００１７】ここで、前記第１導電型のバルク領域は、
ｐ型半導体基板或いはｐ型ウェルであることが好まし
い。また、前記各ストリングは、順次直列連結されたス
トリング選択トランジスタ部、セルトランジスタ部及び
接地選択トランジスタ部よりなる。前記ストリング選択
トランジスタ部及び前記接地選択トランジスタ部はそれ
ぞれ少なくとも１つのＮＭＯＳトランジスタよりなり、
前記セルトランジスタ部は直列連結された複数のセルト
ランジスタよりなる。前記各セルトランジスタは、第１
導電型のバルク領域上に順次積層されたトンネル酸化
膜、浮遊ゲート、ポリシリコン層間絶縁膜、及び制御ゲ
ート電極よりなるゲート構造を有する。１つのセルトラ
ンジスタは１つのセルに相当する。前記各ストリングの
接地選択トランジスタ部を構成するＮＭＯＳトランジス
タ、すなわち、接地選択トランジスタのソース領域は共
通ソース線と連結され、前記ストリング選択トランジス
タ部を構成するＮＭＯＳトランジスタ、すなわち、スト
リング選択トランジスタのドレイン領域は１本のビット
線と連結される。また、前記各セルトランジスタの制御
ゲート電極は１本のワード線と連結され、前記第１導電
型のバルク領域はバルク線と連結される。前記ストリン
グ選択トランジスタ部は少なくとも１本のストリング選
択線により制御され、前記接地選択トランジスタ部は少
なくとも１本の接地選択線により制御される。具体的に
は、前記ストリング選択トランジスタのゲート電極はス
トリング選択線と連結され、前記接地選択トランジスタ
のゲート電極は接地選択線と連結される。
ｐ型半導体基板或いはｐ型ウェルであることが好まし
い。また、前記各ストリングは、順次直列連結されたス
トリング選択トランジスタ部、セルトランジスタ部及び
接地選択トランジスタ部よりなる。前記ストリング選択
トランジスタ部及び前記接地選択トランジスタ部はそれ
ぞれ少なくとも１つのＮＭＯＳトランジスタよりなり、
前記セルトランジスタ部は直列連結された複数のセルト
ランジスタよりなる。前記各セルトランジスタは、第１
導電型のバルク領域上に順次積層されたトンネル酸化
膜、浮遊ゲート、ポリシリコン層間絶縁膜、及び制御ゲ
ート電極よりなるゲート構造を有する。１つのセルトラ
ンジスタは１つのセルに相当する。前記各ストリングの
接地選択トランジスタ部を構成するＮＭＯＳトランジス
タ、すなわち、接地選択トランジスタのソース領域は共
通ソース線と連結され、前記ストリング選択トランジス
タ部を構成するＮＭＯＳトランジスタ、すなわち、スト
リング選択トランジスタのドレイン領域は１本のビット
線と連結される。また、前記各セルトランジスタの制御
ゲート電極は１本のワード線と連結され、前記第１導電
型のバルク領域はバルク線と連結される。前記ストリン
グ選択トランジスタ部は少なくとも１本のストリング選
択線により制御され、前記接地選択トランジスタ部は少
なくとも１本の接地選択線により制御される。具体的に
は、前記ストリング選択トランジスタのゲート電極はス
トリング選択線と連結され、前記接地選択トランジスタ
のゲート電極は接地選択線と連結される。
【００１８】前記複数のビット線の内少なくとも１本の
ビット線を選択するステップは、プログラムしようとす
る少なくとも１つの選択されたセルが含まれたストリン
グと連結されたビット線に接地電圧を印加するか、或い
は所定時間、例えば、プレチャージ時間中に電源電圧を
持つパルス電圧を印加することによりなされる。このと
き、前記複数のビット線の内非選択されたビット線にプ
ログラム妨害電圧（ｐｒｏｇｒａｍ ｉｎｈｉｂｉｔｉ
ｏｎ ｖｏｌａｔａｇｅ；Ｖｐｉ）、好ましくは電源電
圧Ｖｃｃを印加する。
ビット線を選択するステップは、プログラムしようとす
る少なくとも１つの選択されたセルが含まれたストリン
グと連結されたビット線に接地電圧を印加するか、或い
は所定時間、例えば、プレチャージ時間中に電源電圧を
持つパルス電圧を印加することによりなされる。このと
き、前記複数のビット線の内非選択されたビット線にプ
ログラム妨害電圧（ｐｒｏｇｒａｍ ｉｎｈｉｂｉｔｉ
ｏｎ ｖｏｌａｔａｇｅ；Ｖｐｉ）、好ましくは電源電
圧Ｖｃｃを印加する。
【００１９】さらに、前記少なくとも１本のストリング
を選択するステップは、前記選択されたセルを含むスト
リングのストリング選択トランジスタ部をターンオンさ
せ、前記選択されたセルを含むストリングの接地選択ト
ランジスタ部をターンオフさせることによりなされる。
このとき、前記ターンオフされた接地選択トランジスタ
部と連結された共通ソース線に接地電圧を印加する。前
記ストリング選択トランジスタ部がＮＭＯＳトランジス
タで形成された１つのストリング選択トランジスタより
なる場合には、前記ストリング選択トランジスタのゲー
ト電極と連結されたストリング選択線に電源電圧を印加
することにより、前記ストリング選択トランジスタ部を
ターンオンできる。さらに、前記接地選択トランジスタ
部がＮＭＯＳトランジスタで形成された１つの接地選択
トランジスタよりなる場合には、前記接地選択トランジ
スタのゲート電極と連結された接地選択線に接地電圧を
印加することにより、前記接地選択トランジスタ部をタ
ーンオフできる。
を選択するステップは、前記選択されたセルを含むスト
リングのストリング選択トランジスタ部をターンオンさ
せ、前記選択されたセルを含むストリングの接地選択ト
ランジスタ部をターンオフさせることによりなされる。
このとき、前記ターンオフされた接地選択トランジスタ
部と連結された共通ソース線に接地電圧を印加する。前
記ストリング選択トランジスタ部がＮＭＯＳトランジス
タで形成された１つのストリング選択トランジスタより
なる場合には、前記ストリング選択トランジスタのゲー
ト電極と連結されたストリング選択線に電源電圧を印加
することにより、前記ストリング選択トランジスタ部を
ターンオンできる。さらに、前記接地選択トランジスタ
部がＮＭＯＳトランジスタで形成された１つの接地選択
トランジスタよりなる場合には、前記接地選択トランジ
スタのゲート電極と連結された接地選択線に接地電圧を
印加することにより、前記接地選択トランジスタ部をタ
ーンオフできる。
【００２０】また、前記少なくとも１つのセルを選択し
てプログラムするステップは、前記選択されたストリン
グを構成するセルトランジスタ部を制御する複数のワー
ド線の内前記プログラムしようとするセルの制御ゲート
電極と連結されたワード線を選択してプログラム電圧Ｖ
ｐｇｍ、例えば、略１８Ｖ〜２０Ｖの高い電圧を印加す
る。このとき、前記選択されたワード線を除いた非選択
されたワード線には、前記プログラム妨害電圧Ｖｐｉよ
りは高く前記プログラム電圧Ｖｐｇｍよりは低い電圧、
例えば、略１０Ｖ〜１２Ｖのパス電圧Ｖｐａｓｓを印加
することが好ましい。
てプログラムするステップは、前記選択されたストリン
グを構成するセルトランジスタ部を制御する複数のワー
ド線の内前記プログラムしようとするセルの制御ゲート
電極と連結されたワード線を選択してプログラム電圧Ｖ
ｐｇｍ、例えば、略１８Ｖ〜２０Ｖの高い電圧を印加す
る。このとき、前記選択されたワード線を除いた非選択
されたワード線には、前記プログラム妨害電圧Ｖｐｉよ
りは高く前記プログラム電圧Ｖｐｇｍよりは低い電圧、
例えば、略１０Ｖ〜１２Ｖのパス電圧Ｖｐａｓｓを印加
することが好ましい。
【００２１】一方、前記第１導電型のバルク領域、すな
わち、ｐ型半導体基板或いはｐ型ウェルに印加するバル
クバイアスは、−１Ｖ〜−２Ｖであることが好ましい。
わち、ｐ型半導体基板或いはｐ型ウェルに印加するバル
クバイアスは、−１Ｖ〜−２Ｖであることが好ましい。
【００２２】
【発明の実施の形態】以下、添付した図面に基づき、本
発明の好適な実施例について詳細に説明する。
発明の好適な実施例について詳細に説明する。
【００２３】図２及び図６を参照すると、セルＡをプロ
グラムしようとする場合、前記セルＡを含む第１ストリ
ングと連結された第１ビット線ＢＬ１に接地電圧を印加
するか、或いは所定時間、すなわち、プレチャージ時間
Ｔｐｃ中のみ電源電圧Ｖｃｃをもつパルス電圧を印加す
ることにより、第１ビット線ＢＬ１を選択する。このと
き、前記選択された第１ビット線ＢＬ１以外の非選択さ
れたビット線、例えば、第２ビット線ＢＬ２には、前記
プレチャージ時間Ｔｐｃ及びプログラム時間Ｔｐｇｍ中
にプログラム妨害電圧Ｖｐｉ、好ましくは電源電圧Ｖｃ
ｃを印加する。また、前記選択されたセルＡを含む第１
ストリングと連結されたストリング選択線ＳＳＬ及び接
地選択線ＧＳＬにそれぞれ電源電圧Ｖｃｃ及び接地電圧
を印加することにより、第１ストリングを選択する。こ
のとき、前記第１ストリングと連結された共通ソース線
ＣＳＬに接地電圧を印加する。
グラムしようとする場合、前記セルＡを含む第１ストリ
ングと連結された第１ビット線ＢＬ１に接地電圧を印加
するか、或いは所定時間、すなわち、プレチャージ時間
Ｔｐｃ中のみ電源電圧Ｖｃｃをもつパルス電圧を印加す
ることにより、第１ビット線ＢＬ１を選択する。このと
き、前記選択された第１ビット線ＢＬ１以外の非選択さ
れたビット線、例えば、第２ビット線ＢＬ２には、前記
プレチャージ時間Ｔｐｃ及びプログラム時間Ｔｐｇｍ中
にプログラム妨害電圧Ｖｐｉ、好ましくは電源電圧Ｖｃ
ｃを印加する。また、前記選択されたセルＡを含む第１
ストリングと連結されたストリング選択線ＳＳＬ及び接
地選択線ＧＳＬにそれぞれ電源電圧Ｖｃｃ及び接地電圧
を印加することにより、第１ストリングを選択する。こ
のとき、前記第１ストリングと連結された共通ソース線
ＣＳＬに接地電圧を印加する。
【００２４】また、前記セルＡを制御するワード線、す
なわち、第２ワード線ＷＬ２にプレチャージ時間Ｔｐｃ
及びプログラム時間Ｔｐｇｍ中にそれぞれパス電圧Ｖｐ
ａｓｓ及びプログラム電圧Ｖｐｇｍを順次印加すること
により、前記セルＡを選択的にプログラムする。このと
き、前記第２ワード線ＷＬ２を除いた非選択されたワー
ド線ＷＬｎｓ；ＷＬ１，ＷＬ３，，，ＷＬｎには、電源
電圧Ｖｃｃよりは高くプログラム電圧Ｖｐｇｍよりは低
い電圧、好ましくは１０Ｖ〜１２Ｖのパス電圧Ｖｐａｓ
ｓを印加し、前記第１及び第２ストリングが形成される
バルク領域には、略−１Ｖ〜−２ＶのバルクバイアスＶ
ｂを印加する。ここで、前記第２ワード線ＷＬ２に印加
される電圧は、接地電圧からプログラム電圧Ｖｐｇｍに
直接上昇する電圧であり得る。
なわち、第２ワード線ＷＬ２にプレチャージ時間Ｔｐｃ
及びプログラム時間Ｔｐｇｍ中にそれぞれパス電圧Ｖｐ
ａｓｓ及びプログラム電圧Ｖｐｇｍを順次印加すること
により、前記セルＡを選択的にプログラムする。このと
き、前記第２ワード線ＷＬ２を除いた非選択されたワー
ド線ＷＬｎｓ；ＷＬ１，ＷＬ３，，，ＷＬｎには、電源
電圧Ｖｃｃよりは高くプログラム電圧Ｖｐｇｍよりは低
い電圧、好ましくは１０Ｖ〜１２Ｖのパス電圧Ｖｐａｓ
ｓを印加し、前記第１及び第２ストリングが形成される
バルク領域には、略−１Ｖ〜−２ＶのバルクバイアスＶ
ｂを印加する。ここで、前記第２ワード線ＷＬ２に印加
される電圧は、接地電圧からプログラム電圧Ｖｐｇｍに
直接上昇する電圧であり得る。
【００２５】前記したように、各制御線に所定の電圧を
印加すると、プレチャージ時間中に選択されたセルＡの
チャンネル領域がプレチャージされて第１ビット線ＢＬ
１に印加された電圧、すなわち、電源電圧に近い電圧に
上がる。次いで、前記第１ビット線ＢＬ１に印加された
電源電圧が接地電圧まで下がると、前記選択されたセル
Ａのチャンネル領域にプレチャージされた電荷は前記接
地電圧をもつ第１ビット線ＢＬ１を介して放電されるの
で、前記セルＡのチャンネル領域は接地電圧まで下が
る。これにより、前記第２ワード線ＷＬ２に印加された
プログラム電圧Ｖｐｇｍ及び前記セルＡのチャンネル領
域に誘起された接地電圧の違いに起因する電界により前
記セルＡの浮遊ゲートに電子が注入され、これによりセ
ルＡがプログラム時間Ｔｐｇｍ中に選択的にプログラム
される。このとき、前記第２ワード線ＷＬ２を除いた非
選択されたワード線ＷＬｎｓに、前記プログラム電圧Ｖ
ｐｇｍより低いものの前記セルトランジスタが十分ター
ンオン可能な電圧、すなわち、パス電圧Ｖｐａｓｓが印
加される。従って、前記第１ストリングを構成する複数
のセルの内セルＡを除いたセルはプログラムされない。
印加すると、プレチャージ時間中に選択されたセルＡの
チャンネル領域がプレチャージされて第１ビット線ＢＬ
１に印加された電圧、すなわち、電源電圧に近い電圧に
上がる。次いで、前記第１ビット線ＢＬ１に印加された
電源電圧が接地電圧まで下がると、前記選択されたセル
Ａのチャンネル領域にプレチャージされた電荷は前記接
地電圧をもつ第１ビット線ＢＬ１を介して放電されるの
で、前記セルＡのチャンネル領域は接地電圧まで下が
る。これにより、前記第２ワード線ＷＬ２に印加された
プログラム電圧Ｖｐｇｍ及び前記セルＡのチャンネル領
域に誘起された接地電圧の違いに起因する電界により前
記セルＡの浮遊ゲートに電子が注入され、これによりセ
ルＡがプログラム時間Ｔｐｇｍ中に選択的にプログラム
される。このとき、前記第２ワード線ＷＬ２を除いた非
選択されたワード線ＷＬｎｓに、前記プログラム電圧Ｖ
ｐｇｍより低いものの前記セルトランジスタが十分ター
ンオン可能な電圧、すなわち、パス電圧Ｖｐａｓｓが印
加される。従って、前記第１ストリングを構成する複数
のセルの内セルＡを除いたセルはプログラムされない。
【００２６】一方、前記第２ストリングを構成する複数
のセルの内前記第２ワード線ＷＬ２を共有する非選択さ
れたセルＢのチャンネル領域もプレチャージ時間Ｔｐｃ
中に第２ビット線ＢＬ２に印加されたプログラム妨害電
圧Ｖｐｉ、すなわち、電源電圧Ｖｃｃに近い電圧にプレ
チャージされる。しかし、前記第２ワード線ＷＬ２にプ
ログラム電圧Ｖｐｇｍが印加されると、前記セルＢのチ
ャンネル領域は、図５及び数式１から明らかなように、
プログラム時間中に前記プレチャージされた電圧より高
い電圧に自己上昇する。このとき、前記第２ストリング
を構成する全てのセルのチャンネル領域は前記自己上昇
した電圧を保つことはもちろん、前記自己上昇した電圧
は第２ビット線ＢＬ２を介して放電されない。これは、
前記第２ビット線ＢＬ２の電圧と前記ストリング選択線
ＳＳＬの電圧とが同一なため、前記第２ストリングを構
成するストリング選択トランジスタがターンオフされる
からである。これにより、前記非選択されたセルＢはも
ちろん、前記第２ストリングを構成する全てのセルがプ
ログラムされない。加えて、図６及び図７に示されたよ
うに、本実施例は、プレチャージ時間及びプログラム時
間中に前記第１及び第２ストリングが形成されるバルク
領域１０に逆バイアスに相当するバルクバイアスＶｂを
提供する。これにより、セルＡ及びセルＢ間に形成され
たフィールド酸化膜Ｆｏｘの幅及び膜厚が減っても、前
記非選択されたセルＢのチャンネル領域電圧Ｖｃｈ２と
選択されたセルＡのチャンネル領域電圧Ｖｃｈ１との違
い及び前記第２ワード線ＷＬ２に印加されるプログラム
電圧Ｖｐｇｍにより前記フィールド酸化膜Ｆｏｘの下方
のバルク領域を通じて流れる漏れ電流が顕著に減らせ
る。これは、図８に示されたフィールドトランジスタの
バルクバイアス特性から明らかである。
のセルの内前記第２ワード線ＷＬ２を共有する非選択さ
れたセルＢのチャンネル領域もプレチャージ時間Ｔｐｃ
中に第２ビット線ＢＬ２に印加されたプログラム妨害電
圧Ｖｐｉ、すなわち、電源電圧Ｖｃｃに近い電圧にプレ
チャージされる。しかし、前記第２ワード線ＷＬ２にプ
ログラム電圧Ｖｐｇｍが印加されると、前記セルＢのチ
ャンネル領域は、図５及び数式１から明らかなように、
プログラム時間中に前記プレチャージされた電圧より高
い電圧に自己上昇する。このとき、前記第２ストリング
を構成する全てのセルのチャンネル領域は前記自己上昇
した電圧を保つことはもちろん、前記自己上昇した電圧
は第２ビット線ＢＬ２を介して放電されない。これは、
前記第２ビット線ＢＬ２の電圧と前記ストリング選択線
ＳＳＬの電圧とが同一なため、前記第２ストリングを構
成するストリング選択トランジスタがターンオフされる
からである。これにより、前記非選択されたセルＢはも
ちろん、前記第２ストリングを構成する全てのセルがプ
ログラムされない。加えて、図６及び図７に示されたよ
うに、本実施例は、プレチャージ時間及びプログラム時
間中に前記第１及び第２ストリングが形成されるバルク
領域１０に逆バイアスに相当するバルクバイアスＶｂを
提供する。これにより、セルＡ及びセルＢ間に形成され
たフィールド酸化膜Ｆｏｘの幅及び膜厚が減っても、前
記非選択されたセルＢのチャンネル領域電圧Ｖｃｈ２と
選択されたセルＡのチャンネル領域電圧Ｖｃｈ１との違
い及び前記第２ワード線ＷＬ２に印加されるプログラム
電圧Ｖｐｇｍにより前記フィールド酸化膜Ｆｏｘの下方
のバルク領域を通じて流れる漏れ電流が顕著に減らせ
る。これは、図８に示されたフィールドトランジスタの
バルクバイアス特性から明らかである。
【００２７】図８は、フィールドトランジスタのバルク
バイアスに対するしきい電圧特性をシミュレーションし
た結果を示すグラフである。図中、横軸はフィールド酸
化膜Ｆｏｘの膜厚を表し、縦軸はしきい電圧を表す。こ
こで、しきい電圧の変化は、フィールド酸化膜の膜厚及
びバルクバイアスに対してのみ考慮されており、フィー
ルド酸化膜の幅に対しては考慮されていない。また、フ
ィールド酸化膜の下方のバルク領域の導電型はｐ型で、
バルク領域の濃度は１×１０18／ｃｍ3であった。
バイアスに対するしきい電圧特性をシミュレーションし
た結果を示すグラフである。図中、横軸はフィールド酸
化膜Ｆｏｘの膜厚を表し、縦軸はしきい電圧を表す。こ
こで、しきい電圧の変化は、フィールド酸化膜の膜厚及
びバルクバイアスに対してのみ考慮されており、フィー
ルド酸化膜の幅に対しては考慮されていない。また、フ
ィールド酸化膜の下方のバルク領域の導電型はｐ型で、
バルク領域の濃度は１×１０18／ｃｍ3であった。
【００２８】図８を参照すると、バルクバイアスＶｂが
０Ｖで、選択されたワード線、すなわち、第２ワード線
ＷＬ２に印加するプログラム電圧Ｖｐｇｍが２０Ｖの場
合、選択されたセルＡと非選択されたセルＢとの間に形
成されるフィールド酸化膜Ｆｏｘの膜厚は、少なくとも
１２００Åよりは大である必要がある。これに対し、バ
ルクバイアスＶｂが−１Ｖで、プログラム電圧が２０Ｖ
の場合には、選択されたセルＡと非選択されたセルＢと
の間に形成されるフィールド酸化膜Ｆｏｘを１０００Å
程度に薄く形成しても寄生フィールドトランジスタがタ
ーンオンされないことが分かる。これより、バルク領域
に０Ｖより低いバルクバイアスＶｂを印加する場合、非
選択されたセルＢのチャンネル領域から選択されたセル
Ａのチャンネル領域に漏れ電流が流れる現象を顕著に抑
えうることが分かる。すなわち、バルク領域に逆バイア
スに相当するバルクバイアスを印加すると、フィールド
酸化膜の膜厚及び幅が減らせる。これにより、高集積Ｎ
ＡＮＤ型フラッシュメモリ素子のプログラム特性の改善
が図れる。
０Ｖで、選択されたワード線、すなわち、第２ワード線
ＷＬ２に印加するプログラム電圧Ｖｐｇｍが２０Ｖの場
合、選択されたセルＡと非選択されたセルＢとの間に形
成されるフィールド酸化膜Ｆｏｘの膜厚は、少なくとも
１２００Åよりは大である必要がある。これに対し、バ
ルクバイアスＶｂが−１Ｖで、プログラム電圧が２０Ｖ
の場合には、選択されたセルＡと非選択されたセルＢと
の間に形成されるフィールド酸化膜Ｆｏｘを１０００Å
程度に薄く形成しても寄生フィールドトランジスタがタ
ーンオンされないことが分かる。これより、バルク領域
に０Ｖより低いバルクバイアスＶｂを印加する場合、非
選択されたセルＢのチャンネル領域から選択されたセル
Ａのチャンネル領域に漏れ電流が流れる現象を顕著に抑
えうることが分かる。すなわち、バルク領域に逆バイア
スに相当するバルクバイアスを印加すると、フィールド
酸化膜の膜厚及び幅が減らせる。これにより、高集積Ｎ
ＡＮＤ型フラッシュメモリ素子のプログラム特性の改善
が図れる。
【００２９】一方、通常のＭＯＳトランジスタのしきい
電圧は、下記の数式２で表現できる。
電圧は、下記の数式２で表現できる。
【００３０】
【数２】
【００３１】ここで、Ｎａはバルク領域のドープ濃度を
表し、εはバルク領域の誘電率を表し、Ｃｏｘはゲート
酸化膜のキャパシタンスを表し、Φｆはバルク領域の平
衡静電ポテンシャルを表し、Ｖｂはバルクバイアスを表
す。
表し、εはバルク領域の誘電率を表し、Ｃｏｘはゲート
酸化膜のキャパシタンスを表し、Φｆはバルク領域の平
衡静電ポテンシャルを表し、Ｖｂはバルクバイアスを表
す。
【００３２】数式２から明らかなように、しきい電圧は
ゲート酸化膜の膜厚に比例する。換言すると、ゲート酸
化膜の膜厚が大きいほど、バルクバイアスに対するしき
い電圧の変化量が大である。これにより、略−１Ｖ〜−
２Ｖのバルクバイアスをバルク領域に印加する場合、フ
ィールドトランジスタのしきい電圧は略１０Ｖ以上に上
がるのに対し、通常のストリングを構成するストリング
選択トランジスタ、接地選択トランジスタ及びセルトラ
ンジスタのしきい電圧は略１Ｖ上がる。結果として、プ
ログラム動作に際しバルク領域にバルクバイアスを印加
する場合、選択されたストリングを構成するストリング
選択トランジスタ及び非選択されたセルトランジスタの
ターンオン動作は前記バルクバイアスにより妨害されな
いのに対し、プログラム効率は増大する。
ゲート酸化膜の膜厚に比例する。換言すると、ゲート酸
化膜の膜厚が大きいほど、バルクバイアスに対するしき
い電圧の変化量が大である。これにより、略−１Ｖ〜−
２Ｖのバルクバイアスをバルク領域に印加する場合、フ
ィールドトランジスタのしきい電圧は略１０Ｖ以上に上
がるのに対し、通常のストリングを構成するストリング
選択トランジスタ、接地選択トランジスタ及びセルトラ
ンジスタのしきい電圧は略１Ｖ上がる。結果として、プ
ログラム動作に際しバルク領域にバルクバイアスを印加
する場合、選択されたストリングを構成するストリング
選択トランジスタ及び非選択されたセルトランジスタの
ターンオン動作は前記バルクバイアスにより妨害されな
いのに対し、プログラム効率は増大する。
【００３３】
【発明の効果】以上述べたように、本発明によると、プ
ログラム動作時にバルク領域に逆バイアスを印加するこ
とにより、非選択されたセルがプログラムされる現象を
顕著に抑えることができる。これにより、フィールド酸
化膜の膜厚及び幅を減少させる必要がある高集積ＮＡＮ
Ｄ型フラッシュメモリ素子のプログラム特性を一層改善
することができる。さらに、バルク領域に逆バイアスを
印加すると、フィールド酸化膜の下方のバルク濃度を低
く調節しても、素子分離の特性を改善することができ
る。これにより、セルトランジスタのソース／ドレイン
領域の接合漏れ電流が減らせる。結果として、非選択さ
れたセルのチャンネル領域に誘起される自己上昇した電
圧が下がる現象が抑えられ、非選択されたセルがプログ
ラムされる現象が防止できる。
ログラム動作時にバルク領域に逆バイアスを印加するこ
とにより、非選択されたセルがプログラムされる現象を
顕著に抑えることができる。これにより、フィールド酸
化膜の膜厚及び幅を減少させる必要がある高集積ＮＡＮ
Ｄ型フラッシュメモリ素子のプログラム特性を一層改善
することができる。さらに、バルク領域に逆バイアスを
印加すると、フィールド酸化膜の下方のバルク濃度を低
く調節しても、素子分離の特性を改善することができ
る。これにより、セルトランジスタのソース／ドレイン
領域の接合漏れ電流が減らせる。結果として、非選択さ
れたセルのチャンネル領域に誘起される自己上昇した電
圧が下がる現象が抑えられ、非選択されたセルがプログ
ラムされる現象が防止できる。
【００３４】本発明は前記実施例に限定されるものでは
なく、当業者にとってその変形及び改良が可能なことは
言うまでもない。
なく、当業者にとってその変形及び改良が可能なことは
言うまでもない。
【図１】従来の技術及び本発明共に適用される通常のＮ
ＡＮＤ型フラッシュメモリ素子のセルアレイ領域の一部
を示す平面図である。
ＡＮＤ型フラッシュメモリ素子のセルアレイ領域の一部
を示す平面図である。
【図２】図１の平面図に対する等価回路図である。
【図３】従来の技術によるＮＡＮＤ型フラッシュメモリ
素子のプログラム方法を説明するための電圧波形図であ
る。
素子のプログラム方法を説明するための電圧波形図であ
る。
【図４】従来の技術の問題点を説明するための図１の切
断線ＰＰ'による断面図である。
断線ＰＰ'による断面図である。
【図５】従来の技術及び本発明によるプログラム方法に
おける上昇効果を説明するための等価回路図である。
おける上昇効果を説明するための等価回路図である。
【図６】本発明の一実施例によるＮＡＮＤ型フラッシュ
メモリ素子のプログラム方法を説明するための電圧波形
図である。
メモリ素子のプログラム方法を説明するための電圧波形
図である。
【図７】本発明の効果を説明するための図１の切断線Ｐ
Ｐ'による断面図である。
Ｐ'による断面図である。
【図８】本発明の効果を説明するため、寄生フィールド
トランジスタのバルクバイアス特性を示すグラフ図であ
る。
トランジスタのバルクバイアス特性を示すグラフ図であ
る。
ＢＬ１、ＢＬ２ 第１及び第２ビット線 ＳＳＬ ストリング選択線 ＷＬｎｓ ワード線 ＷＬ２ 第２ワード線 ＧＳＬ 接地選択線 ＣＳＬ 共通ソース線 Ｔｐｃ プレチャージ時間 Ｔｐｇｍ プログラム時間 Ｖｂ バルクバイアス Ｖｐｇｍ プログラム電圧 Ｖｐａｓｓ パス電圧 Ｖｃｃ 電源電圧
Claims (12)
- 【請求項１】 第１導電型のバルク領域上に相互平行に
配置された複数のビット線及び前記第１導電型のバルク
領域上に２次元的に配列され、前記各ビット線に並列連
結された複数のストリングを有し、前記各ストリングは
順次直列連結されたストリング選択トランジスタ部、セ
ルトランジスタ部及び接地選択トランジスタ部よりな
り、前記ストリング選択トランジスタ部は少なくとも１
本のストリング選択線により制御され、前記セルトラン
ジスタ部は複数のワード線により制御され、前記接地選
択トランジスタ部は少なくとも１本の接地選択線により
制御され、前記接地選択トランジスタ部は共通ソース線
と連結されたＮＡＮＤ型フラッシュメモリ素子のプログ
ラム方法であって、 前記第１導電型のバルク領域に逆バイアスに相当するバ
ルクバイアスを印加するステップと、 前記複数のビット線のうち、少なくとも１本のビット線
を選択するステップと、 前記選択されたビット線に並列連結された複数のストリ
ングのうち、少なくとも１本のストリングを選択するス
テップと、 前記選択されたストリングのセルトランジスタ部を構成
する複数のセルのうち、少なくとも１つのセルを選択し
てプログラムするステップと、 を含むことを特徴とするＮＡＮＤ型フラッシュメモリ素
子のプログラム方法。 - 【請求項２】 前記第１導電型は、ｐ型であることを特
徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ
素子のプログラム方法。 - 【請求項３】 前記少なくとも１本のビット線を選択す
るステップは、 前記複数のビット線のうち、少なくとも１本のビット線
にプレチャージ時間及びプログラム時間共に接地電圧を
印加し、前記少なくとも１本のビット線を除いた非選択
されたビット線にプログラム妨害電圧を印加することを
特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモ
リ素子のプログラム方法。 - 【請求項４】 前記少なくとも１本のビット線を選択す
るステップは、 前記複数のビット線のうち、少なくとも１本のビット線
にプレチャージ時間及びプログラム時間中にそれぞれ電
源電圧及び接地電圧を順次印加し、前記少なくとも１本
のビット線を除いた非選択されたビット線にプログラム
妨害電圧を印加することを特徴とする請求項１に記載の
ＮＡＮＤ型フラッシュメモリ素子のプログラム方法。 - 【請求項５】 前記プログラム妨害電圧は、電源電圧で
あることを特徴とする請求項３又は４に記載のＮＡＮＤ
型フラッシュメモリ素子のプログラム方法。 - 【請求項６】 前記少なくとも１本のストリングを選択
するステップは、 前記選択されたビット線に並列連結された複数のストリ
ングのうち、少なくとも１本のストリングを構成するス
トリング選択トランジスタ部及び接地選択トランジスタ
部をそれぞれターンオン及びターンオフさせるステップ
と、 前記ターンオンされた接地選択トランジスタ部と連結さ
れた共通ソース線に接地電圧を印加するステップとを含
むことを特徴とする請求項１に記載のＮＡＮＤ型フラッ
シュメモリ素子のプログラム方法。 - 【請求項７】 前記ストリング選択トランジスタ部及び
前記接地選択トランジスタ部は、それぞれ１つのＮＭＯ
Ｓトランジスタよりなることを特徴とする請求項６に記
載のＮＡＮＤ型フラッシュメモリ素子のプログラム方
法。 - 【請求項８】 前記ストリング選択トランジスタ部及び
前記接地選択トランジスタ部をそれぞれターンオン及び
ターンオフさせるステップは、 前記ストリング選択トランジスタ部を制御するストリン
グ選択線及び前記接地選択トランジスタ部を制御する接
地選択線にそれぞれ電源電圧及び接地電圧を印加するこ
とを特徴とする請求項７に記載のＮＡＮＤ型フラッシュ
メモリ素子のプログラム方法。 - 【請求項９】 前記少なくとも１つのセルを選択してプ
ログラムするステップは、 前記選択されたストリングのセルトランジスタ部を構成
する複数のセルのうち、少なくとも１つのセルを制御す
る選択されたワード線にプログラム電圧を印加するステ
ップと、 前記選択されたワード線を除いた非選択されたワード線
にパス電圧を印加するステップとを含むことを特徴とす
る請求項１に記載のＮＡＮＤ型フラッシュメモリ素子の
プログラム方法。 - 【請求項１０】 前記プログラム電圧は、１８Ｖ以上、
かつ２０Ｖ以下であることを特徴とする請求項９に記載
のＮＡＮＤ型フラッシュメモリ素子のプログラム方法。 - 【請求項１１】 前記パス電圧は、１０Ｖ以上、かつ１
２Ｖ以下であることを特徴とする請求項９に記載のＮＡ
ＮＤ型フラッシュメモリ素子のプログラム方法。 - 【請求項１２】 前記バルクバイアスは、−２Ｖ以上、
かつ−１Ｖ以下であることを特徴とする請求項１に記載
のＮＡＮＤ型フラッシュメモリ素子のプログラム方法。
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