CN108110009B - 电介质界面中具有电荷俘获的紧凑型非易失性存储器器件 - Google Patents

电介质界面中具有电荷俘获的紧凑型非易失性存储器器件 Download PDF

Info

Publication number
CN108110009B
CN108110009B CN201711106086.6A CN201711106086A CN108110009B CN 108110009 B CN108110009 B CN 108110009B CN 201711106086 A CN201711106086 A CN 201711106086A CN 108110009 B CN108110009 B CN 108110009B
Authority
CN
China
Prior art keywords
memory
memory cells
transistor
state
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711106086.6A
Other languages
English (en)
Other versions
CN108110009A (zh
Inventor
F·拉罗萨
S·尼埃尔
A·雷尼耶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Rousset SAS
Original Assignee
STMicroelectronics Rousset SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Rousset SAS filed Critical STMicroelectronics Rousset SAS
Publication of CN108110009A publication Critical patent/CN108110009A/zh
Application granted granted Critical
Publication of CN108110009B publication Critical patent/CN108110009B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42352—Gate electrodes for transistors with charge trapping gate insulator with the gate at least partly formed in a trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请涉及电介质界面中具有电荷俘获的紧凑型非易失性存储器器件。每个存储器单元是在电介质界面中具有电荷俘获的类型，并且包括可由埋置在衬底中的垂直选择晶体管选择并且包括埋置的选择栅极的状态晶体管。存储器单元的列包括双生存储器单元对。双生存储器单元对中的两个选择晶体管具有共同的选择栅极，并且双生存储器单元对中的两个状态晶体管具有共同的控制栅极。对于每一对双生存储器单元，该器件还包括电介质区域，电介质区域位于控制栅极和衬底之间并且与共同的选择栅极重叠，以便在选择栅极的任一侧上形成分别专用于两个双生存储器单元的两个电荷俘获电介质界面。

Description

电介质界面中具有电荷俘获的紧凑型非易失性存储器器件
相关申请的交叉引用
本申请要求2016年11月25日提交的法国专利申请第1661500号的优先权，该申请通过引用并入本文。
技术领域
本发明的实施例和实现的模式涉及非易失性存储器器件，特别是在电介质界面中具有电荷俘获并且包括埋置的选择晶体管的类型的非易失性存储器器件。
背景技术
非易失性存储器单元可以是例如电可擦除和可编程(EEPROM)类型，或者可以是具有垂直选择晶体管的其他类型，其中具有浮置栅极的状态晶体管由与状态晶体管串联连接的选择晶体管可选择。
随着存储器器件密度的增加，浮置栅极存储器单元靠得越来越近，这可能在相邻浮置栅极中存储的电荷之间产生干扰。
因此，设想使用另一种类型的非易失性存储器，可以将该非易失性存储器称为本领域技术人员可以更加知晓的表达——“在电介质界面中具有电荷俘获的类型的存储器单元”，其首字母缩略词取决于用于控制栅极的材料而为“SONOS”或者“MONOS”。
更确切地说，这种类型的存储器单元包括通过被配置为俘获电荷的电介质界面与衬底分离的控制栅极。
通常，这样的界面包括例如由氮化硅(N)制成的电荷储存层，该电荷储存层位于例如由二氧化硅(O)形成的隧道电介质层上并且在例如也由二氧化硅(O)形成的电介质截止层之下。这种状态晶体管的沟道区域例如形成在硅衬底(S)中。如果控制栅极由多晶硅(S)制成，则将其称之为SONOS器件，而如果控制栅极至少部分是金属的，则可以称之为MONOS类型的器件。
发明内容
实施例提供了特别紧凑的在电介质界面中具有电荷俘获的类型的非易失性存储器器件。
根据一个方面，一种非易失性存储器器件包括存储器层面(memory plane)，该存储器层面包括存储器单元的行和列。每个存储器单元为在电介质界面中具有电荷俘获的类型并且包括如下状态晶体管，该状态晶体管由埋置在衬底中的垂直选择晶体管可选择并且包括埋置的选择栅极。
存储器单元的列包括双生存储器单元对，双生存储器单元对中的两个选择晶体管具有共同的选择栅极。
双生存储器单元对中的两个状态晶体管还具有共同的控制栅极。对于每一对双生存储器单元，该器件还包括位于控制栅极和衬底之间并且与共同的选择栅极重叠的电介质区域，以便在选择栅极的任一侧上形成分别专用于两个双生存储器单元的两个电荷俘获电介质界面。
此外，该存储器器件包括每列存储器单元的两个位线，并且同一列的两个相邻的双生存储器单元不链接到同一位线，而同一列的两个相邻的非双生存储器单元链接到同一位线。
该存储器器件因此展现出“双位线”类型的架构。
该存储器器件进一步包括链接到同一行的存储器单元的状态晶体管的控制栅极的栅极驱动线。
通过电荷俘获电介质区域和控制栅极对两个双生存储器单元共同的埋置的选择栅极的重叠使得有可能使该存储器器件更加紧凑。
位于控制栅极和衬底之间的电介质区域有利地具有旨在俘获电荷的第一电介质层，其侧面有两个第二电介质层。
当每个存储器单元均是SONOS类型时，每个存储器单元的控制栅极可以包括多晶硅，第一电介质层可以包括氮化硅，而两个第二电介质层可以包括二氧化硅。
虽然不是必不可少的，但是对于每个存储器单元的状态晶体管的沟道来说，特别有利的是包括在衬底中的表面处注入的沟道并被配置为使得该存储器单元以耗尽模式操作。
实际上，这将使得例如有可能在读取控制栅极上施加零电压。
实际上，状态晶体管是耗尽型的，当存储器单元处于原始状态(virgin state)时以及当向控制栅极施加零电压时，状态晶体管的导通特性(“常通”)与在存储器单元的原始状态中其阈值电压的值有关，例如可以将该值选择为负或基本为零。
此外，除了处于原始状态之外，存储器单元可以展现对应于存储位的第一逻辑值的第一状态，例如擦除状态，和对应于存储位的第二逻辑值的第二状态，例如编程状态。
并且，存储器单元的这两个状态中的状态晶体管的阈值电压位于原始状态中的存储器单元的状态晶体管的阈值电压的任一侧。
因此，例如，在存储器单元的第一状态中，状态晶体管的阈值电压为负且小于原始状态中的存储器单元的状态晶体管的阈值电压，而在存储器单元的第二状态中，状态晶体管的阈值电压为正且大于原始状态中的存储器单元的状态晶体管的阈值电压。
因此，在读操作期间，变得有可能在控制栅极上施加零读取电压。
实际上，在这种零读取电压的情况下，有可能区分存储器单元的状态，因为处于其第一状态的存储器单元(例如，被擦除单元)的状态晶体管将由于其阈值电压小于原始单元的阈值电压而导通，并且在存在处于其第二状态的存储器单元(例如，被编程单元)的情况下将由于阈值电压现在将为正而截止。
此外，由于在控制栅极上存在零读取电压，所以在电介质界面的读取期间(读应力)不会引起应力，因此使得有可能大大降低或实际上消除本领域技术人员已知的“读干扰”现象出现的风险，该现象可以表现为存储位的逻辑值的修改。
也就是说，存储器单元越老化，该单元的擦除状态越接近原始状态中的存储器单元的状态。
因此，为了随着时间尽可能保证对存储器单元在其读取期间的擦除和编程两个状态的可靠区分，针对原始状态中的存储器单元的状态晶体管将有利地选择负阈值电压。
而且，这个阈值电压负得越明显，这种区分将越可靠。就这一点而言，对于原始状态中的存储器单元的状态晶体管而言，将有可能选择小于或等于-0.5伏的阈值电压，例如在-1伏和-0.5伏之间。
有利地，状态晶体管的沟道是在衬底中的表面处注入的沟道。
注入的沟道的深度优选地要足够小，以使得沟道被视为保留在表面处。实际上，在某些情况下，特别是在擦除或编程期间，状态晶体管必须处于截止状态。而如果沟道的深度太显著，则将难以使状态晶体管截止。
本领域的技术人员将知道如何调整掺杂剂的注入能量，以便获得与耗尽型晶体管兼容的沟道深度，同时必要时允许耗尽型晶体管易于截止。
作为指示，注入的沟道的深度有利地小于或等于100nm。
掺杂剂的剂量控制状态晶体管的阈值电压。
因此，为了在原始单元的情况下获得具有负阈值电压的状态晶体管，掺杂剂的注入剂量可以在1012个原子/cm2和1014个原子/cm2之间。然后，获得例如在-1伏和-0.5伏之间的用于原始单元的阈值电压。
此外应当注意的是，结合与状态晶体管串联连接的垂直选择晶体管来使用在表面处注入的沟道是特别有利的。事实上，如果选择晶体管展现出平面架构，则可能难以注入状态晶体管的沟道，而不注入选择晶体管的沟道以便于将具有低电流的选择晶体管维持在截止状态(IOFF)中。而且，即使将掺杂剂的注入限制到位于旨在俘获电荷的电介质界面之下的沟道区，但由于掺杂剂的横向扩散，该注入可能会影响选择晶体管的沟道的有效长度。
而且，垂直选择晶体管，也就是说，其栅极在衬底中垂直地延伸的晶体管，不会遇到这种困难。
对于“双位线”型和双生存储器单元结构的存储器层面，有可能在不向双生存储器单元施加读取禁用电压的情况下读取存储器单元。
因此，可以有利地将读电路配置为在存储器层面的所有存储器单元的状态晶体管的控制栅极上施加零读取电压。
此外，行的至少一部分的存储器单元可形成页，并且可以将读电路配置成逐页读取存储器层面。
附图说明
在研究实施例和实现的完全非限制性模式的详细描述和附图时，本发明的其它优点和特征将变得显而易见，在附图中：
图1至图4图示了本发明的各种实施例。
具体实施方式
参考图1来描述存储器器件的存储器层面的存储器单元的结构。
在此，每个存储器单元是SONOS类型的在电介质界面中具有电荷俘获的单元。实际上，存储器单元的每个状态晶体管T包括多晶硅控制栅极CG，该多晶硅控制栅极覆盖电介质界面，所述电介质界面包括旨在俘获电荷的第一电介质层CD10，第一电介质层CD10例如由氮化硅制成，其两侧有两个由二氧化硅制成的第二层CD20和CD21。
层CD20形成隧道氧化物层，而层CD21形成电荷截止层。
此外，这个电介质界面搁置在硅半导体衬底SB上。
标号Ci,j和Ci-1,j标示属于存储器层面的同一列的两个双生存储器单元。
这两个单元被称为双生单元，因为它们相关联的垂直选择晶体管ST包括埋置在衬底SB中的共同的选择栅极CSGi,i-1。
在此，衬底SB具有导电类型P，而埋置的源极线S具有导电类型N。
此外，每个状态晶体管T具有导电类型为N的漏极区域D。
此外，两个双生存储器单元的状态晶体管Ti,j和Ti-1,j具有共同的控制栅极CGi,i-1。
此外，对于每一对双生存储器单元Ci,j和Ci-1,j，该器件包括位于多晶硅的共同的控制栅极CGi,i-1和衬底SB之间的标记为RDi-1,j的电介质区域。
该电介质区域RDi-1,j与垂直埋置的共同的选择栅极CSGi,i-1重叠，以便在这个共同的选择栅极的任一侧上形成与这两个双生存储器单元Ci,j和Ci-1,j相关联的两个电荷俘获电介质界面IDi,j和IDi-1,j。
这些电介质界面各自包括上述层CD10、CD20和CD21的一部分。
此外，在这两个双生存储器单元的两个电介质界面IDi-1,j和IDi,j之间不存在可能的电荷横向转移。
在图1中所图示的实施例中，状态晶体管的沟道包括在N掺杂的表面ZCH处注入的沟道，使得对应的存储器单元以耗尽模式操作。
而且，标记ZCV标示衬底SB中形成对应的选择晶体管ST的垂直沟道的区域。
考虑到漏极区域D与选择栅极的接近度，沟道区ZCV和注入沟道区ZCH将形成同一沟道，从而掩蔽选择晶体管ST的漏极区域和状态晶体管的源极区域。
沟道ZCH必须有利地保持表面沟道，使得有可能通过在状态晶体管T的控制栅极上施加可接受的控制电压来截止沟道的传导。
掺杂剂的注入能量定义了沟道的深度d。作为指示，该能量可以在5keV和100keV之间，从而导致100nm量级的厚度d。
在导电类型为N的沟道的情况下，注入的掺杂剂可以例如是砷(As)，并且掺杂剂的浓度决定原始状态中的存储器单元的晶体管T的阈值电压Vth0。在此，将状态晶体管配置为具有比如这样的负阈值电压Vth0。就此而言，有可能使用1012个原子/cm2和1014个原子/cm3之间的注入掺杂剂剂量。
利用这种剂量的掺杂剂，可以获得例如在-1伏和-0.5伏之间的负电压Vth0。
在读模式中，将常规结构的读电路ML配置为在状态晶体管的控制栅极CG上施加零读取电压VCGR，并且在连接到将要读取的存储器单元的漏极的位线B上施加正电压。
晶体管T是具有负电压Vth0的耗尽晶体管，它通常对于原始存储器单元来说，也就是说，当浮置栅极中不存在电荷时，是导通的。
擦除的存储器单元的状态晶体管将导通，而编程的存储器单元的状态晶体管将被截止。此外，在控制栅极上施加零电压VCGR的事实并因此不会引起任何“读应力”，从而有助于消除“读干扰”的风险。
应该注意的是，为了简化附图，没有示出使得可能将埋置的共同的栅极CSG链接到对应的字线的接触。这同样适用于衬底SB的接触传感器(contact pickup)以及源极线SL的接触传感器。
图2是在半导体衬底中制作的存储器层面MA1的实施例的电气图。存储器层面包括存储器单元的行和列，在这里示出了八个存储器单元C1,j、C2,j、C3,j、C4,j、C1,j+1、C2,j+1、C3,j+1、C4,j+1。每个存储器单元包括具有俘获界面(ID)的分别标记为T1,j、T2,j、T3,j、T4,j、T1,j+1、T2,j+1、T3,j+1、T4,j+1的状态晶体管，以及连接在源极层面SL和状态晶体管之间的选择晶体管ST。
存储器单元C1,j、C2,j、C3,j、C4,j属于行列(rank)中的列j，存储器单元C1,j+1、C2,j+1、C3,j+1、C4,j+1属于行列中的相邻列j+1。存储器单元C1,j、C1,j+1属于第一行存储器单元或物理页PG1，它们的状态晶体管T1,j、T1,j+1具有连接到共同的栅极驱动线CGL1的控制栅极CG1。存储器单元C2,j、C2,j+1属于第二行存储器单元或物理页PG2，并且它们的状态晶体管T2,j、T2,j+1具有连接到共同的栅极驱动线CGL2的控制栅极CG2。存储器单元C3,j、C3,j+1属于第三行存储器单元或物理页PG3，并且它们的状态晶体管T3,j、T3,j+1具有连接到共同的栅极驱动线CGL3的控制栅极CG3。存储器单元C4,j、C4,j+1属于第四行存储器单元或物理页PG4，并且它们的状态晶体管T4,j、T4,j+1具有连接到共同的栅极驱动线CGL4的控制栅极CG4。
在行列中的列j中，存储器单元C1,j、C2,j是双生存储器单元，并且它们的选择晶体管ST包括链接到共同的字线WL1,2的共同的选择栅极CSG1,2。
类似地，存储器单元C3,j、C4,j是双生存储器单元，并且它们的选择晶体管ST包括链接到共同的字线WL3,4的共同的选择栅极CSG3,4。
在行列中的列j+1中，存储器单元C1,j+1、C2,j+1是双生存储器单元，并且它们的选择晶体管ST包括链接到字线WL1,2的共同的选择栅极CSG1,2。
存储器单元C3,j+1、C4,j+1是双生存储器单元，并且它们的选择晶体管ST包括链接到共同的字线WL3,4的共同的选择栅极CSG3,4。
双生存储器单元对的共同的选择栅极CSG1,2或CSG3,4是以在衬底中制造的导电沟槽的形式制作的埋置的垂直栅极，并且选择晶体管ST的源极端子(S)被链接到埋置的源极层面SL，埋置的源极层面SL在存储器单元所注入的衬底区域下方延伸。
存储器层面MA1包括存储器单元的每列的两个位线。因此，将两个位线B1,j、B2,j分配给行列中的列j的存储器单元，并且将两个位线B1,j+1、B2,j+1分配给行列中的列j+1的存储器单元。
将两个双生存储器单元链接到分配给它们所在列的两个位线之中的不同位线，而将两个相邻但非双生存储器单元链接到同一位线。
因此，在行列中的列j中：
通过导电路径1A将状态晶体管T1,j的漏极端子(D)链接到位线B1,j，
通过导电路径23B将状态晶体管T2,j的漏极端子链接到位线B2,j，
通过导电路径23B将状态晶体管T3,j的漏极端子链接到位线B2,j(存储器单元C2,j与存储器单元C3,j相邻但是非双生)，以及
通过导电路径4A将状态晶体管T4,j的漏极端子链接到位线B1,j。
在行列中的列j+1中：
通过导电路径1C将状态晶体管T1,j+1的漏极端子链接到位线B1,j+1，
通过导电路径23D将状态晶体管的漏极端子T2,j+1链接到位线B2,j+1，
通过导电路径23D将状态晶体管T3,j+1的漏极端子链接到位线B2,j+1(存储器单元C2,j+1与存储器单元C3，j+1相邻但是非双生)，和
通过导电路径4C将状态晶体管T4,j+1的漏极端子链接到位线B1,j+1。
将这样的存储器层面和双生存储器单元结构称为“双位线”结构。
如图3中所图示，优选地，存储器层面MA1的存储器单元的每个状态晶体管是参考图1所述类型的耗尽型晶体管，包括注入的沟道ZCH。连接到两个状态晶体管T3,j和T4,j的选择晶体管ST各自具有垂直沟道ZCV和共同的埋置的垂直选择栅极CSG3,4。因此，如上所述，每个状态晶体管T的沟道ZCH的注入不会损害每个选择晶体管的特性。应该注意的是，为了简化附图，没有表示使得可以将埋置的共同的栅极CSG3,4链接到相应的字线的接触件。
此外，借助于其所链接并且其双生存储器单元没有链接至的位线，可以与其双生存储器单元无关地来读取每个存储器单元。例如，在借助于施加到字线WL3,4的选择电压选择双生存储器单元C3,j、C4,j之后，并且在将零读取电压施加到栅极驱动线CGL3之后，可以通过位线B2,j读取存储器单元C3,j，而不需要对双生存储器单元C4,j的栅极驱动线CGL4施加负读取禁用电压，因为这个存储器单元没有链接到位线B2,j，而是链接到位线B1,j。
因此，可以在存储器层面的所有存储器单元的控制栅极上施加零读取电压。
图4是包括图2的存储器层面MA1的集成存储器器件DV的电气图。器件DV包括驱动电路CCT1、字线解码器RD1、列解码器CD1、读放大器SA和编程锁存器BLT1，读放大器的数量与存储器层面中要读取的字(例如八位的字B0-B7)的位数相同，编程锁存器BLT1用于根据将要写入存储器的字DTW(例如八位的字B0-B7)来将电压施加到位线B1,j、B2,j、B1,j+1、B2,j+1。
根据字的高阶地址A(n-1)-A(n-1)或线地址，字线解码器RD1控制施加到栅极驱动线CGL1至GL4以及施加到字线WL1,2、WL2,3的电压。与锁存器BLT1相结合，解码器CD1根据字的低阶地址A(x-1)-A(0)或列地址来控制施加到位线B1,j、B2,j、B1,j+1、B2,j+1的电压，线地址和列地址一起形成将要在存储器层面中读取或写入的字的地址A(n-1)-A0。在读模式中，解码器CD1将读放大器SA链接到与必须要读取的存储器单元相链接的位线，并且读放大器提供字DTR。
例如，电路CCT1包括中央单元CPU、电压发生器VGEN以及地址和数据寄存器。它执行读或写命令，确保解码器的控制，提供读或写操作(擦除-编程)所需的电压，向解码器提供高阶和低阶地址，以及必要时执行用于刷新存储器单元的程序。
由于每列存在两个位线，所以将字线解码器RD1配置为能够单独地控制施加到双生存储器单元的栅极驱动线即CGL1、CGL2或CGL3、CGL3的电压，这些栅极驱动线在此具有相同的高阶地址A(n-1)-A(x)。
这种对电压的单独控制可以保留用于擦除操作，以便将正电压施加到位于页上的这些存储器单元，所述页是包括正在经历擦除的一个或多个存储器单元的页的双生页。
在读模式中，另一方面，如上所述，解码器可以通过将它们接地而将相同的零电压施加到双生栅极驱动线或实际上施加到存储器层面的所有栅极驱动线，以便降低“读应力”并限制逻辑门的切换并且因此限制存储器的电力消耗，这是因为借助于字线WL确保了读模式下的存储器单元的选择。
在这样的实施例中，除了字的高阶地址A(n-1)-A(x)之外，解码器RD1还接收字的低阶地址A(x-1)-A(0)的最低阶位A(0)。
解码器RD2还从电路CCT1接收信息信号，该信息信号向其指示在存储器单元的读取、擦除或编程的框架内是否发生要执行的地址解码。
如果解码发生在擦除的框架内，则解码器RD1根据位A(0)来区分两个栅极驱动线。例如，如果位线B1,j由存储器接收的完整地址指定，则解码器RD1选择栅极驱动线CGL1，或者如果位线B2,j由存储器接收的完整地址指定，则选择栅极驱动线CGL2。在等效变型中，解码器可以从列解码器CD1接收信号，该信号向其指示必须选择两个栅极驱动线中的哪一个。本领域技术人员自然将能够提供解码器的其他实施例，例如旨在分开地控制在编程和擦除模式下施加到双生存储器单元的栅极驱动线的电压。

Claims (22)

1.一种存储器器件，包括：
存储器层面，所述存储器层面包括非易失性存储器单元的行和列，所述存储器层面被设置在半导体衬底中；
其中，每个存储器单元包括用于电荷俘获的电介质界面和状态晶体管，所述状态晶体管由埋置在所述衬底中的垂直选择晶体管可选择并且包括埋置的选择栅极；
其中，所述存储器单元的列包括双生存储器单元对，每一对包括第一存储器单元和第二存储器单元；
其中，所述每一对的所述第一存储器单元和所述第二存储器单元的所述选择晶体管具有共同的选择栅极；
其中，所述每一对的所述第一存储器单元和所述第二存储器单元的所述状态晶体管具有共同的控制栅极；
其中，对于每一对双生存储器单元，电介质区域位于所述共同的控制栅极和所述衬底之间并且与所述共同的选择栅极重叠，以便在所述选择栅极的任一侧上形成两个电荷俘获电介质界面，所述两个电荷俘获电介质界面分别专用于所述第一存储器单元和所述第二存储器单元；
其中，存储器单元的每一列包括两个位线；
其中，同一列的两个相邻的双生存储器单元不被链接到同一位线；
其中，同一列的两个相邻的非双生存储器单元被链接到同一位线；以及
其中，栅极驱动线被链接到同一行的存储器单元的状态晶体管的控制栅极。
2.根据权利要求1所述的存储器器件，其中，每一对双生存储器单元的所述电介质区域包括用以俘获电荷的第一电介质层，所述第一电介质层覆盖第二电介质层并且位于第三电介质层下方。
3.根据权利要求2所述的存储器器件，其中，每个存储器单元的所述控制栅极包括多晶硅，所述第一电介质层包括氮化硅，而所述第二电介质层和所述第三电介质层包括二氧化硅。
4.根据权利要求2所述的存储器器件，其中，每个存储器单元的所述控制栅极包括金属，所述第一电介质层包括氮化硅，而所述第二电介质层和所述第三电介质层包括二氧化硅。
5.根据权利要求1所述的存储器器件，其中，每个存储器单元的所述状态晶体管包括被注入在衬底中的表面处的沟道，所述沟道被配置为使得所述存储器单元以耗尽模式操作。
6.根据权利要求5所述的存储器器件，其中，注入的掺杂剂的剂量介于1012原子/cm2与1014原子/cm2之间。
7.根据权利要求5所述的存储器器件，其中，注入的所述沟道的深度小于或等于100nm。
8.根据权利要求7所述的存储器器件，其中，注入的掺杂物剂量介于1012原子/cm2与1014原子/cm2之间。
9.根据权利要求1所述的存储器器件，还包括读电路，所述读电路被配置为在所述存储器单元的读操作期间在所述控制栅极上施加零读取电压。
10.根据权利要求9所述的存储器器件，其中，所述读电路被配置为在所述存储器层面的所有存储器单元的所述状态晶体管的所述控制栅极上施加零读取电压。
11.根据权利要求10所述的存储器器件，其中，页由共同行的存储器单元形成，并且其中，所述读电路被配置为逐页读取所述存储器层面。
12.一种存储器器件，包括：
第一状态晶体管，所述第一状态晶体管被设置在半导体主体的表面处；
第二状态晶体管，所述第二状态晶体管被设置在半导体主体的所述表面处，所述第一状态晶体管和第二状态晶体管具有共同的控制栅极；
第一选择晶体管，所述第一选择晶体管被埋置在所述半导体主体中并且被耦合到所述第一状态晶体管，使得所述第一选择晶体管和所述第一状态晶体管的电流路径被串联耦合；
第二选择晶体管，所述第二选择晶体管被埋置在所述半导体主体中并且被耦合到所述第二状态晶体管，使得所述第二选择晶体管和所述第二状态晶体管的电流路径被串联耦合，所述第一选择晶体管和所述第二选择晶体管具有共同的埋置的选择栅极；
电介质区域，所述电介质区域位于所述共同的控制栅极与所述半导体主体之间，所述电介质区域与所述共同的选择栅极重叠，以便在所述选择栅极的任一侧上形成第一电荷俘获电介质界面和第二电荷俘获电介质界面，所述第一电荷俘获电介质界面专用于第一状态晶体管，而所述第二电荷俘获电介质界面专用于所述第二状态晶体管；
第一位线，所述第一位线被耦合到所述第一状态晶体管，其中，所述第一位线被进一步耦合到第三状态晶体管，所述第三状态晶体管具有与所述共同的控制栅极隔离的控制栅极；和
第二位线，所述第二位线被耦合到所述第二状态晶体管，其中，所述第二位线被进一步耦合到第四状态晶体管，所述第四状态晶体管具有与所述共同的控制栅极隔离的控制栅极。
13.根据权利要求12所述的存储器器件，其中，所述第一选择晶体管和所述第一状态晶体管的电流路径被串联耦合在源极线和所述第一位线之间；以及
其中，所述第二选择晶体管和所述第二状态晶体管的电流路径被串联耦合在所述源极线和所述第二位线之间。
14.根据权利要求12所述的存储器器件，其中，所述共同的控制栅极被耦合到栅极驱动线。
15.根据权利要求12所述的存储器器件，其中，所述存储器器件包括以行和列排列的多个存储器单元，行的每个存储器单元被耦合到共同栅极驱动线，而列的每个存储器单元被耦合到两个共同的位线。
16.根据权利要求12所述的存储器器件，其中，所述第一状态晶体管和所述第二状态晶体管各自包括被注入在衬底中的所述表面处的沟道，所述沟道被配置为使得所述第一状态晶体管和所述第二状态晶体管各自以耗尽模式操作。
17.根据权利要求16所述的存储器器件，其中，注入的掺杂剂的剂量介于1012原子/cm2与1014原子/cm2之间。
18.根据权利要求16所述的存储器器件，其中，注入的所述沟道的深度小于或等于100nm。
19.根据权利要求12所述的存储器器件，其中，位于所述共同的控制栅极与所述半导体主体之间的所述电介质区域包括被配置以俘获电荷的第一电介质层，所述第一电介质层的侧面有两个第二电介质层。
20.根据权利要求19所述的存储器器件，其中，所述共同的控制栅极包括多晶硅，所述第一电介质层包括氮化硅，而所述两个第二电介质层包括二氧化硅。
21.根据权利要求12所述的存储器器件，还包括读电路，所述读电路被配置为在所述第一状态晶体管和所述第二状态晶体管中存储的数据的读操作期间在所述共同的控制栅极上施加零读取电压。
22.一种存储器器件，包括：
存储器层面，所述存储器层面包括非易失性存储器单元的行和列；
多个位线，所述多个位线沿着所述存储器层面的列延伸；
多个字线，所述多个字线沿着所述存储器层面的行延伸；
多个读放大器，所述多个读放大器被耦合到所述位线；
字线解码器，所述字线解码器被耦合到所述字线；
列解码器，所述列解码器通过所述读放大器被耦合到所述位线；和
驱动电路，所述驱动电路被耦合到所述字线解码器和所述列解码器；
其中，每个存储器单元包括电荷俘获电介质界面和由垂直选择晶体管可选择的状态晶体管；
其中，所述选择晶体管被埋置在衬底中并且包括埋置的选择栅极；
其中，所述存储器单元的列包括双生存储器单元对，每一对包括第一存储器单元和第二存储器单元；
其中，每一对的所述第一存储器单元和所述第二存储器单元的所述选择晶体管具有共同的选择栅极；
其中，每一对的所述第一存储器单元和所述第二存储器单元的所述状态晶体管具有共同的控制栅极；
其中，对于每一对双生存储器单元，电介质区域位于所述共同的控制栅极和所述衬底之间并且与所述共同的选择栅极重叠，以便在所述选择栅极的任一侧上形成分别专用于所述第一存储器单元和所述第二存储器单元的两个电荷俘获电介质界面；
其中，存储器单元的每一列包括两个位线；
其中，同一列的两个相邻的双生存储器单元不被链接到同一位线；
其中，同一列的两个相邻的非双生存储器单元被链接到同一位线；以及
其中，栅极驱动线被链接到同一行的存储器单元的状态晶体管的控制栅极。
CN201711106086.6A 2016-11-25 2017-11-10 电介质界面中具有电荷俘获的紧凑型非易失性存储器器件 Active CN108110009B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1661500A FR3059458B1 (fr) 2016-11-25 2016-11-25 Dispositif compact de memoire non volatile du type a piegeages de charge dans une interface dielectrique
FR1661500 2016-11-25

Publications (2)

Publication Number Publication Date
CN108110009A CN108110009A (zh) 2018-06-01
CN108110009B true CN108110009B (zh) 2023-02-03

Family

ID=58501476

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201721495389.7U Withdrawn - After Issue CN207852676U (zh) 2016-11-25 2017-11-10 存储器器件
CN201711106086.6A Active CN108110009B (zh) 2016-11-25 2017-11-10 电介质界面中具有电荷俘获的紧凑型非易失性存储器器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201721495389.7U Withdrawn - After Issue CN207852676U (zh) 2016-11-25 2017-11-10 存储器器件

Country Status (3)

Country Link
US (2) US10438960B2 (zh)
CN (2) CN207852676U (zh)
FR (1) FR3059458B1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3059458B1 (fr) * 2016-11-25 2019-03-29 Stmicroelectronics (Rousset) Sas Dispositif compact de memoire non volatile du type a piegeages de charge dans une interface dielectrique
FR3080949B1 (fr) 2018-05-04 2021-05-28 St Microelectronics Rousset Dispositif de memoire non volatile du type a piegeage de charges et procede de fabrication
FR3125351B1 (fr) * 2021-07-13 2023-06-23 St Microelectronics Rousset Dispositif de mémoire non volatile lisible uniquement un nombre de fois prédéterminé

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5477068A (en) * 1992-03-18 1995-12-19 Rohm Co., Ltd. Nonvolatile semiconductor memory device
US7120059B2 (en) * 2004-07-06 2006-10-10 Macronix International Co., Ltd. Memory array including multiple-gate charge trapping non-volatile cells
US7816728B2 (en) * 2005-04-12 2010-10-19 International Business Machines Corporation Structure and method of fabricating high-density trench-based non-volatile random access SONOS memory cells for SOC applications
US7829938B2 (en) * 2005-07-14 2010-11-09 Micron Technology, Inc. High density NAND non-volatile memory device
DE102008047591B4 (de) * 2007-09-18 2019-08-14 Samsung Electronics Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung mit reduzierter Dicke
JP2012099793A (ja) * 2010-10-07 2012-05-24 Elpida Memory Inc 半導体装置及びその製造方法
FR2987696B1 (fr) * 2012-03-05 2014-11-21 St Microelectronics Rousset Procede de lecture ecriture de cellules memoire non volatiles
US20140198583A1 (en) * 2013-01-17 2014-07-17 Infineon Technologies Ag Method and System for Reducing the Size of Nonvolatile Memories
FR3021804B1 (fr) * 2014-05-28 2017-09-01 Stmicroelectronics Rousset Cellule memoire non volatile duale comprenant un transistor d'effacement
FR3059458B1 (fr) * 2016-11-25 2019-03-29 Stmicroelectronics (Rousset) Sas Dispositif compact de memoire non volatile du type a piegeages de charge dans une interface dielectrique

Also Published As

Publication number Publication date
US10438960B2 (en) 2019-10-08
US20180151584A1 (en) 2018-05-31
US20190371805A1 (en) 2019-12-05
US10790293B2 (en) 2020-09-29
CN207852676U (zh) 2018-09-11
CN108110009A (zh) 2018-06-01
FR3059458A1 (fr) 2018-06-01
FR3059458B1 (fr) 2019-03-29

Similar Documents

Publication Publication Date Title
US6657894B2 (en) Apparatus and method for programming virtual ground nonvolatile memory cell array without disturbing adjacent cells
US20230368848A1 (en) Semiconductor memory device
JP4504405B2 (ja) 半導体記憶装置
US7821834B2 (en) Nonvolatile memory devices that utilize dummy memory cells to improve data reliability in charge trap memory arrays
KR101489885B1 (ko) 개선된 신뢰성을 갖는 트랩형 비휘발성 메모리 장치 및 그동작 방법
EP2416367A2 (en) Multi-state memory cell with asymetric charge trapping
US7184318B2 (en) Semiconductor memory device
KR20160101587A (ko) 전하 트랩 불휘발성 메모리소자 및 그 제조방법과, 전하 트랩 불휘발성 메모리소자의 동작방법
KR20090106909A (ko) 메모리 소자 및 그 동작방법
KR100635924B1 (ko) 플래시 메모리 장치의 동작 방법
US9825186B2 (en) Read performance of a non-volatile memory device, in particular a non-volatile memory device with buried selection transistor
KR20100115612A (ko) 프로그램 디스터브를 줄일 수 있는 비휘발성 반도체 메모리 장치 및 이 장치의 프로그램 방법
US20060278913A1 (en) Non-volatile memory cells without diffusion junctions
US10790293B2 (en) Compact non-volatile memory device of the type with charge trapping in a dielectric interface
JP5101085B2 (ja) 不揮発性メモリ素子
JP2007234878A (ja) 半導体装置
JP2005184029A (ja) 不揮発性記憶素子及び半導体集積回路装置
JP2006080163A (ja) 不揮発性半導体記憶装置
JP2008270814A (ja) 不揮発性メモリ素子及びその動作方法
JP2009094479A (ja) 不揮発性メモリ装置及びその動作方法
US20130080718A1 (en) Semiconductor memory device and method of operating the same
CN110310955B (zh) 具有多个垂直沟道结构的三维存储器件
CN107093457B (zh) 半导体器件
JP2005184028A (ja) 不揮発性記憶素子
KR20060070724A (ko) 플래쉬 메모리 소자의 프로그램 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant