JP5101085B2 - 不揮発性メモリ素子 - Google Patents

Description

本発明は半導体素子に係り、より具体的に不揮発性メモリ素子に関する。

不揮発性メモリ素子は外部からの電源供給が中断されてもデータを続いて保存する特性がある。不揮発性メモリ素子はマスクＲＯＭ（Ｍａｓｋ ＲＯＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭなどに区分することができる。

図１Ａ、図１Ｂ及び図１Ｃはそれぞれ、通常のＥＥＰＲＯＭの平面図、図１ＡのＩ−Ｉ'線に沿って切断した断面図及びこれによる等価回路図である。図１Ａ、図１Ｂ及び図１Ｃを参照すれば、半導体基板１１の素子分離膜１３に限定された活性領域１２にソース領域１２ｓ、ドレイン領域１２ｄ及び浮遊拡散領域１２ｆが形成されている。

活性領域１２上を横切って第１方向に伸長するワードラインＷＬが形成され、ワードラインＷＬに離隔して選択ラインＳＬがワードラインと平行に活性領域を横切る。ビットラインＢＬがビットラインコンタクトプラグ３１を通じてソース領域１２ｓに連結され、第１方向に横切る第２方向に伸長する。

ソース領域１２ｓと浮遊拡散領域１２ｆとの間の活性領域の上部にゲート絶縁膜１５を介在して積層された浮遊ゲート電極２１、ゲート層間誘電膜２３及び制御ゲート電極２５が形成されており、制御ゲート電極はワードラインＷＬに連結されている。浮遊拡散領域１２ｆがワードラインＷＬの下部の活性領域に伸長する。ワードラインＷＬ、ソース領域１２ｓ及び浮遊拡散領域１２ｆは素子のメモリトランジスタＭＴを構成している。ゲート絶縁膜１５の一部分は活性領域を露出するオープニング（ｏｐｅｎｉｎｇ）があり、オープニングにはゲート絶縁膜より薄い厚さを有するトンネル絶縁膜（図示しない）を形成することができる。

選択ラインＳＬは浮遊拡散領域１２ｆとドレイン領域１２ｄとの間の活性領域の上部に選択ゲート絶縁膜１７を介在して配置された選択ゲート電極２７に形成されている。選択ラインＳＬ、浮遊拡散領域１２ｆ及びドレイン領域１２ｄは選択トランジスタＳＴを構成している。メモリトランジスタＭＴと比較して選択トランジスタＳＴは一般的なＭＯＳトランジスタ構造を有することができる。しかし、製造過程において浮遊ゲート電極と制御ゲート電極のための導電膜からなる積層構造でありうる。選択トランジスタのゲートの積層構造をなす導電膜は電気的に連結することができる。

このような通常のＥＥＰＲＯＭはメモリセルユニットが一つの選択ゲートと一つのメモリゲートとで構成されて１ビットのデータのみを貯蔵することができ、必要以上の多くの面積を占めるので、高集積化が難しいという短所がある。

本発明は上記した問題点を解決するためのものであり、本発明の目的は集積度を向上させることができる不揮発性メモリ素子を提供することにある。

本発明の実施形態は不揮発性メモリ素子を提供する。前記不揮発性メモリ素子は第１メモリトランジスタ、第２メモリトランジスタ及び選択トランジスタを有するメモリセルユニットを具備する。

一側面において、メモリセルユニットは、半導体基板内の活性領域に形成された第１不純物拡散領域及び第２不純物拡散領域と、第１不純物拡散領域及び第２不純物拡散領域の間の活性領域上に、第１及び第２不純物拡散領域のそれぞれに隣接した第１及び第２メモリゲートと、第１及び第２メモリゲートの間の活性領域上に、一つの選択ゲートと、第１及び第２メモリゲートと選択ゲートとの間の活性領域に、第１及び第２メモリゲートのそれぞれに対応する第１及び第２浮遊拡散領域とを含む。第１メモリゲート、第２メモリゲート、及び選択ゲートはそれぞれ第１メモリトランジスタ、第２メモリトランジスタ及び選択トランジスタに対応する。

一実施形態において、第１及び第２メモリゲートは活性領域上に第１ゲート絶縁膜を介在して形成され、選択ゲートは活性領域上に第２ゲート絶縁膜を介在して形成される。浮遊拡散領域は浮遊ゲート電極の下部に延長することができる。前記第１及び第２メモリゲートはそれぞれ前記１メモリトランジスタ及び第２メモリトランジスタを構成する。

一実施形態において、メモリゲートは第１ゲート絶縁膜上に提供された浮遊ゲート電極、ゲート層間誘電膜及び制御ゲート電極を含む。

他の実施形態において、メモリトランジスタの書き込み動作はＦ−Ｎトンネリングによって実行することができる。第１メモリトランジスタの書き込み動作は半導体基板、選択ゲート、第２メモリゲート及び第１不純物拡散領域に接地電圧０Ｖを印加して、第２不純物拡散領域をフローティングさせ、そして第１メモリゲートに書き込み電圧Ｖｐｇｍを印加することを含むことができる。

他の実施形態において、第１メモリトランジスタの読み出し動作は半導体基板及び前記第２不純物拡散領域に接地電圧０Ｖを印加して、第１不純物拡散領域に読み出し電圧Ｖｒｅａｄを印加して、第１メモリゲート及び選択ゲートに動作電圧Ｖｃｃを印加して、前記第２メモリゲートに通過電圧Ｖｐａｓｓを印加することを含むことができる。

他の実施形態において、第１メモリトランジスタの消去動作は半導体基板及び前記第２メモリゲートに接地電圧０Ｖを印加して、第１及び第２不純物拡散領域をフローティングさせ、第１メモリゲートに消去電圧Ｖｅｒｓを印加して、選択ゲートにマイナスの動作電圧−Ｖｃｃを印加することを含むことができる。

他の実施形態において、不揮発性メモリ素子は第１及び第２メモリゲートの制御ゲート電極にそれぞれ連結された第１及び第２ワードラインと、選択ゲートに連結された選択ラインと、第１及び第２不純物拡散領域にそれぞれ連結された第１及び第２ビットラインとをさらに含むことができる。

他の実施形態において、第１及び第２不純物拡散領域はそれぞれ活性領域の長さ方向に交差する方向に伸長する第１伸長部及び第２伸長部を含むことができる。第１伸長部と第２伸長部は互いに反対方向に伸長する。前記第１及び第２ビットラインはそれぞれ前記第１及び第２伸長部に接続されることができる。

他の実施形態において、メモリセルユニットは半導体基板上に行及び列方向を有するマトリックス状に配列することができる。ビットラインのそれぞれは隣接するメモリセルユニットの第１及び第２不純物拡散領域に共通に接続される。

他の実施形態において、ワードライン及び選択ラインは列方向に伸長し、ビットラインは行方向に伸長することができる。

他の実施形態において、行方向に奇数番目のメモリセルユニットの第１不純物拡散領域と、行方向に偶数番目のメモリセルユニットの第２不純物拡散領域は第１ビットラインに連結され、行方向に奇数番目のメモリセルユニットの第２不純物拡散領域と、行方向に偶数番目のメモリセルユニットの第１不純物拡散領域は第２ビットラインに連結されることができる。

他の実施形態において、メモリセルユニットのうち選択されたメモリセルユニットの第１メモリトランジスタの書き込み動作は前記選択されたメモリセルユニットの第１ワードラインに書き込み電圧Ｖｐｇｍを印加して、前記選択されたメモリセルユニットの選択ライン、第２ワードライン及び第１ビットラインに接地電圧０Ｖを印加して、半導体基板に接地電圧０Ｖを印加して、選択されたメモリセルユニットの第２ビットラインをフローティングさせることによって実行することができる。同時に、選択されたメモリセルユニット以外の第１ビットラインには書き込み防止電圧ＶＢＬｏｃｋを印加して、選択されたメモリセルユニット以外の第２ビットラインはフローティングさせ、選択されたメモリセルユニット以外のワードライン及び選択ラインには接地電圧０Ｖを印加することができる。

他の実施形態において、メモリセルユニットのうち選択されたメモリセルユニットの第１メモリトランジスタの読み出し動作は選択されたメモリセルユニットの第１ビットラインに読み出し電圧Ｖｒｅａｄを、選択されたメモリセルユニットの第１ワードライン及び選択ラインに動作電圧Ｖｃｃを、選択されたメモリセルユニットの第２ワードラインに通過電圧Ｖｐａｓｓを、選択メモリセルユニットの第２ビットライン及び半導体基板に接地電圧０Ｖを印加することによって実行することができる。同時に、前記選択されたメモリセルユニット以外のワードライン、選択ライン及びビットラインに接地電圧０Ｖを印加することができる。

他の実施形態において、メモリセルユニットのうち選択されたメモリセルユニットの第１メモリトランジスタの消去動作は選択されたメモリセルユニットの第１ワードラインに消去電圧Ｖｅｒｓを印加して、選択されたメモリセルユニットの選択ラインにマイナスの動作電圧−Ｖｃｃを印加して、選択されたメモリセルユニットの第１及び第２ビットラインをフローティングさせ、選択されたメモリセルユニットの第２ワードライン及び半導体基板に接地電圧０Ｖを印加することによって実行することができる。同時に、選択されたメモリセルユニット以外のビットラインをフローティングさせ、選択されたメモリセルユニット以外のワードライン及び選択ラインには接地電圧０Ｖを印加することができる。

他の側面において、不揮発性メモリ素子は、複数個のメモリセルユニットを含むことができる。素子のメモリセルユニットは、半導体基板内の活性領域に形成された第１及び第２メモリトランジスタと、第１及び第２メモリトランジスタの間の活性領域に配置された一つの選択トランジスタと、第１及び第２メモリトランジスタにそれぞれ連結された第１及び第２ビットラインを含むことができる。第１メモリトランジスタ、選択トランジスタ及び第２メモリトランジスタは第１及び第２ビットラインの間で直列に連結される。

本発明に係るＥＥＰＲＯＭはメモリセルユニットが一つの選択ゲートと二つのメモリゲートとで構成されることから、２ビットで動作することができ、素子をより高集積化することができるという長所がある。

以下、添付の図を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化することができる。むしろ、ここで紹介される実施形態は開示された内容が徹底し、かつ完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図において、膜及び領域の厚さは明確性のために誇張されたものである。また、膜が他の膜または基板“上”にあると言及される場合に、それは他の膜または基板上に直接形成することができるもの、またはそれらの間に第３の膜が介在されることができるものである。明細書の全体にかけて同一の参照番号は同一の構成要素を示す。

本明細書の多様な実施形態において第１、第２、第３などの用語が多様な部分、物質などを記述するために使用されたが、これら部分が同一の用語によって限定されてはならない。またこれら用語はただある所定の部分を他の部分と区別させるために使用されただけである。したがって、ある一実施形態において第１部分として言及されたものが他の実施形態では第２部分として言及されることもある。

本発明の実施形態に係る不揮発性メモリ素子の単位セルの構造を図２乃至図４を参照して説明する。

図２Ａ、図２Ｂ及び図２Ｃはそれぞれ本発明の実施形態に係る不揮発性メモリ素子の平面図、図２ＡのＩＩ−ＩＩ'線に沿って切断した断面図及びこれによる等価回路図である。

図２Ａ、図２Ｂ及び図２Ｃを参照すれば、不揮発性メモリ素子は互いに離隔されて配置された第１メモリトランジスタＭＴ１及び第２メモリトランジスタＭＴ２で構成されたメモリセルユニットＭＣを含む。第１メモリトランジスタＭＴ１及び第２メモリトランジスタＭＴ２の間に一つの選択トランジスタＳＴが提供することができる。これによって、メモリセルユニットＭＣは２つのメモリトランジスタＭＴ１、ＭＴ２と一つの選択トランジスタＳＴとを含むことができ、これによって２ビットデータ動作を実行することができる。

メモリセルユニットＭＣは半導体基板１１０上に素子分離膜（図示しない）によって限定される活性領域１２０を含む。活性領域１２０は第１方向に伸長することができる。活性領域１２０上に第１不純物拡散領域１２２及び第２不純物拡散領域１２４が提供される。第１不純物拡散領域１２２及び第２不純物拡散領域１２４は半導体基板の導電型と反対の導電型を有することができ、不揮発性メモリ素子のソース／ドレイン領域として用いられることができる。

第１及び第２メモリゲート１３０ａ、１３０ｂが第１不純物拡散領域１２２及び第２不純物拡散領域１２４の間の活性領域上に配置される。第１及び第２メモリゲート１３０ａ、１３０ｂはそれぞれ第１不純物拡散領域１２２及び第２不純物拡散領域１２４に隣接する。メモリゲート１３０ａ、１３０ｂは第１ゲート絶縁膜１３２を介在して形成された浮遊ゲート電極１３４、ゲート層間誘電膜１３６及び制御ゲート電極１３８を含んで構成される。制御ゲート電極１３８は活性領域１２０と交差して互いに平行に配置される。浮遊ゲート電極１３４は活性領域１２０と制御ゲート電極１３８が交差する領域に配置される。浮遊ゲート電極１３４は不純物イオンがドーピングされた多結晶シリコンで形成することができる。制御ゲート電極１３８は不純物イオンがドーピングされた多結晶シリコンまたはこれと金属シリサイド膜の積層膜で形成することができる。

一実施形態において、第１ゲート絶縁膜１３２は開口部を含むことができ、第１ゲート絶縁膜１３２は、開口部に、第１ゲート絶縁膜より薄い厚さのトンネル絶縁膜を含むことができる。第１ゲート絶縁膜とトンネル絶縁膜は熱酸化によって形成されたシリコン酸化膜であってもよい。そしてそれぞれ２５０Å乃至３５０Å、１００Å程度の厚さを有することができる。ゲート層間誘電膜１３６は高い誘電率を有する物質として、例えばＯＮＯ膜を用いて形成することができる。

一つの選択ゲート１４０が第１及び第２メモリゲート１３０ａ、１３０ｂの間の活性領域１２０上に配置される。第２ゲート絶縁膜１４２が選択ゲート１４０と活性領域１２０との間に介在される。選択ゲート１４０は選択トランジスタＳＴを構成する。第２ゲート絶縁膜１４２は第１ゲート絶縁膜１３２より厚いシリコン酸化膜であってもよい。選択ゲート１４０と制御ゲート電極１３８は同一の物質を含むことができる。

一対の浮遊拡散領域１２６、１２８が第１及び第２メモリゲート１３０ａ、１３０ｂと選択ゲート１４０との間の活性領域に配置される。前記浮遊拡散領域１２６、１２８は前記浮遊ゲート電極１３４の下部に伸長することができる。浮遊拡散領域１２６、１２８は半導体基板の導電型と反対の導電型を有することができる。

第１メモリトランジスタＭＴ１及び第２メモリトランジスタＭＴ２はそれぞれ第１及び第２メモリゲート１３０ａ、１３０ｂに対応する。

本発明に係る不揮発性メモリ素子は第１及び第２ワードラインＷＬ１、ＷＬ２、選択ラインＳＬ、第１及び第２ビットラインＢＬ１、ＢＬ２をさらに含むことができる。

第１及び第２ワードラインＷＬ１、ＷＬ２はそれぞれ第１及び第２メモリトランジスタＭＴ１、ＭＴ２に対応するメモリゲート１３０ａ、１３０ｂの制御ゲート電極に連結され、第２方向に活性領域を横切って伸長する。選択ラインＳＬは選択トランジスタＳＴの選択ゲート１４０に連結されて活性領域を横切って伸長する。第１及び第２ビットラインＢＬ１、ＢＬ２は第１及び第２不純物拡散領域１２２、１２４にそれぞれ連結され、第１方向に伸長する。

メモリセルユニットＭＣの第１及び第２不純物拡散領域１２２、１２４はそれぞれ活性領域１２０の長さ方向に交差する第２方向に伸長する第１伸長部１２２ｔ及び第２伸長部１２４ｔを含むことができる。第１伸長部１２２と第２伸長部１２４ｔとは互いに反対方向に伸長することができる。第１及び第２ビットラインＢＬ１、ＢＬ２はビットラインコンタクト１２２ｃ、１２４ｃのプラグを通じてそれぞれ第１及び第２伸長部１２２ｔ、１２４ｔに接続することができる。これによって、メモリセルユニットの上部を横切って互いに平行なビットラインＢＬ１、ＢＬ２を容易に配置することができる。

メモリトランジスタの書き込み及び消去はＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング方式によって実行することができる。

第１メモリトランジスタＭＴ１の書き込み動作のために、半導体基板１１０、選択ゲート１４０、第２メモリゲート１３０ｂ及び第１不純物拡散領域１２２に接地電圧０Ｖが印加され、第２不純物拡散領域１２４はフローティングされ、第１メモリゲート１３０ａに書き込み電圧Ｖｐｇｍが印加される。これによって、電子が第１メモリトランジスタＭＴ１の浮遊ゲート電極にＦ−Ｎトンネリングして、第１メモリトランジスタＭＴ１は、例えば第１スレッショルド電圧Ｖｔｈ１を有するようになる。書き込み電圧Ｖｐｇｍは例えば１５Ｖでありうる。

第１メモリトランジスタＭＴ１の消去動作のために、半導体基板１１０及び第２メモリゲート１３０ｂに接地電圧０Ｖが印加され、第１及び第２不純物拡散領域１２２、１２４はフローティングされ、第１メモリゲート１３０ａに消去電圧Ｖｅｒｓが印加され、選択ゲート１４０にマイナスの動作電圧−Ｖｃｃが印加される。これによって、第１メモリトランジスタＭＴ１の浮遊ゲート電極に貯蔵された電子が半導体基板に放出され、第１メモリトランジスタＭＴ１は、例えば第２スレッショルド電圧Ｖｔｈ２を有するようになる。消去電圧Ｖｅｒｓは例えば−１５Ｖであってもよい。そして動作電圧は例えば２Ｖであってもよい。

一方、第１メモリトランジスタＭＴ１の読み出し動作のために、半導体基板１１０及び第２不純物拡散領域１２４に接地電圧０Ｖが印加され、第１不純物拡散領域１２２に読み出し電圧Ｖｒｅａｄが印加され、第１メモリゲート１３０ａ及び前記選択ゲート１４０に動作電圧Ｖｃｃが印加され、第２メモリゲート１３０ｂに通過電圧Ｖｐａｓｓが印加される。読み出し電圧Ｖｒｅａｄは例えば０．５Ｖであってもよい。そして動作電圧は例えば２Ｖであってもよい。通過電圧Ｖｐａｓｓは書き込み電圧より小さく、第１スレッショルド電圧Ｖｔｈ１より大きい電圧として、例えば５Ｖでもよい。

第１メモリトランジスタＭＴ１と第２メモリトランジスタＭＴ２とは互いに対称的な構造であるので、第２メモリトランジスタＭＴ２の動作のためには第１メモリトランジスタＭＴ１の動作電圧を第１及び第２メモリトランジスタＭＴ１、ＭＴ２に対して互いに対称的に変更することができる。

図３は本発明に係る不揮発性メモリ素子の例示的なメモリセルアレイであり、図４は図３に示したメモリセルアレイに対する等価回路図である。

図３及び図４を参照すれば、半導体基板１１０は第１導電型、例えばＰ型の導電型を有する基板であってもよい。半導体基板１１０内に第１導電型と反対の導電型を有する第２導電型、例えばＮ型の深いウェル（ｄｅｅｐ ｗｅｌｌ）１１２を有することができる。第２導電型のウェル１１２内に形成された複数個の第１導電型のポケットウェル（ｐｏｃｋｅｔ ｗｅｌｌ）１１４をさらに提供することができる。

ポケットウェル１１４は行方向（ｘ軸方向、ビットライン方向）及び列方向（ｙ軸方向、ワードライン方向）を有するマトリックス状に配列された複数個のメモリセルユニットＭＣ１１〜ＭＣｍ１、ＭＣ１２〜ＭＣｍ２、…ＭＣ１ｎ〜ＭＣｍｎを含む。複数個の第１ワードラインＷＬ１＿１〜ＷＬ１＿ｎ及び第２ワードラインＷＬ２＿１〜ＷＬ２＿ｎ（制御ゲート電極）が行方向に伸長した活性領域１２０と交差しながら列方向に伸長する。同一の列に配列された制御ゲート電極は同一のワードラインに電気的に接続する。第１及び第２ワードラインは図２Ａ乃至図２Ｃの第１メモリトランジスタＭＴ１の制御ゲート電極及び第２メモリトランジスタＭＴ２の制御ゲート電極にそれぞれ連結される。浮遊ゲート電極は活性領域１２０とワードラインが交差する領域に配置される。

複数個の第１ビットラインＢＬ１＿１〜ＢＬ１＿ｍ及び第２ビットラインＢＬ２_１〜ＢＬ２＿ｍがワードラインと交差しながら活性領域１２０の両側に沿って行方向に伸長する。ビットラインのそれぞれは隣接するメモリセルユニットＭＣの第１及び第２不純物拡散領域１２２、１２４に共通に接続される。例えば、第１ビットラインＢＬ１＿１〜ＢＬ１＿ｎは行方向に奇数番目のメモリセルユニットＭＣ１１〜ＭＣｍ１、ＭＣ１３〜ＭＣｍ３、…の第１不純物拡散領域１２２と、行方向に偶数番目のメモリセルユニットＭＣ１２〜ＭＣｍ２、ＭＣ１４〜ＭＣｍ４、…の第２不純物拡散領域１２４に共通に接続される。第２ビットラインＢＬ２＿１〜ＢＬ２＿ｎは行方向に奇数番目のメモリセルユニットＭＣ１１〜ＭＣｍ１、ＭＣ１３〜ＭＣｍ３、…の第２不純物拡散領域１２４と、行方向に偶数番目のメモリセルユニットＭＣ１２〜ＭＣｍ２、ＭＣ１４〜ＭＣｍ４、…の第１不純物拡散領域１２２に共通に接続される。

それぞれの第１ワードライン及び第２ワードラインの間に複数個の選択ラインＳＬ＿１〜ＳＬ＿ｎが前記ワードラインと平行に伸長する。例えば、第１ワードラインＷＬ１_１と第２ワードラインＷＬ２_１との間に選択ラインＳＬ＿１が配置される。選択ラインは図２Ａ及び図２Ｂの列方向に配列された選択トランジスタＳＴのそれぞれの選択ゲート１４０に連結される。

一方、ポケットウェル１１４を含むＮ型の深いウェル（ｄｅｅｐ ｗｅｌｌ）１１２にはＰＭＯＳトランジスタが具備され、それぞれのワードラインを駆動することができる。

上述した不揮発性メモリ素子の駆動方法を説明する。

一例として、第１行、第１列のメモリセルユニットＭＣ１１の第１メモリトランジスタＭＴ１に対する書き込み、読み出し、及び消去動作に対して説明する。図５Ａ乃至図５Ｃはそれぞれ本発明の実施形態に係る不揮発性メモリ素子の書き込み、読み出し及び消去動作に対する電圧条件を示す。

下表１はこのようなメモリセルユニットの配置に対する動作条件を例示する。この時、１＜ｋ≦ｍ、１＜ｌ≦ｎである。ポケットウェルには共通的に接地電圧０Ｖが印加される。

図５Ａを参照して、第１メモリトランジスタＭＴ１の書き込み動作のための条件を説明する。

選択されたメモリセルユニットＭＣ１１に対する条件が説明される。選択されたメモリセルユニットＭＣ１１の第１ワードラインＷＬ１＿１に書き込み電圧Ｖｐｇｍを印加して、選択されたメモリセルユニットの第２ビットラインＢＬ２＿１をフローティングさせ、選択されたメモリセルユニットの選択ラインＳＬ１、第２ワードラインＷＬ２＿１及び第１ビットラインＢＬ１＿１に接地電圧０Ｖを印加する。非選択されたメモリセルユニットＭＣｋｌに対する条件が説明される。選択されたメモリセルユニット以外のワードラインＷＬ１＿１、ＷＬ２＿１及び選択ラインＳＬ＿１に接地電圧０Ｖを印加して、選択されたメモリセルユニット以外の第１ビットラインＢＬ１＿ｋに書き込み防止電圧ＶＢＬｏｃｋを印加して、選択されたメモリセルユニット以外の第２ビットラインＢＬ２＿ｋをフローティングさせる。これによって、電子が選択されたメモリセルユニットの第１メモリトランジスタの浮遊ゲート電極にＦ−Ｎトンネリングされて、第１メモリトランジスタＭＴ１は第１スレッショルド電圧Ｖｔｈ１を有するようになる。望ましくは書き込み電圧Ｖｐｇｍは、例えば１５Ｖであってもよい。書き込み防止電圧ＶＢＬｏｃｋは同一のワードラインに連結された非選択されたメモリトランジスタに電子がトンネリングされて誤動作されることを防止するためのものであって、望ましくは７Ｖであってもよい。

図５Ｂを参照して、第１メモリトランジスタＭＴ１の読み出し動作のための条件を説明する。

選択されたメモリセルユニットＭＣ１１に対する条件を説明する。選択されたメモリセルユニットの第１ビットラインＢＬ１＿１に読み出し電圧Ｖｒｅａｄを、選択されたメモリセルユニットの第２ワードラインＷＬ２＿１に通過電圧Ｖｐａｓｓを、前記選択されたメモリセルユニットの第１ワードラインＷＬ１＿１及び選択ラインＳＬ＿１に動作電圧Ｖｃｃを、選択メモリセルユニットの第２ビットラインＢＬ２＿１に接地電圧０Ｖを印加する。非選択されたメモリセルユニットＭＣｋｌに対する条件を説明する。選択されたメモリセルユニット以外のワードラインＷＬ１＿ｌ、ＷＬ２＿ｌ、選択ラインＳＬ＿ｌ及びビットラインＢＬ１＿ｋ、ＢＬ２＿ｋには接地電圧０Ｖを印加する。望ましくは読み出し電圧Ｖｒｅａｄ及び動作電圧Ｖｃｃはそれぞれ０．５Ｖ及び２Ｖであってもよい。通過電圧Ｖｐａｓｓは書き込み電圧より小さく、第１スレッショルド電圧Ｖｔｈ１より大きい電圧であり、例えば５Ｖであってもよい。

図５Ｃを参照して、第１メモリトランジスタＭＴ１の消去動作のための条件を説明する。

選択されたメモリセルユニットＭＣ１１に対する条件を説明する。選択されたメモリセルユニットの第１ワードラインＷＬ１_１に消去電圧Ｖｅｒｓを印加して、選択されたメモリセルユニットの選択ラインＳＬ＿１にマイナスの動作電圧−Ｖｃｃを印加して、選択されたメモリセルユニットの第２ワードラインＷＬ２＿１に接地電圧０Ｖを印加して、選択されたメモリセルユニットの第１及び第２ビットラインＢＬ１＿１、ＢＬ２＿１をフローティング（Ｆ）させる。非選択されたメモリセルユニットＭＣｋｌに対する条件を説明する。選択されたメモリセルユニット以外のワードラインＷＬ１＿ｌ、ＷＬ２＿lには接地電圧０Ｖを印加して、選択されたメモリセルユニット以外のビットラインＢＬ１＿ｋ、ＢＬ２＿ｋをフローティング（Ｆ）させる。これによって、選択されたメモリセルユニットの第１ワードラインＷＬ１＿１に連結されたメモリトランジスタの浮遊ゲート電極に貯蔵された電子がポケットウェルに放出され、第１スレッショルド電圧より小さい第２スレッショルド電圧Ｖｔｈ２を有するようになる。選択されたメモリセルユニットの第１ワードラインＷＬ１＿１に連結されたメモリトランジスタは一括的に消去される。望ましくは消去電圧Ｖｅｒｓ及び動作電圧Ｖｃｃはそれぞれ−１５Ｖ及び２Ｖであってもよい。

同一のメモリセルユニットＭＣのメモリトランジスタは互いに対称的な構造であるため、選択トランジスタを共有する他のメモリトランジスタ、例えばメモリセルユニットＭＣの第２メモリトランジスタＭＴ２の動作のためにはこれと類似の条件の電圧を印加することができる。

通常のＥＥＰＲＯＭの平面図である。 図１ＡのＩ−Ｉ'線に沿って切断した断面図である。 図１ＡのＩ−Ｉ'線に沿って切断した等価回路図である。 本発明に係る不揮発性メモリ素子の平面図である。 図２ＡのＩＩ−ＩＩ'線に沿って切断した断面図である。 図２ＡのＩＩ−ＩＩ'線に沿って切断した等価回路図である。 本発明の実施形態に係る不揮発性メモリ素子の例示的なメモリセルアレイである。 図３に示したメモリセルアレイに対する等価回路図である。 本発明の実施形態に係る不揮発性メモリ素子に対する書き込み、読み出し及び消去動作に対する電圧条件を示す。 本発明の実施形態に係る不揮発性メモリ素子に対する書き込み、読み出し及び消去動作に対する電圧条件を示す。 本発明の実施形態に係る不揮発性メモリ素子に対する書き込み、読み出し及び消去動作に対する電圧条件を示す。

Claims (15)

1. 半導体基板内の活性領域に形成された第１不純物拡散領域及び第２不純物拡散領域と、
   前記第１不純物拡散領域及び前記第２不純物拡散領域の間の前記活性領域上に、前記第１及び第２不純物拡散領域のそれぞれに隣接した第１及び第２メモリゲートと、
   前記第１及び第２メモリゲートの間の前記活性領域上に、一つの選択ゲートと、
   前記第１及び第２メモリゲートと前記選択ゲートとの間の活性領域に、前記第１及び第２メモリゲートのそれぞれに対応する第１及び第２浮遊拡散領域とを含み、
   前記第１メモリゲート、前記第２メモリゲート、及び前記選択ゲートのそれぞれに対応する第１メモリトランジスタ、第２メモリトランジスタ及び選択トランジスタで構成されたメモリセルユニットを具備し、
   前記第１及び第２メモリゲートにそれぞれ連結された第１及び第２ワードラインと、
   前記選択ゲートに連結された選択ラインと、
   前記第１及び第２不純物拡散領域にそれぞれ連結された第１及び第２ビットラインとを含み、
   前記第１及び第２不純物拡散領域はそれぞれ前記活性領域の長さ方向に交差する方向に伸長する第１伸長部及び第２伸長部を含み、前記第１伸長部と前記第２伸長部とは互いに反対方向に伸長し、
   前記第１及び第２ビットラインはそれぞれ前記第１及び第２伸長部に接続されることを特徴とする不揮発性メモリ素子。
2. 前記第１及び第２メモリゲートはそれぞれ、
   浮遊ゲート電極、ゲート層間誘電膜及び制御ゲート電極を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
3. 前記第１及び第２メモリトランジスタの書き込み動作はＦ−Ｎトンネリングによって実行されることを特徴とする請求項１に記載の不揮発性メモリ素子。
4. 前記第１メモリトランジスタの書き込み動作は、
   前記半導体基板、前記選択ゲート、前記第２メモリゲート及び前記第１不純物拡散領域に接地電圧０Ｖを印加して、前記第２不純物拡散領域をフローティングさせ、前記第１メモリゲートに書き込み電圧（Ｖｐｇｍ）を印加することによって実行されることを特徴とする請求項３に記載の不揮発性メモリ素子。
5. 前記第１メモリトランジスタの読み出し動作は、
   前記半導体基板及び前記第２不純物拡散領域に接地電圧（０Ｖ）を印加して、前記第１不純物拡散領域に読み出し電圧（Ｖｒｅａｄ）を印加して、前記第１メモリゲート及び前記選択ゲートに動作電圧（Ｖｃｃ）を印加して、前記第２メモリゲートに通過電圧（Ｖｐａｓｓ）を印加することによって実行されることを特徴とする請求項１に記載の不揮発性メモリ素子。
6. 前記第１メモリトランジスタの消去動作は、
   前記半導体基板及び前記第２メモリゲートに接地電圧（０Ｖ）を印加して、前記第１及び第２不純物拡散領域をフローティングさせ、前記第１メモリゲートに消去電圧（Ｖｐｇｍ）を印加して、前記選択ゲートにマイナスの動作電圧（−Ｖｃｃ）を印加することによって実行されることを特徴とする請求項１に記載の不揮発性メモリ素子。
7. 前記メモリセルユニットは前記半導体基板上に行及び列方向を有するマトリックス状に配列され、前記第１及び第２ビットラインは互いに隣接するメモリセルユニットの前記第１及び第２不純物拡散領域に共通に接続されることを特徴とする請求項１に記載の不揮発性メモリ素子。
8. 前記第１及び第２ワードライン及び前記選択ラインは列方向に伸長し、前記第１及び第２ビットラインは行方向に伸長することを特徴とする請求項７に記載の不揮発性メモリ素子。
9. 行方向に奇数番目の前記メモリセルユニットの前記第１不純物拡散領域と、行方向に偶数番目の前記メモリセルユニットの前記第２不純物拡散領域は前記第１ビットラインに連結され、
   行方向に奇数番目の前記メモリセルユニットの前記第２不純物拡散領域と、行方向に偶数番目の前記メモリセルユニットの前記第１不純物拡散領域は前記第２ビットラインに連結されることを特徴とする請求項８に記載の不揮発性メモリ素子。
10. 前記メモリセルユニットのうち選択されたメモリセルユニットの前記第１メモリトランジスタの書き込み動作は、
    前記選択されたメモリセルユニットの前記第１ワードラインに書き込み電圧（Ｖｐｇｍ）を印加して、
    前記選択されたメモリセルユニットの前記選択ライン、前記第２ワードライン、前記第１ビットライン及び前記半導体基板に接地電圧（０Ｖ）を印加して、
    前記選択されたメモリセルユニットの前記第２ビットラインをフローティングさせることを含むことを特徴とする請求項９に記載の不揮発性メモリ素子。
11. 前記書き込み動作は、
    前記選択されたメモリセルユニット以外の前記第１ビットラインには書き込み防止電圧（Ｖｂｌｏｃｋ）を印加して、
    前記選択されたメモリセルユニット以外の前記第２ビットラインはフローティングさせ、
    前記選択されたメモリセルユニット以外の前記第１及び第２ワードライン及び前記選択ラインには接地電圧（０Ｖ）を印加することをさらに含むことを特徴とする請求項１０に記載の不揮発性メモリ素子。
12. 前記メモリセルユニットのうち選択されたメモリセルユニットの前記第１メモリトランジスタの読み出し動作は、
    前記選択されたメモリセルユニットの前記第１ビットラインに読み出し電圧（Ｖｒｅａｄ）を印加して、
    前記選択されたメモリセルユニットの前記第１ワードライン及び前記選択ラインに動作電圧（Ｖｃｃ）を印加して、
    前記選択されたメモリセルユニットの前記第２ワードラインに通過電圧（Ｖｐａｓｓ）を印加して、
    前記選択メモリセルユニットの前記第２ビットライン及び前記半導体基板に接地電圧（０Ｖ）を印加することを含むことを特徴とする請求項９に記載の不揮発性メモリ素子。
13. 前記読み出し動作は、
    前記選択されたメモリセルユニット以外の前記第１及び第２ワードライン、前記選択ライン及び前記第１及び第２ビットラインに接地電圧（０Ｖ）を印加することをさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ素子。
14. 前記メモリセルユニットのうち選択されたメモリセルユニットの前記第１メモリトランジスタの消去動作は、
    前記選択されたメモリセルユニットの前記第１ワードラインに消去電圧（Ｖｅｒｓ）を印加して、
    前記選択されたメモリセルユニットの前記選択ラインにマイナスの動作電圧（−Ｖｃｃ）を印加して、
    前記選択されたメモリセルユニットの前記第１及び第２ビットラインをフローティングさせて、
    前記選択されたメモリセルユニットの前記第２ワードライン及び前記半導体基板に接地電圧（０Ｖ）を印加することを含むことを特徴とする請求項９に記載の不揮発性メモリ素子。
15. 前記消去動作は、
    前記選択されたメモリセルユニット以外の前記第１及び第２ビットラインをフローティングさせ、
    前記選択されたメモリセルユニット以外の前記第１及び第２ワードライン及び前記選択ラインには接地電圧（０Ｖ）を印加することをさらに含むことを特徴とする請求項１４に記載の不揮発性メモリ素子。

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