KR100706789B1 - 비휘발성 메모리 소자 - Google Patents

비휘발성 메모리 소자 Download PDF

Info

Publication number
KR100706789B1
KR100706789B1 KR1020050110006A KR20050110006A KR100706789B1 KR 100706789 B1 KR100706789 B1 KR 100706789B1 KR 1020050110006 A KR1020050110006 A KR 1020050110006A KR 20050110006 A KR20050110006 A KR 20050110006A KR 100706789 B1 KR100706789 B1 KR 100706789B1
Authority
KR
South Korea
Prior art keywords
memory cell
cell unit
memory
impurity diffusion
gate
Prior art date
Application number
KR1020050110006A
Other languages
English (en)
Inventor
서보영
전희석
한정욱
강성택
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050110006A priority Critical patent/KR100706789B1/ko
Priority to JP2006301714A priority patent/JP5101085B2/ja
Priority to DE102006054967A priority patent/DE102006054967B4/de
Priority to US11/600,427 priority patent/US7515468B2/en
Application granted granted Critical
Publication of KR100706789B1 publication Critical patent/KR100706789B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

본 발명은 비휘발성 메모리 소자를 제공한다. 이 비휘발성 메모리 소자는 한 쌍의 메모리 트랜지스터와 하나의 선택 트랜지스터로 구성된 메모리 셀 유닛으로 구성된다. 선택 트랜지스터는 반도체 기판 내의 활성영역에 형성된 한 쌍의 메모리 트랜지스터 사이에 배치된다. 서로 다른 두 개의 비트라인들이 한 쌍의 메모리 트랜지스터에 각각 연결된다.
비휘발성, 이이피롬, 집적도, 메모리, 선택, 게이트

Description

비휘발성 메모리 소자{NONVOLATILE MEMORY DEVICE}
도 1a, 도 1b 및 도 1c는 각각 일반적인 이이피롬의 평면도, 도 1a의 I-I'선에 따라 취한 단면도 및 이에 따른 등가 회로도이다.
도 2a, 도 2b 및 도 2c는 각각 본 발명에 따른 비휘발성 메모리 소자의 평면도, 도 2a의 II-II'선에 따라 취한 단면도 및 이에 따른 등가 회로도이다.
도 3은 본 발명에 따른 비휘발성 메모리 소자의 예시적인 메모리 셀 어레이이다.
도 4는 도 3에 도시된 메모리 셀 어레이에 대한 등가 회로도이다.
도 5a 내지 도 5c는 본 발명에 따른 비휘발성 메모리 소자에 대한 쓰기, 읽기 및 소거 동작에 대한 전압 조건들을 도시한다.
본 발명은 반도체 소자에 관한 것으로서, 더 구체적으로 비휘발성 메모리 소자에 관한 것이다.
비휘발성 메모리 소자는 외부로부터의 전원 공급이 중단되어도 데이터를 계속 보존하는 특성이 있다. 비휘발성 메모리 소자는 마스크 롬(Mask ROM), 이피롬 (EPROM), 이이피롬(EEPROM) 등으로 구분될 수 있다.
도 1a, 도 1b 및 도 1c는 각각 일반적인 이이피롬의 평면도, 도 1a의 I-I'선에 따라 취한 단면도 및 이에 따른 등가 회로도이다. 도 1a, 도 1b 및 도 1c를 참조하면, 반도체 기판(11)의 소자분리막(13)에 한정된 활성영역(12)에 소오스 영역(12s), 드레인 영역(12d) 및 부유 확산영역(12f)이 형성되어 있다.
활성영역(12) 상을 가로질러 워드 라인(WL)이 형성되고, 워드 라인(WL)에 이격되어 선택 라인(SL)이 워드 라인과 평행하게 활성영역을 가로지른다. 한편, 비트라인(BL)이 비트 라인 콘택 플러그(31)를 통하여 소오스 영역(12s)에 연결되도록 배치된다.
소오스 영역(12s)과 부유 확산영역(12f) 사이의 활성영역 상부에 게이트 절연막(15)을 개재하여 적층된 부유 게이트 전극(21), 게이트 층간 유전막(23) 및 제어 게이트 전극(25)이 형성되고, 제어 게이트 전극은 워드 라인(WL)에 연결된다. 부유 확산영역(12f)이 워드 라인(WL) 하부의 활성영역으로 연장된다. 워드 라인(WL), 소오스 영역(12s) 및 부유 확산영역(12f)은 메모리 트랜지스터(MT)를 구성한다. 게이트 절연막(15)의 일부분은 활성영역을 노출하는 오프닝(opening)이 있고, 그 오프닝에는 게이트 절연막보다 얇은 두께를 갖는 터널 절연막(미도시)이 형성될 수 있다.
선택 라인(SL)은 부유 확산영역(12f)과 드레인 영역(12d) 사이의 활성영역 상부에 선택 게이트 절연막(17)을 개재하여 배치된 선택 게이트 전극(27)으로 형성된다. 선택 라인(SL), 부유 확산영역(12f) 및 드레인 영역(12d)은 선택 트랜지스터 (ST)를 구성한다. 메모리 트랜지스터(MT)와 비교하여 선택 트랜지스터(ST)는 일반적인 모스 트랜지스터 구조를 가질 수 있다. 그러나, 제조 과정에서 부유 게이트 전극과 제어 게이트 전극을 위한 도전막으로 이루어진 적층 구조일 수 있다. 선택 트랜지스터의 게이트의 적층 구조를 이루는 도전막들은 전기적으로 연결된 수 있다.
이러한 통상의 이이피롬은 메모리 셀 유닛이 하나의 선택 게이트와 하나의 메모리 게이트로 구성되어 1 비트의 데이터만을 저장할 수 있고, 필요 이상으로 많은 면적을 차지하므로, 고집적화에 역행하는 단점이 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 집적도를 향상시킬 수 있는 비휘발성 메모리 소자를 제공하기 위한 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 비휘발성 메모리 소자를 개시한다. 이 비휘발성 메모리 소자는 제 1 메모리 트랜지스터, 제 2 메모리 트랜지스터 및 선택 트랜지스터로 구성된 메모리 셀 유닛을 구비한다. 상기 메모리 셀 유닛은, 반도체 기판의 활성영역에 형성된 제 1 불순물 확산영역 및 제 2 불순물 확산영역과, 상기 제 1 불순물 확산영역 및 상기 제 2 불순물 확산영역 사이의 상기 활성영역 상에 제 1 게이트 절연막을 개재하여 형성되되 상기 제 1 및 제 2 불순물 확산영역에 각각 인접한 제1 및 제 2 메모리 게이트와, 상기 제 1 및 제 2 메모리 게이트 사이의 상기 활성영역 상에 제 1 게이트 절연막을 개재하여 형성된 하나의 선택 게이트와, 상기 제 1 및 제 2 메모리 게이트와 상기 선택 게이트 사이의 활성영역에 배치된 한 쌍의 부유 확산영역들을 포함한다. 상기 제1 및 제 2 메모리 게이트는 활성영역 상에 제 1 게이트 절연막을 개재하여 형성되고, 상기 선택 게이트는 상기 활성영역 상에 제 2 게이트 절연막을 개재하여 형성된다. 상기 부유 확산영역들은 상기 부유 게이트 전극의 하부로 연장된다. 상기 제 1 및 제 2 메모리 게이트는 각각 상기 1 메모리 트랜지스터 및 제 2 메모리 트랜지스터를 구성한다.
상기 메모리 게이트는 상기 제 1 게이트 절연막 상에 향성된 부유 게이트 전극, 게이트 층간 유전막 및 제어 게이트 전극을 포함한다.
상기 메모리 트랜지스터들의 쓰기는 F-N 터널링 방식에 의하여 수행될 수 있다. 상기 제 1 메모리 트랜지스터의 쓰기 동작은 상기 반도체 기판, 상기 선택 게이트, 상기 제 2 메모리 게이트 및 상기 제 1 불순물 확산영역에 접지 전압(0V)을 인가하고, 상기 제 2 불순물 확산영역을 플로팅시키고, 상기 제 1 메모리 게이트에 쓰기 전압(Vpgm)을 인가하는 것에 의하여 수행될 수 있다.
상기 제 1 메모리 트랜지스터의 읽기 동작은 상기 반도체 기판 및 상기 제 2 불순물 확산영역에 접지 전압(0V)을 인가하고, 상기 제 1 불순물 확산영역에 읽기 전압(Vread)을 인가하고, 상기 제 1 메모리 게이트 및 선택 게이트에 동작 전압(Vcc)을 인가하고, 상기 제 2 메모리 게이트에 통과 전압(Vpass)을 인가하는 것에 의하여 수행될 수 있다.
상기 제 1 메모리 트랜지스터의 소거 동작은 상기 반도체 기판 및 상기 제 2 메모리 게이트에 접지 전압(0V)을 인가하고, 상기 제 1 및 제 2 불순물 확산영역을 플로팅시키고, 상기 제 1 메모리 게이트에 소거 전압(Vers)을 인가하고, 상기 선택 게이트에 음의 동작 전압(-Vcc)을 인가하는 것에 의하여 수행될 수 있다.
이 비휘발성 메모리 소자는 상기 제 1 및 제 2 메모리 게이트의 제어 게이트 전극들에 각각 연결된 제 1 및 제 2 워드 라인과, 상기 선택 게이트에 연결된 선택라인과, 상기 제 1 및 제 2 불순물 확산영역에 각각 연결된 제 1 및 제 2 비트 라인을 더 포함할 수 있다.
상기 제 1 및 제 2 불순물 확산영역은 각각 상기 활성영역의 길이 방향에 교차하는 방향으로 연장되는 제 1 연장부 및 제 2 연장부를 포함할 수 있다. 상기 제 1 연장부와 상기 제 2 연장부는 서로 반대 방향으로 연장된다. 상기 제 1 및 제 2 비트 라인은 각각 상기 제 1 및 제 2 연장부에 접속될 수 있다.
상기 메모리 셀 유닛은 상기 반도체 기판 상에 행 및 열 방향을 갖는 매트릭스형으로 배열될 수 있다. 상기 비트 라인들 각각은 인접하는 메모리 셀 유닛들의 상기 제 1 및 제 2 불순물 확산영역에 공통으로 접속된다.
상기 워드 라인 및 상기 선택라인은 열 방향으로 신장되고, 상기 비트 라인은 행 방향으로 신장될 수 있다.
행 방향으로 홀수 번째 메모리 셀 유닛의 제 1 불순물 확산영역과, 행 방향으로 짝수 번째 메모리 셀 유닛의 제 2 불순물 확산영역은 상기 제 1 비트 라인에 연결되고, 행 방향으로 홀수 번째 메모리 셀 유닛의 제 2 불순물 확산영역과, 행 방향으로 짝수 번째 메모리 셀 유닛의 제 1 불순물 확산영역은 상기 제 2 비트 라인에 연결될 수 있다.
상기 메모리 셀 유닛들 중 선택된 메모리 셀 유닛의 제 1 메모리 트랜지스터의 쓰기 동작은 상기 선택된 메모리 셀 유닛의 제 1 워드라인에 쓰기 전압(Vpgm)을 인가하고, 상기 선택된 메모리 셀 유닛의 선택라인, 제 2 워드 라인 및 제 1 비트라인에 접지 전압(0V)을 인가하고, 상기 반도체 기판에 접지 전압(0V)을 인가하고, 상기 선택된 메모리 셀 유닛의 제 2 비트라인을 플로팅시키는 것에 의하여 수행될 수 있다. 동시에, 상기 선택된 메모리 셀 유닛 이외의 제 1 비트라인에는 쓰기 방지 전압(Vblock)을 인가하고, 상기 선택된 메모리 셀 유닛 이외의 제 2 비트라인은 플로팅시키고, 상기 선택된 메모리 셀 유닛 이외의 워드라인들 및 선택라인에는 접지전압(0V)을 인가할 수 있다.
상기 메모리 셀 유닛들 중 선택된 메모리 셀 유닛의 제 1 메모리 트랜지스터의 읽기 동작은 상기 선택된 메모리 셀 유닛의 제 1 비트라인에 읽기 전압(Vread)을, 상기 선택된 메모리 셀 유닛의 제 1 워드라인 및 선택라인에 동작 전압(Vcc)을, 상기 선택된 메모리 셀 유닛의 제 2 워드라인에 통과 전압(Vpass)을, 상기 선택 메모리 셀 유닛의 제 2 비트라인 및 상기 반도체 기판에 접지 전압(0V)을 인가하는 것에 의하여 수행될 수 있다. 동시에, 상기 선택된 메모리 셀 유닛 이외의 워드라인들, 선택라인 및 비트라인들에 접지 전압(0V)을 인가할 수 있다.
상기 메모리 셀 유닛들 중 선택된 메모리 셀 유닛의 제 1 메모리 트랜지스터의 소거 동작은 상기 선택된 메모리 셀 유닛의 제 1 워드라인에 소거 전압(Vers)을 인가하고, 상기 선택된 메모리 셀 유닛의 선택라인에 음의 동작 전압(-Vcc)을 인가하고, 상기 선택된 메모리 셀 유닛의 제 1 및 제 2 비트라인을 플로팅시키고, 상기 선택된 메모리 셀 유닛의 제 2 워드라인 및 상기 반도체 기판에 접지 전압(0V)을 인가하는 것에 의하여 수행될 수 있다. 동시에, 상기 선택된 메모리 셀 유닛 이외의 비트라인들을 플로팅시키고, 상기 선택된 메모리 셀 유닛 이외의 워드라인들 및 선택라인에는 접지전압(0V)을 인가할 수 있다.
또한, 이 비휘발성 메모리 소자는, 반도체 기판 내의 활성영역에 형성된 제 1 및 제 2 메모리 트랜지스터와, 상기 제 1 및 제 2 메모리 트랜지스터의 사이에 배치된 하나의 선택 트랜지스터와, 상기 제 1 및 제 2 메모리 트랜지스터에 각각 연결된 제 1 및 제 2 비트라인을 포함할 수 있다. 상기 제 1 메모리 트랜지스터, 상기 선택 트랜지스터 및 상기 제 2 메모리 트랜지스터는 직렬로 연결된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 부분, 물질 등을 기술하기 위해서 사용되었지만, 이들 부분이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 소정 부분을 다른 부분과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 부분으로 언급된 것이 다른 실시예에서는 제 2 부분으로 언급될 수도 있다.
(비휘발성 메모리 소자의 단위 셀의 구조)
도 2a, 도 2b 및 도 2c는 각각 본 발명에 따른 비휘발성 메모리 소자의 평면도, 도 2a의 II-II'선에 따라 취한 단면도 및 이에 따른 등가 회로도이다.
도 2a, 도 2b 및 도 2c를 참조하면, 본 발명에 따른 비휘발성 메모리 소자는 서로 이격되어 배치된 제 1 메모리 트랜지스터(MT1) 및 제 2 메모리 트랜지스터(MT2)로 구성된 메모리 셀 유닛(MC)을 포함한다. 제 1 메모리 트랜지스터(MT1) 및 제 2 메모리 트랜지스터(MT2)의 사이에 하나의 선택 트랜지스터(ST)가 배치된다. 이에 따라, 메모리 셀 유닛(MC)은 2개의 메모리 트랜지스터(MT1, MT2)와 하나의 선택 트랜지스터(ST)로 구성되어, 2 비트로 동작할 수 있다.
메모리 셀 유닛(MC)은 반도체 기판(110) 상에 소자분리막(미도시)에 의하여 한정되는 활성영역(120)을 포함한다. 활성영역(120)은 행 방향으로 신장될 수 있다. 활성영역(120) 상에 제 1 불순물 확산영역(122) 및 제 2 불순물 확산영역(124)이 형성된다. 제 1 불순물 확산영역(122) 및 제 2 불순물 확산영역(124)은 반도체 기판의 도전형과 반대 도전형의 불순물 이온이 도핑된 것으로, 상기 비휘발성 메모리 소자의 소오스/드레인 영역으로 사용될 수 있다.
제 1 및 제 2 메모리 게이트(130a, 130b)가 제 1 불순물 확산영역(122) 및 제 2 불순물 확산영역(124) 사이의 활성영역 상에 배치된다. 제 1 및 제 2 메모리 게이트(130a, 130b)는 각각 제 1 불순물 확산영역(122) 및 제 2 불순물 확산영역(124)에 인접한다. 메모리 게이트들(130a, 130b)은 제 1 게이트 절연막(132)을 개재하여 형성된 부유 게이트 전극(134), 게이트 층간 유전막(136) 및 제어 게이트 전극(138)을 포함하여 구성된다. 제어 게이트 전극들(138)은 활성영역(120)과 교차하여 서로 평행하게 배치된다. 부유 게이트 전극들(134)은 활성영역(120)과 제어 게이트 전극들(138)이 교차하는 영역에 배치된다. 부유 게이트 전극은 불순물 이온이 도핑된 다결정 실리콘으로 형성될 수 있다. 제어 게이트 전극은 불순물 이온이 도핑된 다결정 실리콘 또는 이것과 금속 실리사이드막의 적층막으로 형성될 수 있다.
제 1 게이트 절연막(132)은 게이트 절연막의 개구부에 형성되어 게이트 절연막보다 얇은 두께의 터널 절연막을 포함할 수 있다. 제 1 게이트 절연막과 터널 절연막은 열 산화에 의하여 형성된 실리콘 산화막일 수 있고, 각각 250Å 내지 350Å, 100Å 정도의 두께를 가질 수 있다. 게이트 층간 유전막(136)은 높은 유전율을 갖는 물질로써, 예컨대 ONO막을 사용하여 형성될 수 있다.
하나의 선택 게이트(140)가 제 1 및 제 2 메모리 게이트(130a, 130b) 사이의 활성영역(120) 상에 제 2 게이트 절연막(142)을 개재하여 배치된다. 선택 게이트는 선택 트랜지스터(ST)를 구성한다. 제 2 게이트 절연막은 제 1 게이트 절연막 보다 두꺼운 실리콘 산화막일 수 있다. 선택 게이트를 구성하는 물질은 상기 제어 게이트 전극을 구성하는 것과 동일한 것일 수 있다.
한 쌍의 부유 확산영역들(126, 128)이 제 1 및 제 2 메모리 게이트(130a, 130b)와 선택 게이트(140) 사이의 활성영역에 배치된다. 부유 확산영역들(126, 128)은 부유 게이트 전극(134)의 하부로 연장된다. 부유 확산영역들(126, 128)은 반도체 기판의 도전형과 반대 도전형의 불순물 이온이 도핑되어 형성된다.
제 1 메모리 트랜지스터(MT1) 및 제 2 메모리 트랜지스터(MT2)는 각각 제 1 및 제 2 메모리 게이트(130a, 130b)에 대응된다.
본 발명에 따른 비휘발성 메모리 소자는 제 1 및 제 2 워드라인(WL1, WL2), 선택라인(SL), 제 1 및 제 2 비트라인(BL1, BL2)을 더 포함할 수 있다.
제 1 및 제 2 워드라인(WL1, WL2)은 각각 제 1 및 제 2 메모리 트랜지스터(MT1, MT2)에 대응되는 메모리 게이트들(130a, 130b)의 제어 게이트 전극들에 연결되어 구성된다. 선택라인(SL)은 선택 트랜지스터(ST)의 선택 게이트(140)에 연결되어 활성영역에 교차하도록 신장하여 구성된다. 제 1 및 제 2 비트라인(BL1, BL2)은 제 1 및 제 2 불순물 확산영역(122, 124)에 각각 연결된다.
메모리 셀 유닛(MC)의 제 1 및 제 2 불순물 확산영역(122, 124)은 각각 활성영역(120)의 길이 방향에 교차하는 방향으로 연장되는 제 1 연장부(122t) 및 제 2 연장부(124t)를 포함할 수 있다. 제 1 연장부(122)와 제 2 연장부(124t)는 서로 반대 방향으로 연장될 수 있다. 제 1 및 제 2 비트라인(BL1, BL2)은 비트라인 콘택(122c, 124c)의 플러그들을 통하여 각각 제 1 및 제 2 연장부(122t, 124t)에 접속될 수 있다. 이에 따라, 메모리 셀 유닛 상부를 가로질러 서로 평행한 비트라인들(BL1, BL2)이 용이하게 배치될 수 있다.
상기 메모리 트랜지스터들의 쓰기 및 소거는 파울로-노드하임(Fowler- Nordheim : F-N) 터널링 방식에 의하여 수행될 수 있다.
제 1 메모리 트랜지스터(MT1)의 쓰기 동작을 위하여, 반도체 기판(110), 선택 게이트(140), 제 2 메모리 게이트(130b) 및 제 1 불순물 확산영역(122)에 접지 전압(0V)이 인가되고, 제 2 불순물 확산영역(124)은 플로팅되고, 제 1 메모리 게이트(130a)에 쓰기 전압(Vpgm)이 인가된다. 이에 따라, 전자가 제 1 메모리 트랜지스터(MT1)의 부유 게이트 전극으로 파울로-노드하임(Fowler-Nordheim : F-N) 터널링하여, 제 1 메모리 트랜지스터(MT1)는, 예컨대 제 1 문턱전압(Vth1)을 가지게 된다. 쓰기 전압(Vpgm)은 예컨대 15V일 수 있다.
제 1 메모리 트랜지스터(MT1)의 소거 동작을 위하여, 반도체 기판(110) 및 제 2 메모리 게이트(130b)에 접지 전압(0V)이 인가되고, 제 1 및 제 2 불순물 확산영역(122, 124)은 플로팅되고, 제 1 메모리 게이트(130a)에 소거 전압(Vers)이 인가되고, 선택 게이트(140)에 음의 동작 전압(-Vcc)이 인가된다. 이에 따라, 제 1 메모리 트랜지스터(MT1)의 부유 게이트 전극에 저장된 전자가 반도체 기판으로 방출되어, 제 1 메모리 트랜지스터(MT1)는, 예컨대 제 2 문턱전압(Vth2)을 가지게 된다. 소거 전압(Vers)은 예컨대 -15V일 수 있고, 동작 전압은 예컨대 2V일 수 있다.
한편, 제 1 메모리 트랜지스터(MT1)의 읽기 동작을 위하여, 반도체 기판(110) 및 제 2 불순물 확산영역(124)에 접지 전압(0V)이 인가되고, 제 1 불순물 확산영역(122)에 읽기 전압(Vread)이 인가되고, 제 1 메모리 게이트(130a) 및 선택 게이트(140)에 동작 전압(Vcc)이 인가되고, 제 2 메모리 게이트(130b)에 통과 전압(Vpass)이 인가된다. 읽기 전압(Vread)은 예컨대 0.5V일 수 있고, 동작 전압은 예 컨대 2V일 수 있다. 통과 전압(Vpass)은 쓰기 전압보다 적고 제 1 문턱전압(Vth1)보다 큰 전압으로, 예컨대 5V일 수 있다.
제 1 메모리 트랜지스터(MT1)와 제 2 메모리 트랜지스터(MT2)는 서로 대칭적인 구조이므로, 제 2 메모리 트랜지스터(MT2)의 동작을 위해서는 제 1 메모리 트랜지스터(MT1)의 동작 전압들을 제 1 및 제 2에 대하여 서로 대칭적으로 변경될 수 있다.
도 3은 본 발명에 따른 비휘발성 메모리 소자의 예시적인 메모리 셀 어레이이고, 도 4는 도 3에 도시된 메모리 셀 어레이에 대한 등가 회로도이다.
도 3 및 도 4를 참조하면, 상기 반도체 기판(110)은 제 1 도전형, 예컨대 P형의 도전형을 갖는 기판일 수 있다. 반도체 기판(110) 내에 제 1 도전형과 반대 도전형을 갖는 제 2 도전형, 예컨대 N형의 깊은 웰(deep well, 112)을 가질 수 있다. 제 2 도전형의 웰(112) 내에 형성된 복수개의 제 1 도전형의 포켓 웰들(pocket well, 114)이 더 형성될 수 있다.
상기 포켓 웰(114)은 행 방향(x축 방향, 비트라인 방향) 및 열 방향(y축 방향, 워드라인 방향)을 갖는 매트릭스형으로 배열된 복수개의 메모리 셀 유닛들(MC11~MCm1, MC12~MCm2, ... MC1n~MCmn)을 포함한다. 복수 개의 제 1 워드 라인들(WL1_1 ~ WL1_n) 및 제 2 워드라인들(WL2_1 ~ WL2_n)(제어 게이트 전극)이 행 방향으로 확장한 활성영역들(120)과 교차하면서 열 방향으로 신장한다. 동일한 열에 배열된 제어 게이트 전극들은 동일한 워드라인에 전기적으로 접속한다. 제 1 및 제 2 워드라인은 도 2a 내지 도 2c의 제 1 메모리 트랜지스터(MT1)의 제어 게이트 전극 및 제 2 메모리 트랜지스터(MT2)의 제어 게이트 전극에 각각 연결된다. 부유 게이트 전극들은 활성영역(120)과 워드라인들이 교차하는 영역들에 배치된다.
복수 개의 제 1 비트 라인들(BL1_1 ~ BL1_m) 및 제 2 비트 라인들(BL2_1 ~ BL2_m)이 워드 라인들과 교차하면서 활성영역들(120) 양측을 따라 행 방향으로 신장한다. 비트라인들 각각은 인접하는 메모리 셀 유닛들(MC)의 제 1 및 제 2 불순물 확산영역(122, 124)에 공통으로 접속된다. 예컨대, 제 1 비트라인들(BL1_1 ~ BL1_n)은 행 방향으로 홀수 번째 메모리 셀 유닛(MC11~MCm1, MC13~MCm3, ...)의 제 1 불순물 확산영역(122)과, 행 방향으로 짝수 번째 메모리 셀 유닛(MC12~MCm2, MC14~MCm4, ...)의 제 2 불순물 확산영역(124)에 공통으로 접속된다. 제 2 비트라인(BL2_1 ~ BL2_n)은 행 방향으로 홀수 번째 메모리 셀 유닛(MC11~MCm1, MC13~MCm3, ...)의 제 2 불순물 확산영역(124)과, 행 방향으로 짝수 번째 메모리 셀 유닛(MC12~MCm2, MC14~MCm4, ...)의 제 1 불순물 확산영역(122)에 공통으로 접속된다.
각각의 제 1 워드라인 및 제 2 워드라인 사이에 복수개의 선택 라인들(SL_1 ~ SL_n)이 워드라인들과 평행하게 신장한다. 예컨대, 제 1 워드 라인(WL1_1)과 제 2 워드라인(WL2_1)의 사이에 선택 라인(SL_1) 배치된다. 선택 라인은 도 2a 및 도 2b의 선택 게이트(140)에 연결된다.
한편, 포켓 웰(114)을 포함하는 N형의 깊은 웰(deep well, 112)에는 PMOS 트랜지스터들이 구비되어, 각각의 워드라인들을 구동할 수 있다.
(비휘발성 메모리 소자의 구동방법)
일 예로서, 제 1 행, 제 1 열의 메모리 셀 유닛(MC11)의 제 1 메모리 트랜지스터(MT1)에 대한 쓰기 및 읽기, 그리고 소거 동작에 대하여 설명한다. 도 5a 내지 도 5c는 각각 본 발명에 따른 비휘발성 메모리 소자의 쓰기, 읽기 및 소거 동작에 대한 전압 조건들을 도시한 것이다.
아래의 표 1은 이와 같은 메모리 셀 유닛의 배치에 대한 동작 조건을 예시한다. 이때, 1≤k≤m, 1≤l≤n 이다. 상기 포켓 웰에는 공통적으로 접지 전압(0V)이 인가된다.
구동라인 쓰기(V) 읽기(V) 소거(V)
선택된 메모리셀 유닛 (MC11) WL1_1 Vpgm Vcc Vers
SL_1 0 Vcc -Vcc
WL2_1 0 Vpass 0
BL1_1 0 Vread F
BL2_1 F 0 F
비선택된 메모리 셀 유닛 (MCkl) WL1_l 0 0 0
SL_l 0 0 0
WL2_l 0 0 0
BL1_k Vblock 0 F
BL2_k F 0 F
도 5a를 참조하여, 상기 제 1 메모리 트랜지스터(MT1)의 쓰기 동작을 위한 조건이 설명된다.
선택된 메모리 셀 유닛(MC11)에 대한 조건이 설명된다. 상기 선택된 메모리 셀 유닛(MC11)의 제 1 워드라인(WL1_1)에 쓰기 전압(Vpgm)을 인가하고, 상기 선택된 메모리 셀 유닛의 제 2 비트라인(BL2_1)을 플로팅(F)시키고, 상기 선택된 메모리 셀 유닛의 선택라인(SL1), 제 2 워드라인(WL2_1) 및 제 1 비트라인(BL1_1)에 접지 전압(0V)을 인가한다. 비선택된 메모리 셀 유닛들(MCkl)에 대한 조건이 설명된다. 상기 선택된 메모리 셀 유닛 이외의 워드라인들(WL1_l, WL2_l) 및 선택라인들(SL_l)에 접지 전압(0V)을 인가하고, 상기 선택된 메모리 셀 유닛 이외의 제 1 비트라인들(BL1_k)에 쓰기 방지 전압(Vblock)을 인가하고, 상기 선택된 메모리 셀 유닛 이외의 제 2 비트라인들(BL2_k)을 플로팅시킨다. 이에 따라, 전자가 선택된 메모리 셀 유닛의 제 1 메모리 트랜지스터의 부유 게이트 전극으로 F-N 터널링되어, 제 1 메모리 트랜지스터(MT1)는 제 1 문턱전압(Vth1)을 가지게 된다. 바람직하게는 쓰기 전압(Vpgm)은 15V일 수 있다. 쓰기 방지 전압(Vblock)은 동일한 워드라인에 연결된 비선택된 메모리 트랜지스터로 전자가 터널링되어 오동작되는 것을 방지하기 의한 것으로, 바람직하게는 7V일 수 있다.
도 5b를 참조하여, 상기 제 1 메모리 트랜지스터(MT1)의 읽기 동작을 위한 조건이 설명된다.
선택된 메모리 셀 유닛(MC11)에 대한 조건이 설명된다. 상기 선택된 메모리 셀 유닛의 제 1 비트라인(BL1_1)에 읽기 전압(Vread)을, 상기 선택된 메모리 셀 유닛의 제 2 워드라인(WL2_1)에 통과 전압(Vpass)을, 상기 선택된 메모리 셀 유닛의 제 1 워드라인(WL1_1) 및 선택라인(SL_1)에 동작 전압(Vcc)을, 상기 선택 메모리 셀 유닛의 제 2 비트라인(BL2_1) 에 접지 전압(0V)을 인가한다. 비선택된 메모리 셀 유닛들(MCkl)에 대한 조건이 설명된다. 상기 선택된 메모리 셀 유닛 이외의 워드라인들(WL1_l, WL2_l), 선택라인들(SL_l) 및 비트라인들(BL1_k, BL2_k)에는 접지전압(0V)을 인가한다. 바람직하게는 읽기 전압(Vread) 및 동작 전압(Vcc)은 각각 0.5V 및 2V일 수 있다. 통과 전압(Vpass)은 쓰기 전압보다 적고 제 1 문턱전압(Vth1)보다 큰 전압으로, 예컨대 5V일 수 있다.
도 5c를 참조하여, 상기 제 1 메모리 트랜지스터(MT1)의 소거 동작을 위한 조건이 설명된다.
선택된 메모리 셀 유닛(MC11)에 대한 조건이 설명된다. 상기 선택된 메모리 셀 유닛의 제 1 워드라인(WL1_1)에 소거 전압(Vers)을 인가하고, 상기 선택된 메모리 셀 유닛의 선택라인(SL_1)에 음의 동작 전압(-Vcc)을 인가하고, 상기 선택된 메모리 셀 유닛의 제 2 워드라인(WL2_1)에 접지 전압(0V)을 인가하고, 상기 선택된 메모리 셀 유닛의 제 1 및 제 2 비트라인(BL1_1, BL2_1)을 플로팅(F)시킨다. 비선택된 메모리 셀 유닛들(MCkl)에 대한 조건이 설명된다. 상기 선택된 메모리 셀 유닛 이외의 워드라인들(WL1_l, WL2_l)에는 접지전압(0V)을 인가하고, 상기 선택된 메모리 셀 유닛 이외의 비트라인들(BL1_k, BL2_k)을 플로팅(F)시킨다. 이에 따라, 상기 선택된 메모리 셀 유닛의 제 1 워드라인(WL1_1)에 연결된 메모리 트랜지스터들의 부유 게이트 전극에 저장된 전자가 상기 포켓 웰로 방출되어, 제 1 문턱 전압보다 작은 제 2 문턱 전압(Vth2)을 가지게 된다. 상기 선택된 메모리 셀 유닛의 제 1 워드라인(WL1_1)에 연결된 메모리 트랜지스터들은 일괄적으로 소거된다. 바람직하게는 소거 전압(Vers) 및 동작 전압(Vcc)은 각각 -15V 및 2V일 수 있다.
메모리 트랜지스터들은 서로 대칭적인 구조이므로, 제 1 메모리 트랜지스터(MT1)가 아닌 다른 메모리 트랜지스터들의 동작으로 위해서는 이와 유사한 조건의 전압이 인가될 수 있다.
본 발명에 따른 이이피롬은 메모리 셀 유닛이 하나의 선택 게이트와 두 개의 메모리 게이트로 구성되기 때문에, 2 비트로 동작할 수 있고, 소자를 보다 고집적화할 수 있는 장점이 있다.

Claims (19)

  1. 반도체 기판 내의 활성영역에 형성된 제 1 불순물 확산영역 및 제 2 불순물 확산영역;
    상기 제 1 불순물 확산영역 및 상기 제 2 불순물 확산영역 사이의 상기 활성영역 상에 제 1 게이트 절연막을 개재하여 형성되며, 상기 제 1 게이트 절연막 상에 형성된 부유 게이트 전극, 게이트 층간 유전막 및 제어 게이트 전극을 포함하며, 상기 제 1 및 제 2 불순물 확산영역에 각각 인접한 제1 및 제 2 메모리 게이트;
    상기 제 1 및 제 2 메모리 게이트 사이의 상기 활성영역 상에 제 2 게이트 절연막을 개재하여 형성된 하나의 선택 게이트; 그리고
    상기 제 1 및 제 2 메모리 게이트와 상기 선택 게이트 사이의 활성영역에 배치되고, 상기 메모리 게이트들의 하부로 연장된 한 쌍의 부유 확산영역들을 포함하되,
    상기 제 1 메모리 게이트, 제 2 메모리 게이트, 및 선택 게이트에 각각 대응되는 제 1 메모리 트랜지스터, 제 2 메모리 트랜지스터 및 선택 트랜지스터로 구성된 메모리 셀 유닛들을 구비하며,
    상기 메모리 트랜지스터들의 쓰기 및 소거는 상기 부유 게이트 전극과 상기 반도체 기판 사이의 F-N 터널링 방식에 의하여 수행되는 비휘발성 메모리 소자.
  2. 청구항 1에 있어서,
    상기 제 1 및 제 2 불순물 확산영역은 각각 상기 활성영역의 길이 방향에 교차하는 방향으로 연장되는 제 1 연장부 및 제 2 연장부를 포함하되, 상기 제 1 연장부와 상기 제 2 연장부는 서로 반대 방향으로 연장되는 비휘발성 메모리 소자.
  3. 삭제
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 제 1 메모리 트랜지스터의 쓰기 동작은:
    상기 반도체 기판, 상기 선택 게이트, 상기 제 2 메모리 게이트 및 상기 제 1 불순물 확산영역에 접지 전압(0V)을 인가하고, 상기 제 2 불순물 확산영역을 플로팅시키고, 상기 제 1 메모리 게이트에 쓰기 전압(Vpgm)을 인가하는 것에 의하여 수행되는 비휘발성 메모리 소자.
  5. 청구항 1 또는 청구항 2에 있어서,
    상기 제 1 메모리 트랜지스터의 읽기 동작은:
    상기 반도체 기판 및 상기 제 2 불순물 확산영역에 접지 전압(0V)을 인가하고, 상기 제 1 불순물 확산영역에 읽기 전압(Vread)을 인가하고, 상기 제 1 메모리 게이트 및 선택 게이트에 동작 전압(Vcc)을 인가하고, 상기 제 2 메모리 게이트에 통과 전압(Vpass)을 인가하는 것에 의하여 수행되는 비휘발성 메모리 소자.
  6. 청구항 1 또는 청구항 2에 있어서,
    상기 제 1 메모리 트랜지스터의 소거 동작은:
    상기 반도체 기판 및 상기 제 2 메모리 게이트에 접지 전압(0V)을 인가하고, 상기 제 1 및 제 2 불순물 확산영역을 플로팅시키고, 상기 제 1 메모리 게이트에 소거 전압(Vpgm)을 인가하고, 상기 선택 게이트에 음의 동작 전압(-Vcc)을 인가하여 기판 소거 방법으로 수행되는 비휘발성 메모리 소자.
  7. 청구항 1 또는 청구항 2에 있어서,
    상기 제 1 및 제 2 메모리 게이트에 각각 연결된 제 1 및 제 2 워드라인;
    상기 선택 게이트에 연결된 선택라인; 및
    상기 제 1 및 제 2 불순물 확산영역에 각각 연결된 제 1 및 제 2 비트라인을 더 포함하는 비휘발성 메모리 소자.
  8. 삭제
  9. 청구항 7에 있어서,
    상기 제 1 및 제 2 비트라인은 각각 상기 제 1 및 제 2 연장부에 접속되는 비휘발성 메모리 소자.
  10. 청구항 7에 있어서,
    상기 메모리 셀 유닛들은 상기 반도체 기판 상에 행 및 열 방향을 갖는 매트릭스형으로 배열되되; 상기 비트라인들은 서로 인접하는 메모리 셀 유닛들의 상기 제 1 및 제 2 불순물 확산영역에 공통으로 접속되는 비휘발성 메모리 소자.
  11. 청구항 10에 있어서,
    상기 워드라인 및 상기 선택라인은 열 방향으로 신장되고, 상기 비트라인은 행 방향으로 신장되는 비휘발성 메모리 소자.
  12. 청구항 11에 있어서,
    행 방향으로 홀수 번째 메모리 셀 유닛의 제 1 불순물 확산영역과, 행 방향으로 짝수 번째 메모리 셀 유닛의 제 2 불순물 확산영역은 상기 제 1 비트라인에 연결되고,
    행 방향으로 홀수 번째 메모리 셀 유닛의 제 2 불순물 확산영역과, 행 방향으로 짝수 번째 메모리 셀 유닛의 제 1 불순물 확산영역은 상기 제 2 비트라인에 연결되는 비휘발성 메모리 소자.
  13. 청구항 12에 있어서,
    상기 메모리 셀 유닛들 중 선택된 메모리 셀 유닛의 제 1 메모리 트랜지스터 의 쓰기 동작은:
    상기 선택된 메모리 셀 유닛의 제 1 워드라인에 쓰기 전압(Vpgm)을 인가하고,
    상기 선택된 메모리 셀 유닛의 선택라인, 제 2 워드라인, 제 1 비트라인 및 상기 반도체 기판에 접지 전압(0V)을 인가하고,
    상기 선택된 메모리 셀 유닛의 제 2 비트라인을 플로팅시키는 것에 의하여 수행되는 비휘발성 메모리 소자.
  14. 청구항 13에 있어서,
    상기 선택된 메모리 셀 유닛 이외의 제 1 비트라인에는 쓰기 방지 전압(Vblock)을 인가하고,
    상기 선택된 메모리 셀 유닛 이외의 제 2 비트라인은 플로팅시키고,
    상기 선택된 메모리 셀 유닛 이외의 워드라인들 및 선택라인에는 접지전압(0V)을 인가하는 비휘발성 메모리 소자.
  15. 청구항 12에 있어서,
    상기 메모리 셀 유닛들 중 선택된 메모리 셀 유닛의 제 1 메모리 트랜지스터의 읽기 동작은:
    상기 선택된 메모리 셀 유닛의 제 1 비트라인에 읽기 전압(Vread)을,
    상기 선택된 메모리 셀 유닛의 제 1 워드라인 및 선택라인에 동작 전압(Vcc) 을,
    상기 선택된 메모리 셀 유닛의 제 2 워드라인에 통과 전압(Vpass)을,
    상기 선택 메모리 셀 유닛의 제 2 비트라인 및 상기 반도체 기판에 접지 전압(0V)을 인가하는 것에 의하여 수행되는 비휘발성 메모리 소자.
  16. 청구항 15에 있어서,
    상기 선택된 메모리 셀 유닛 이외의 워드라인들, 선택라인 및 비트라인들에 접지 전압(0V)을 인가하는 비휘발성 메모리 소자.
  17. 청구항 12에 있어서,
    상기 메모리 셀 유닛들 중 선택된 메모리 셀 유닛의 제 1 메모리 트랜지스터의 소거 동작은:
    상기 선택된 메모리 셀 유닛의 제 1 워드라인에 소거 전압(Vers)을 인가하고,
    상기 선택된 메모리 셀 유닛의 선택라인에 음의 동작 전압(-Vcc)을 인가하고,
    상기 선택된 메모리 셀 유닛의 제 1 및 제 2 비트라인을 플로팅시키고,
    상기 선택된 메모리 셀 유닛의 제 2 워드라인 및 상기 반도체 기판에 접지 전압(0V)을 인가하는 것에 의하여 수행되는 비휘발성 메모리 소자.
  18. 청구항 17에 있어서,
    상기 선택된 메모리 셀 유닛 이외의 비트라인들을 플로팅시키고,
    상기 선택된 메모리 셀 유닛 이외의 워드라인들 및 선택라인에는 접지전압(0V)을 인가하는 비휘발성 메모리 소자.
  19. 삭제
KR1020050110006A 2005-11-17 2005-11-17 비휘발성 메모리 소자 KR100706789B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020050110006A KR100706789B1 (ko) 2005-11-17 2005-11-17 비휘발성 메모리 소자
JP2006301714A JP5101085B2 (ja) 2005-11-17 2006-11-07 不揮発性メモリ素子
DE102006054967A DE102006054967B4 (de) 2005-11-17 2006-11-16 Nichtflüchtiges Speicherbauelement
US11/600,427 US7515468B2 (en) 2005-11-17 2006-11-16 Nonvolatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050110006A KR100706789B1 (ko) 2005-11-17 2005-11-17 비휘발성 메모리 소자

Publications (1)

Publication Number Publication Date
KR100706789B1 true KR100706789B1 (ko) 2007-04-12

Family

ID=38135943

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050110006A KR100706789B1 (ko) 2005-11-17 2005-11-17 비휘발성 메모리 소자

Country Status (4)

Country Link
US (1) US7515468B2 (ko)
JP (1) JP5101085B2 (ko)
KR (1) KR100706789B1 (ko)
DE (1) DE102006054967B4 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100045856A (ko) * 2008-10-24 2010-05-04 삼성전자주식회사 비휘발성 메모리 소자 및 그 구동 방법
KR101591531B1 (ko) * 2009-12-31 2016-02-03 주식회사 동부하이텍 반도체 메모리 소자, 반도체 메모리 소자의 제조 방법 및 반도체 메모리 소자의 셀어레이
JP2012199313A (ja) * 2011-03-18 2012-10-18 Toshiba Corp 不揮発性半導体記憶装置
US9070551B2 (en) 2013-06-18 2015-06-30 Qualcomm Incorporated Method and apparatus for a diffusion bridged cell library
CN104700893B (zh) * 2013-12-10 2018-02-06 上海华虹宏力半导体制造有限公司 Nor型存储器电路及操作方法
FR3036221B1 (fr) 2015-05-11 2017-04-28 Stmicroelectronics Rousset Structure d'interconnexion de cellules memoire jumelles
FR3044818B1 (fr) * 2015-12-02 2018-03-30 Stmicroelectronics (Rousset) Sas Procede de gestion d'une ligne defectueuse du plan memoire d'une memoire non volatile et dispositif de memoire correspondant
FR3049380B1 (fr) 2016-03-22 2018-11-23 Stmicroelectronics (Rousset) Sas Amelioration des performances en lecture d'un dispositif de memoire non volatile, en particulier un dispositif de memoire non volatile avec transistor de selection enterre

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05211338A (ja) * 1991-10-09 1993-08-20 Mitsubishi Electric Corp 不揮発性半導体装置
JP3162472B2 (ja) 1992-04-09 2001-04-25 株式会社東芝 不揮発性半導体記憶装置
US5498559A (en) * 1994-06-20 1996-03-12 Motorola, Inc. Method of making a nonvolatile memory device with five transistors
KR100481841B1 (ko) * 1997-11-25 2005-08-25 삼성전자주식회사 음의고전압을방전시키기위한회로를구비한플래시메모리장치
US6184552B1 (en) 1998-07-17 2001-02-06 National Semiconductor Corporation Non-volatile memory cell with non-trenched substrate
US6512263B1 (en) * 2000-09-22 2003-01-28 Sandisk Corporation Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming
EP1215681B1 (en) * 2000-12-05 2008-04-16 Halo Lsi Design and Device Technology Inc. Program and erase methods in twin MONOS cell memories
JP3640175B2 (ja) * 2001-04-13 2005-04-20 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP2004023044A (ja) * 2002-06-20 2004-01-22 Toshiba Corp 不揮発性半導体記憶装置
US7196931B2 (en) * 2002-09-24 2007-03-27 Sandisk Corporation Non-volatile memory and method with reduced source line bias errors
JP2005051227A (ja) 2003-07-17 2005-02-24 Nec Electronics Corp 半導体記憶装置
US7057931B2 (en) 2003-11-07 2006-06-06 Sandisk Corporation Flash memory programming using gate induced junction leakage current
US7177190B2 (en) * 2004-11-26 2007-02-13 Aplus Flash Technology, Inc. Combination nonvolatile integrated memory system using a universal technology most suitable for high-density, high-flexibility and high-security sim-card, smart-card and e-passport applications

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
미국 특허공보 제5,412,600호

Also Published As

Publication number Publication date
US7515468B2 (en) 2009-04-07
JP5101085B2 (ja) 2012-12-19
DE102006054967A1 (de) 2007-07-05
DE102006054967B4 (de) 2009-08-27
JP2007142395A (ja) 2007-06-07
US20070195595A1 (en) 2007-08-23

Similar Documents

Publication Publication Date Title
KR960016802B1 (ko) 불휘발성 반도체 기억 장치
KR100719382B1 (ko) 세 개의 트랜지스터들이 두 개의 셀을 구성하는 비휘발성메모리 소자
US5568421A (en) Semiconductor memory device on which selective transistors are connected to a plurality of respective memory cell units
KR101039244B1 (ko) 비휘발성 메모리 및 그 제조방법
US6646924B1 (en) Non-volatile memory and operating method thereof
KR100876082B1 (ko) 메모리 소자 및 그 형성 방법
KR100247228B1 (ko) 워드라인과 자기정렬된 부우스팅 라인을 가지는불휘발성 반도체 메모리
JP3884397B2 (ja) 不揮発性半導体記憶装置
KR100706789B1 (ko) 비휘발성 메모리 소자
KR960016106B1 (ko) 비 휘발성 반도체 메모리 장치
US20060157775A1 (en) Byte-operational nonvolatile semiconductor memory device
EP1884956B1 (en) Non-volatile memory device having pass transistors and method of operating the same
KR100598107B1 (ko) 비휘발성 메모리 소자 및 그 형성 방법
US7528436B2 (en) Scalable electrically eraseable and programmable memory
KR100851546B1 (ko) 비휘발성 기억 장치 및 그 동작 방법
KR100379553B1 (ko) 플래쉬 메모리 셀의 어레이 및 이를 이용한 데이터프로그램방법 및 소거방법
US7608882B2 (en) Split-gate non-volatile memory
US5467307A (en) Memory array utilizing low voltage Fowler-Nordheim Flash EEPROM cell
US6934191B2 (en) Nonvolatile semiconductor memory device
KR100762262B1 (ko) 비휘발성 메모리 소자 및 그 형성방법
JP3251699B2 (ja) 不揮発性記憶装置
JP3210373B2 (ja) 不揮発性半導体記憶装置
KR960010959B1 (ko) 불휘발성 반도체 기억장치
EP0466051B1 (en) Non-volatile progammable read only memory device having memory cells each implemented by a memory transistor and a switching transistor coupled in parallel and method of memorizing a data bit
US5394357A (en) Non-volatile semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20190329

Year of fee payment: 13