JP4504405B2 - 半導体記憶装置 - Google Patents
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Description
この発明の第1の実施形態に係る半導体記憶装置について図1を用いて説明する。図1は、本実施形態に係るNAND型フラッシュメモリのブロック図である。図示するようにNAND型フラッシュメモリ1は、メモリセルアレイ2、ロウデコーダ3、ソース線ドライバ4、ページバッファ5、制御回路6、電圧発生回路7、及び入出力バッファ8を備えている。
(1)NAND型フラッシュメモリの動作信頼性を向上出来る。
上記構成であると、選択ワード線に接続され且つデータを書き込むべきでないメモリセルトランジスタMTへのデータの誤書き込みを防止出来、NAND型フラッシュメモリの動作信頼性を向上出来る。本効果について以下説明する。
次に、この発明の第2の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1の実施形態で説明した第2の書き込みステップにおいて、NANDセル内のメモリセルトランジスタMTを導通状態とさせるものである。本実施形態に係るNAND型フラッシュメモリの構成は、上記第1の実施形態と同様であるので説明は省略する。図12は、本実施形態に係るデータの書き込み動作のフローチャートである。以下では、第1の実施形態と異なる点についてのみ説明する。
(2)NAND型フラッシュメモリの動作信頼性をより向上出来る(その1)。
本実施形態に係るデータ書き込み方法であると、第2の書き込みステップにおいて、全セレクトゲート線SGD及び全ワード線WLに電圧VREADSLを印加することによって、全メモリセルトランジスタMTにチャネルを形成し、このチャネルをビット線BLに接続している。
次に、この発明の第3の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第2の実施形態とは異なる方法により、ソース側に位置するメモリセルトランジスタの初期電位を上昇させる方法に関するものである。本実施形態に係るNAND型フラッシュメモリの構成は、上記第1の実施形態と同様であるので説明は省略する。図14は、本実施形態に係るデータの書き込み動作のフローチャートである。以下では、第1の実施形態と異なる点についてのみ説明する。
(3)NAND型フラッシュメモリの動作信頼性をより向上出来る(その2)。
本実施形態に係るデータ書き込み方法であると、第2の書き込みステップの後、第4の書き込みステップにおいて、選択ワード線WLnよりもセレクトゲート線SGSよりの非選択ワード線WL0〜WLn−3に対して電圧VPASSを印加している。すなわち、第3の書き込みステップにおけるデータのプログラムより前に、選択ワード線よりもセレクトゲート線SGS寄りの非選択ワード線についてのセルフブーストを予め行っている。
Claims (5)
- 半導体層上に形成され、電荷蓄積層と制御ゲートとを含む積層ゲートを備え、前記電荷蓄積層へ電荷が注入されるか否かによって、“0”データまたは“1”データがプログラムされるメモリセルトランジスタと、
複数の前記メモリセルトランジスタの電流経路が直列接続されたメモリセル群と、
前記メモリセル群内において最もドレイン側に位置する前記メモリセルトランジスタと電流経路が直列接続された選択トランジスタと、
前記メモリセル群及び前記選択トランジスタが複数配置されたメモリセルアレイと、
前記選択トランジスタの電流経路を介して、前記メモリセル群において最もドレイン側に位置する前記メモリセルトランジスタのドレインに接続されたビット線と、
前記メモリセルトランジスタの制御ゲートに接続されたワード線と、
前記ワード線に電圧を印加するロウデコーダと
を具備し、前記データの書き込み動作において、前記選択トランジスタがオン状態とされた状態で、“0”データがプログラムされる前記メモリセルトランジスタの接続された前記ビット線に第1電圧が印加され、“1”データがプログラムされる前記メモリセルトランジスタが接続された前記ビット線に前記第1電圧より大きい第2電圧が印加され、
前記第1電圧及び前記第2電圧の印加の後、前記ビット線がそれぞれ前記第1電圧及び第2電圧で電気的にフローティングとされ、且つ前記半導体層に第3電圧が印加され、
前記半導体層とのカップリングにより前記ビット線の電位が上昇した状態において前記ロウデコーダが、前記選択トランジスタのゲートに第4電圧を印加すると共に、前記データがプログラムされる前記メモリセルトランジスタが接続された前記ワード線にプログラム電圧を印加し、
前記第4電圧は、“0”データがプログラムされる前記メモリセルトランジスタを含む前記メモリセル群内の前記選択トランジスタをオン状態とし、“1”データがプログラムされる前記メモリセルトランジスタを含む前記メモリセル群内の前記選択トランジスタをカットオフさせる電圧であり、
前記メモリセルトランジスタに対するデータのプログラムは、前記半導体層に前記第3電圧が印加された状態で実行される
ことを特徴とする半導体記憶装置。 - 前記ロウデコーダは前記プログラム電圧の印加前に、前記データがプログラムされる前記メモリセルトランジスタよりもソース側に位置する前記メモリセルトランジスタをカットオフさせる
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記ロウデコーダは前記プログラム電圧の印加前に、前記データがプログラムされる前記メモリセルトランジスタを含む前記メモリセル群に接続される前記ワード線の全てに電圧を印加することにより、前記メモリセル群内の前記メモリセルトランジスタの全てをオン状態とさせる
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記ロウデコーダは前記プログラム電圧の印加前に、前記データがプログラムされる前記メモリセルトランジスタよりもソース側に位置する前記メモリセルトランジスタが接続された前記ワード線に、前記プログラム電圧よりも小さい第5電圧を印加した後、前記データがプログラムされる前記メモリセルトランジスタよりもドレイン側に位置する前記メモリセルトランジスタが接続された前記ワード線に前記第5電圧を印加する
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記データは、前記ビット線のうち選択された一部の選択ビット線に接続された前記メモリセルトランジスタに対して一括して書き込まれ、
前記データの書き込み動作において、前記選択トランジスタがオン状態とされた状態で、前記選択ビット線に前記第1電圧及び前記第2電圧が印加される際、非選択ビット線に対しても前記第2電圧が印加され、
前記ビット線が電気的にフローティングとされた際には、前記非選択ビット線に対して第5電圧が印加され、
前記選択ビット線の電位は、前記半導体層及び前記非選択ビット線とのカップリングにより上昇される
ことを特徴とする請求項1記載の半導体記憶装置。
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US8081514B2 (en) * | 2009-08-25 | 2011-12-20 | Sandisk Technologies Inc. | Partial speed and full speed programming for non-volatile memory using floating bit lines |
US8619474B2 (en) * | 2009-09-10 | 2013-12-31 | Micron Technology, Inc. | Data line management in a memory device |
JP2011060377A (ja) * | 2009-09-10 | 2011-03-24 | Toshiba Corp | 半導体記憶装置及びその書き込み制御方法 |
US8482975B2 (en) * | 2009-09-14 | 2013-07-09 | Micron Technology, Inc. | Memory kink checking |
US8218381B2 (en) * | 2009-11-24 | 2012-07-10 | Sandisk Technologies Inc. | Programming memory with sensing-based bit line compensation to reduce channel-to-floating gate coupling |
JP2011150749A (ja) * | 2010-01-20 | 2011-08-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR101682666B1 (ko) * | 2010-08-11 | 2016-12-07 | 삼성전자주식회사 | 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템 |
US8638606B2 (en) | 2011-09-16 | 2014-01-28 | Sandisk Technologies Inc. | Substrate bias during program of non-volatile storage |
CN104103312A (zh) * | 2014-07-21 | 2014-10-15 | 北京门马科技有限公司 | 一种非挥发性存储器单元阵列的写入方法 |
JP6313244B2 (ja) * | 2015-02-24 | 2018-04-18 | 東芝メモリ株式会社 | 半導体記憶装置 |
US10839915B1 (en) * | 2019-06-27 | 2020-11-17 | Sandisk Technologies Llc | Bitline boost for nonvolatile memory |
KR20210021222A (ko) * | 2019-08-16 | 2021-02-25 | 삼성전자주식회사 | 페이지 버퍼, 이를 포함하는 메모리 장치 |
JP7293060B2 (ja) * | 2019-09-17 | 2023-06-19 | キオクシア株式会社 | 半導体記憶装置 |
TWI843310B (zh) * | 2021-12-16 | 2024-05-21 | 日商鎧俠股份有限公司 | 資料鎖存電路以及半導體儲存裝置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000269364A (ja) * | 1999-03-17 | 2000-09-29 | Hitachi Ltd | 半導体記憶装置 |
JP2002245785A (ja) * | 2000-12-28 | 2002-08-30 | Samsung Electronics Co Ltd | 不揮発性半導体メモリ装置のプログラム方法 |
JP2006522428A (ja) * | 2003-03-05 | 2006-09-28 | サンディスク コーポレイション | 不揮発性メモリのためのセルフブースト技術 |
JP2007506207A (ja) * | 2003-09-16 | 2007-03-15 | マイクロン・テクノロジー・インコーポレーテッド | フラッシュメモリ用昇圧基板/タブプログラミング |
Family Cites Families (5)
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---|---|---|---|---|
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US6850438B2 (en) * | 2002-07-05 | 2005-02-01 | Aplus Flash Technology, Inc. | Combination nonvolatile memory using unified technology with byte, page and block write and simultaneous read and write operations |
US7161833B2 (en) | 2004-02-06 | 2007-01-09 | Sandisk Corporation | Self-boosting system for flash memory cells |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000269364A (ja) * | 1999-03-17 | 2000-09-29 | Hitachi Ltd | 半導体記憶装置 |
JP2002245785A (ja) * | 2000-12-28 | 2002-08-30 | Samsung Electronics Co Ltd | 不揮発性半導体メモリ装置のプログラム方法 |
JP2006522428A (ja) * | 2003-03-05 | 2006-09-28 | サンディスク コーポレイション | 不揮発性メモリのためのセルフブースト技術 |
JP2007506207A (ja) * | 2003-09-16 | 2007-03-15 | マイクロン・テクノロジー・インコーポレーテッド | フラッシュメモリ用昇圧基板/タブプログラミング |
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