JP2007506207A - フラッシュメモリ用昇圧基板／タブプログラミング - Google Patents

フラッシュメモリ用昇圧基板／タブプログラミング Download PDF

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Abstract

【課題】ＮＡＮＤ型フラッシュメモリアレイをより小さな回路構成及び／またはより小さな回路デザイン寸法で設計可能とする。
【解決手段】昇圧基板タブ／基板を用いた浮遊ゲートメモリセルプログラミング処理として、ＮＡＮＤ型フラッシュメモリアレイにおいて選択された浮遊ゲートメモリセルのゲートに高いゲートプログラム電圧を印加し、プログラム電圧又はプログラム禁止電圧を印加して選択された浮遊ゲートメモリセルを必要に応じてプログラムする前に、ＮＡＮＤ型フラッシュメモリアレイの基板又は基板「タブ」に電圧を印加し、浮遊ゲートメモリセルにおけるキャリアのチャネルをプリチャージする。昇圧タブプログラミング法を用いることで、ＮＡＮＤ型フラッシュメモリアレイのビット線及び／又はソース線が、浮遊ゲートメモリセルをプログラムする際の高電圧に耐え、この高電圧を伝達できるように設計する必要がなくなり、基板タブに接続されたブロック消去用高電圧回路を再利用することが可能となる。
【選択図】図１

Description

本発明はメモリデバイスに関し、より詳細には、フラッシュメモリデバイスに関する。
一般に、メモリデバイスは、コンピュータの内部記憶領域として設けられる。用語「メモリ」は、集積回路チップの形態で入手可能なデータストレージを示す。現在のエレクトロニクスで用いられるメモリには幾つかの種類があり、一般的なものの１つとしてＲＡＭ（ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ）がある。ＲＡＭは、その性質上、コンピュータのメインメモリとして用いられる。ＲＡＭは、読み書き可能なメモリを意味する。すなわち、ＲＡＭに対してデータの書き込み及び読み出しの両方を行うことができる。これは、データの読み出しのみが可能なＲＯＭと対照的である。多くのＲＡＭは揮発性であり、記録されたコンテンツを保持するためには、保持電流を必要とする。電源が切れると、ＲＡＭに記録されたデータはすべて失われる。
ほとんどのコンピュータは、コンピュータを起動するための命令群が記録された小容量のＲＯＭを内蔵している。ＲＡＭとは異なり、ＲＯＭに書き込みを行うことはできない。電源供給が断たれてもメモリセルにおけるデータコンテンツを失わないメモリデバイスは、一般に、不揮発性メモリと呼ばれる。ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）は、特殊な不揮発性ＲＯＭであり、電荷を与えることによってデータを消去することができる。ＥＥＰＲＯＭは、電気的に絶縁されたゲート（浮遊ゲート）を包含するメモリセルを多数有する。メモリセルには、浮遊ゲート中の電荷の形でデータが記録される。一般的な浮遊ゲートメモリセルは、集積回路基板に形成され、ソース領域と、ソース領域から離間されて中間チャネル領域を形成するドレイン領域とを備える。浮遊ゲートは、通常、ドープしたポリシリコンからなり、チャネル領域の上方に配置され、酸化物等の誘電物質によりセルの他の素子から電気的に絶縁される。例えば、ゲート酸化物は、浮遊ゲートとチャネル領域の間に形成することができる。浮遊ゲートの上方には制御ゲートが配置される。通常、この制御ゲートも、ドープしたポリシリコンからなる。制御ゲートは、別の誘電層により浮遊ゲートから電気的に絶縁される。このため、浮遊ゲートは、チャネル領域及び制御ゲートから絶縁するように誘電体の中に「浮遊」している。浮遊ゲートに対しては、特定のプログラムや消去処理により電荷が注入されたり抜き出されたりする。別の種類の不揮発性メモリとしては、例えば、ポリマーメモリ、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、ＯＵＭ（Ｏｖｉｏｎｉｃｓ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）及び磁気抵抗メモリ（ＭＲＡＭ）がある。
さらに別の種類の不揮発性メモリとして、フラッシュメモリがある。フラッシュメモリは、通常、多数のメモリセルで構成されるメモリアレイを備える。各メモリセルは、ＭＯＳトランジスタに組み込まれた浮遊ゲートを有する。通常、これらのセルは、「消去ブロック」と呼ばれる単位に区分される。消去ブロックにおける各セルは、浮遊ゲートに電荷をトンネルすることによって、電気的に且つ選択的にプログラムすることができる。負の電荷は、ブロック単位の消去処理によって、浮遊ゲートから抜き出される。１回の消去処理により、消去ブロックにおけるすべての浮遊ゲートメモリセルが消去される。
フラッシュメモリアレイの構造には、「ＮＡＮＤ」型と「ＮＯＲ」型の２種類がある。このような呼び方がされるのは、両者におけるメモリセルの基礎的な構成が、基礎的なＮＡＮＤゲート回路又はＮＯＲゲート回路にそれぞれ類似するためである。ＮＯＲ型アレイ構造では、メモリアレイの浮遊ゲートメモリセルは、マトリクス状に配列される。アレイマトリクスにおける各浮遊ゲートメモリセルのゲートは、行方向のワード選択線（ワード線）により接続され、各浮遊ゲートメモリセルのドレインは、列方向のビット線に接続される。各浮遊ゲートメモリのソースは、共通のソース線に接続されることが通常である。ＮＯＲ型構造の浮遊ゲートメモリアレイは、ゲートに接続されたワード線を選択することにより浮遊ゲートメモリセルの行を活性化する行デコーダによりアクセスされる。選択されたメモリセルの行は、プログラム状態又は非プログラム状態に応じて異なる電流をソース線から列方向のビット線に流すことにより、記録していたデータを列ビット線に出力する。
ＮＡＮＤ型アレイ構造では、アレイにおける各浮遊ゲートメモリセルのゲートが行方向のワード線により接続されるように、浮遊ゲートメモリセルのアレイをマトリクス状に配列する。しかし、各メモリセルは、ソース線及び列方向のビット線には直接接続されない。代わりに、アレイにおける各メモリセルは、通常、８、１６、３２又はそれ以上のメモリセルからなるセル列（ｓｔｒｉｎｇ）として配置され、各セル列におけるメモリセルが、共通のソース線及び列方向のビット線の間でソースからドレインへと直列接続される。そして、ＮＡＮＤ型浮遊ゲートメモリアレイは、各浮遊ゲートメモリセルのゲートに接続されたワード選択線を選択することにより浮遊ゲートメモリセルの行を活性化する行デコーダによりアクセスされる。さらに、各セル列において選択されていないメモリセルのゲートに接続されたワード線も駆動される。しかし、各セル列における選択されていないメモリセルは、これらのメモリセルがパストランジスタとして動作するようにより高いゲート電圧により駆動されて、これらのメモリセルに記録されたデータにより制限されないように通電させることが一般的である。そして、電流は、各セル列における読み出し対象のメモリセルにのみ制限される形で、直列接続されたセル列における各浮遊ゲートメモリセルを介してソース線から列方向のビット線に流れる。これにより、選択されたメモリセルの行に記録されたデータをエンコードした電流が列方向のビット線に流れる。
ＮＡＮＤ型フラッシュメモリで用いられる一般的なプログラム技術には、「昇圧ビット線」（ｂｏｏｓｔｅｄ ｂｉｔｌｉｎｅ）技術及び「昇圧ソース線」（ｂｏｏｓｔｅｄ ｓｏｕｒｃｅ ｌｉｎｅ）技術の２つがある。これらの技術では、あるセル列において選択された浮遊ゲートトランジスタのゲートに対して高電圧を印加する際、ビット線から、又は、セル列においてビット線の反対側に接続されたソース線から、その他のトランジスタが通過モード（ｐａｓｓ ｔｈｒｏｕｇｈ ｍｏｄｅ）としてオンにされる。
ＮＡＮＤ型フラッシュメモリのプログラミングには、プログラミングの際、「昇圧ビット線」プログラミング又は「昇圧ソース線」プログラミングを使用することにより、ビット線若しくはソース線及び／又はこれらに関連する素子等のメモリアレイの素子に対して高電圧を印加することが一般的であるという課題が存在する。この課題のため、高いプログラム電圧に耐え得るように、デザイン寸法の大きい回路素子の使用や、メモリアレイにおける上記素子に関する回路設計の変更が必要になる。デザイン寸法の大きい回路素子の使用及び／又はより複雑な回路設計により、新たな設計事項を生じさせるため、及び／又は、製造者がより大きな集積回路チップのダイを使用する必要が生じるため、製造コストが上昇し、所望のプロセス及びプロセス基板ウェハサイズを満たす最終的な集積回路チップのダイの歩留まりを低下させ、さらにコストを上昇させてしまう。加えて、ビット線、ソース線の回路素子及び／又はこれらに関連する回路素子にわずかな違いの種類が増えることで、個別の浮遊ゲートメモリセルに印加されるプログラム電圧に変化が生じる。このため、選択されたメモリセルにおける過度のプログラミングやプログラミング不足の問題、及び／又は選択されたメモリセルへの書き込みに伴う劣化の問題、さらに、アレイにおいて選択されなかったメモリセルによる影響が生じる可能性の増大の問題が生じ得る。
上記の理由により、及び、本明細書を読み、その内容を理解することで当業者に明らかになる後述する他の理由により、ＮＡＮＤ型フラッシュメモリアレイをプログラムする新たな回路及び方法に関する要望が存在する。
本発明により解決されるＮＡＮＤ型フラッシュメモリのプログラミングに関する上述の課題及び他の課題は、以下の説明を読み、その内容を検討することにより理解されよう。
本発明に係る様々な実施形態は、「昇圧タブ」プログラミング法（「ｂｏｏｓｔｅｄ ｔｕｂ」ｐｒｏｇｒａｍｍｉｎｇ ａｐｐｒｏａｃｈ）を用いたＮＡＮＤ型フラッシュメモリ及び／又はメモリアレイの浮遊ゲートメモリセルのプログラミングに関する。本発明の実施形態に係るメモリデバイスでは、昇圧タブプログラミング法として、ＮＡＮＤ型フラッシュメモリアレイにおいて選択された浮遊ゲートメモリセルのゲートに高電圧を印加し、ビット線に所望のプログラム電圧又はプログラム禁止電圧を印加して選択された浮遊ゲートメモリセルをプログラムする前に、ＮＡＮＤ型フラッシュメモリアレイの基板又は基板「タブ」（ｓｕｂｓｔｒａｔｅ 「ｔｕｂ」）（集積回路における絶縁領域、通常、正のドープ基板における負のディープドープウェル中に包含される正のドープ領域、すなわち、シリコン・オン・インシュレータ（ＳＯＩ））に電圧を印加し、浮遊ゲートメモリセルにおけるキャリアのチャネルをプリチャージする。昇圧タブプログラミング法を用いることで、ＮＡＮＤ型フラッシュメモリアレイのビット線及び／又はソース線が、浮遊ゲートメモリセルをプログラムする際の高電圧に耐え、この高電圧を伝達できるように回路設計する必要がなくなり、基板タブに接続されたブロック消去用高電圧回路を再利用することが可能となる。これにより、ＮＡＮＤ型フラッシュメモリアレイをより小さな回路構成及び／またはより小さな回路デザイン寸法で設計することが可能となる。また、昇圧タブプログラミング法により、容易に調整可能且つより均一な特性を備えるプリチャージチャネルの生成が可能となる。
本発明の一実施形態に係る不揮発性メモリデバイスの動作方法は、ＮＡＮＤ型メモリアレイにおいて複数のセル列を形成する複数の浮遊ゲートメモリセルの基板タブにプリチャージ電圧を印加するステップと、選択された数のセル列それぞれにおいて選択された浮遊ゲートメモリセルのゲートにゲートプログラム電圧を印加するステップと、前記選択された数のセル列それぞれのチャネルにプログラム電圧又はプログラム禁止電圧を選択的に印加するステップと、を有することを特徴とする。
本発明の別の実施形態に係る不揮発性メモリデバイスの動作方法は、メモリアレイに接続された基板タブにプリチャージ電圧を印加することにより、前記メモリアレイにおいて複数のセル列を形成する複数の浮遊ゲートメモリセルのうち選択された複数の浮遊ゲートメモリセルにおいてキャリアのチャネルを生成するステップと、前記基板タブに対する前記プリチャージ電圧の印加を終了し、選択された数のセル列において選択された浮遊ゲートメモリセルの制御ゲートにゲートプログラム電圧を印加し、前記選択された数のセル列それぞれのチャネルに接続されたビット線にプログラム電圧又はプログラム禁止電圧を選択的に印加することで、前記選択された数のセル列において選択された浮遊ゲートメモリセルをプログラムするステップと、を有することを特徴とする。
本発明のさらに別の実施形態に係るメモリデバイスは、基板タブと、前記基板タブに形成され、少なくとも１つの別の浮遊ゲートメモリセルと直列接続された浮遊ゲートメモリセルと、前記浮遊ゲートメモリセルのゲートに接続されたワード線と、前記浮遊ゲートメモリセルのドレインに接続されたビット線と、前記浮遊ゲートメモリセルのソースに接続されたソース線と、を備え、前記メモリデバイスは、前記基板タブに対するプリチャージ電圧により前記浮遊ゲートメモリセルのチャネルをプリチャージし、前記ゲートに対する浮遊ゲートプログラム電圧及び前記ドレインに選択的に印加されるプログラム電圧又はプログラム禁止電圧により前記浮遊ゲートメモリセルをプログラムすることを特徴とする。
本発明のさらに別の実施形態に係るＮＡＮＤ型浮遊ゲートメモリセル列は、ソースからドレインへと直列接続されてセル列を形成する複数の浮遊ゲートメモリセルを有し、基板タブ上に形成されたＮＡＮＤ型浮遊ゲートメモリセルのメモリセル列を備えるものであって、前記基板タブは、前記セル列の前記浮遊ゲートメモリセルにおけるチャネルのキャリアをプリチャージするためのプリチャージ電圧を印加し、前記ＮＡＮＤ型浮遊ゲートメモリセルのメモリセル列は、前記セル列において選択された浮遊ゲートメモリセルのゲートにゲートプログラム電圧を印加し、前記浮遊ゲートメモリセルのメモリセル列の前記チャネルにプログラム電圧又はプログラム禁止電圧を印加することにより、前記選択された浮遊ゲートメモリセルをプログラムすることを特徴とする。
本発明のさらに別の実施形態は、上記内容から派生した方法及び装置を含む。
以下、添付の図面を参照しつつ、本発明について詳述する。図面に基づき、本発明に係る特定の実施形態が示される。各図面において、実質的に同様の構成要素には、同一の参照符号を付すものとする。各実施形態は、当業者が本発明を実施可能な程度に開示される。本発明の範囲から外れない限り、他の実施形態も可能であり、また、構造的、論理的及び電気的変更も可能である。以下の説明では、「ウェハ」又は「基板」の語は、基礎となる半導体構造体を含むものである。いずれの語も、シリコン・オン・サファイア（ＳＯＳ）技術、シリコン・オン・インシュレータ（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドープ済半導体、非ドープ半導体、基礎となる半導体構造体により支持されるシリコンのエピタキシャル層、及び当該分野の当業者に周知のその他の半導体構造体を含むものである。さらに、以下の説明において、「ウェハ」や「基板」と言う場合、従来のプロセス工程を用いて、基礎となる半導体構造体において領域及び／又は接合を形成することができ、また、「ウェハ」又は「基板」の語には、上記の領域／接合を含む基礎となる層を含む。従って、以下の説明は、限定的に解釈すべきではなく、本発明の範囲は、添付の特許請求の範囲及びその均等の範囲によってのみ決定される。
本発明の実施形態は、昇圧タブプログラミングを用いるＮＡＮＤ型浮遊メモリアレイにおける浮遊ゲートメモリセルをプログラムするデバイスを含む。また、本発明の実施形態は、昇圧タブプログラミング法を用いることで、ＮＡＮＤ型フラッシュメモリアレイにおいて選択された浮遊ゲートメモリセルのゲートに高いゲートプログラム電圧を印加し、プログラム電圧又はプログラム禁止電圧を印加して、選択された浮遊ゲートメモリセルに必要に応じてプログラムをする前に、ＮＡＮＤ型フラッシュメモリアレイの基板又は基板タブに電圧を印加して、浮遊ゲートメモリセル内部でキャリアのチャネルをプリチャージするフラッシュメモリデバイスを有する。昇圧タブプログラミング法を用いることで、ＮＡＮＤ型フラッシュメモリアレイのビット線及び／又はソース線が、浮遊ゲートメモリセルをプログラムする際の高電圧に耐え、この高電圧を伝達できるように回路設計する必要がなくなり、基板タブに接続されたブロック消去用高電圧回路を再利用することが可能となる。これにより、ＮＡＮＤ型フラッシュメモリアレイをより小さな回路構成及び／またはより小さな回路デザイン寸法で設計することが可能となる。
図１には、本発明の一実施形態に係るフラッシュメモリ１００がホスト１０２に接続された状態で組み込まれたシステム１２８の簡略ブロック図が示されている。ホスト１０２は、通常、処理装置又はメモリコントローラである。フラッシュメモリ１００は、制御インタフェース１０６と、アドレス／データインタフェース１０８とを備える。これら制御インタフェース１０６及びアドレス／データインタフェース１０８は、処理装置１０２にそれぞれ接続され、メモリに対する読み出し処理及び書き込み処理を可能とする。アドレス／データインタフェース１０８は、異なる複数のインタフェースに分けてもよい。フラッシュメモリ１００の内部では、制御ステートマシン１１０により内部処理が行われ、フラッシュメモリアレイ１１２の管理、及びＲＡＭ制御レジスタ及び不揮発性消去ブロック管理レジスタ１１４の更新が行われる。ＲＡＭ制御レジスタ及びテーブル１１４は、フラッシュメモリ１００の処理中、制御ステートマシン１１０に利用される。フラッシュメモリアレイ１１２は、メモリバンク又はセグメント１１６の列を包含し、各バンク１１６は、一連の消去ブロック（図示せず）として論理的に構成される。メモリアクセスアドレスは、フラッシュメモリ１００のアドレス／データインタフェース１０８により受信され、行アドレス部及び列アドレス部に分割される。読み出し処理では、行デコード回路１２０により行アドレスがラッチ及びデコードされ、選択されたメモリバンクにおけるメモリセルの行ページ（図示せず）及びこのメモリセルに関連するセル列の他のメモリセルが選択及び活性化される。メモリセルにおいて選択された行の出力においてエンコードされたビット値は、ローカルなビット線／セル列（図示せず）からグローバルなビット線（図示せず）に供給され、メモリバンクに関連付けられたセンスアンプ１２２により検出される。上記メモリアクセスの列アドレスは、列デコード回路１２４によりラッチ及びデコードされる。列デコード回路１２４の出力により、センスアンプ１２２の出力から所望の列データが選択され、データバッファ１２６に供給される。データバッファ１２６に供給された列データは、アドレス／データインタフェース１０８を介してメモリデバイスから出力される。書き込み処理では、行デコード回路１２０により行ページが選択され、列デコード回路１２４により書き込みセンスアンプ１２２が選択される。書き込まれるデータは、データバッファ１２６から、列デコード回路１２４に選択された書き込みセンスアンプ１２２へと出力され、メモリアレイ１１２における選択された浮遊ゲートメモリセル（図示せず）に書き込まれる。データが書き込まれたセルは、選択されたメモリセルに正確な値がプログラムされたかどうかを行デコード回路１２０、列デコード回路１２４及びセンスアンプ１２２が読み出し確認をするために、行デコード回路１２０、列デコード回路１２４及びセンスアンプ１２２に再選択される。
上述のように、ＮＡＮＤ型アレイ構造では、アレイの各浮遊ゲートメモリセルのゲートが、行方向のワード選択線に接続されるように浮遊ゲートメモリセルのアレイがマトリクス状に配列される。アレイのメモリセルは、それぞれが８、１６、３２又はそれ以上のメモリセルを含むセル列を形成するように配列される。このセル列では、メモリセルは、ソース線及び列方向のビット線の間で、ソースからドレインへと直列接続される。ＮＡＮＤ型浮遊ゲートメモリアレイは、各浮遊ゲートメモリセルのゲートに接続されたワード選択線を選択することにより浮遊ゲートメモリセルの行を活性化する行デコーダによりアクセスされる。さらに、各セル列において選択されなかったメモリセルのゲートに接続されたワード線は、各セル列において選択されなかった浮遊ゲートメモリセルをパストランジスタとして動作させるように駆動され、これにより、選択されなかった浮遊ゲートメモリセルに記録されているデータに影響されない形で電流を流すことができる。そして、各セル列において読み出し対象とされたメモリセルのみに影響される電流が、直列の各セル列を介してソース線から列方向のビット線へと流される。これにより、選択された行のメモリセルにおいて、記録されたデータをエンコードした電流を列方向のビット線に流すことができる。
図２Ａは、ＮＡＮＤフラッシュ型浮遊ゲートメモリアレイ２００の簡略図を示す。図２Ａにおいて、ＮＡＮＤフラッシュアレイは、浮遊ゲートメモリセルのセル列２０４から構成される。各セル列２０４は、ドレインからソースへと直列接続された１６個のＮＭＯＳ浮遊ゲートメモリセル２０２を包含している。すべてのＮＭＯＳ浮遊ゲートメモリセル２０２の制御ゲートには、複数のセル列２０４に跨るワード線２１０（ＷＬ１〜ＷＬ１６）が接続されてこれら制御ゲートの動作が制御される。動作に際し、ワード線２１０は、セル列２０４における書き込み対象又は読み出し対象の個別の浮遊ゲートメモリセル２０２を選択し、各セル列２０４におけるその他の浮遊ゲートメモリセル２０２を通過モード（ｐａｓｓ ｔｈｒｏｕｇｈ ｍｏｄｅ）で動作させる。複数の浮遊ゲートメモリセル２０２からなる各セル列２０４は、ソース選択ゲート２１６を介してソース線２０６に接続され、ドレイン選択ゲート２１２を介して個別のビット線２０８（ＢＬ１〜ＢＬＮ）に接続される。ソース選択ゲート２１６は、それらの制御ゲートに接続されたソース選択ゲート制御線（ＳＧ（Ｓ））２１８により制御される。ドレイン選択ゲート２１２は、ドレイン選択ゲート制御線（ＳＧ（Ｄ））２１４により制御される。
図２Ｂは、浮遊ゲートメモリセルのセル列２０４を有し、このセル列２０４に包含される浮遊ゲートメモリセル２０２が基板／基板タブ２５２に接続されたＮＡＮＤフラッシュ型アレイ２５０の簡略構成図を示す。図２Ｂにおいて、ＮＡＮＤ型浮遊ゲートメモリセルのセル列２０４は、ドレインからソースへと直列接続された複数のＮＭＯＳ浮遊ゲートメモリセル２０２を包含する。浮遊ゲートメモリセル２０２の制御ゲートには、ワード線２１０（ＷＬ１〜ＷＬ３）が接続され、これら制御ゲートの動作を制御する。動作に際し、ワード線２１０は、セル列２０４における書き込み対象又は読み出し対象の個別の浮遊ゲートメモリセル２０２を選択し、セル列２０４におけるその他の浮遊ゲートメモリセル２０２を通過モードで動作させる。セル列２０４は、ソース選択ゲート２１６を介してソース線２０６に接続され、ドレイン選択ゲート２１２を介してビット線２０８（ＢＬ０）に接続される。ソース選択ゲート２１６は、制御ゲートに接続されたソース選択ゲート制御線（ＳＧ（Ｓ））２１８により制御される。ドレイン選択ゲート２１２は、ドレイン選択ゲート制御線（ＳＧ（Ｄ））２１４により制御される。制御ゲート、浮遊ゲート、ソース及びドレインは、基板タブ２５２に容量結合される。さらに、ソースとドレインの接合箇所（及びこれにより生じるキャリアのチャネル）及び基板／基板タブ２５２の間に内在的に形成されるＰＮ接合ダイオードにより、ソースとドレインは、電気的及び容量的に結合される。一般に、ＮＡＮＤ型フラッシュメモリアレイは、バンク又は消去ブロックセグメント単位で形成される。多くの場合、バンクやセグメントは、電気的に絶縁された１以上の基板タブ上に形成される。例えば、ＮＭＯＳ浮遊ゲートメモリセルのバンクやセグメントは、Ｐ型基板中のディープＮウェルにより絶縁されたＰ型タブを用いて形成される複数の基板タブにより離間される。基板タブにより、個別のバンク又は消去ブロックが電気的に絶縁可能となり、基板タブ及びワード線を介してのバンクや消去ブロックの一括消去といった各バンク又は消去ブロックセグメントでの個別の動作が可能となる。
図２Ｃは、ＮＡＮＤフラッシュ型アレイ２７０の簡略図を示すものであり、物理的な浮遊ゲートトランジスタメモリセル２０２が直列接続されたセル列２０４の断面と、基板２７２、ウェル２８８及び基板タブ２５２に対するセル列２０４の関係とが示されている。図２Ｃにおいて、ＮＭＯＳ浮遊ゲートトランジスタメモリセル２０２は、Ｐ型基板２７２中に形成されたＮ型ウェル２８８内に設けられたＰ型基板タブ２５２上に形成されている。各ＮＭＯＳ浮遊ゲートトランジスタメモリセル２０２は、ソースウェル２８４、ドレインウェル２８２及びチャネル領域２８６を備える。チャネル領域２８６では、動作に際し、各ＮＭＯＳ浮遊ゲートトランジスタ２０２のソース領域２８４とドレイン領域２８２が、少数のキャリア（電子）により選択的に接続される。各ＮＭＯＳ浮遊ゲートトランジスタメモリセル２０２は、ソース２８４、ドレイン２８２及びチャネル領域２８６の上方に形成され、絶縁体（通常、シリコン酸化物）により絶縁された浮遊ゲート２７８及び制御ゲート２７８を有する。
ＰＭＯＳ浮遊ゲートメモリセル等、異なる構成及び異なる数及び種類のメモリセルを有する他のフラッシュＮＡＮＤ型メモリアレイも存在することに留意されたい。
上述のように、フラッシュメモリのプログラミングでは、一般に、選択された浮遊ゲートトランジスタ／メモリセルの制御ゲート、ソース、ドレイン及び／又はチャネルに対して高電圧を印加し、メモリセル内で電気的に絶縁された「浮遊ゲート」にキャリアをトンネルすることによりメモリセルがプログラムされる。消去状態にある浮遊ゲートメモリセルは、浮遊ゲート内にキャリアを欠いた状態（電子を欠いた状態）で、通常、論理ビット「１」を示す。「プログラムされた」浮遊ゲートメモリセルの状態は、浮遊ゲートに付加的なキャリアが存在する状態で、通常、論理ビット「０」を示す。一般に、メモリセルの行をプログラムする際、個別のメモリセルにおけるドレイン、ソース及び／又はチャネルには、必要に応じて、「プログラム」電圧又は「プログラム禁止」電圧が供給される。そして、メモリセルにおいて選択された行の制御ゲートに接続され、この制御ゲートを形成するワード線にゲートプログラム電圧が印加され、当該行における個別の浮遊ゲートメモリセルをプログラム状態とするか、又は、ビット線に印加された電圧によるプログラムを禁止することで消去状態に保つ（論理「０」又は論理「１」）。言い換えると、消去されたセルの状態を変更するためには、選択されたメモリセルの制御ゲートに印加される高いゲートプログラム電圧と、ビット線に印加されるプログラム電圧との電圧差が、選択されたメモリセルの浮遊ゲートに電子をトンネルさせて浮遊ゲートをプログラム状態に変更するのに十分なものでなければならない。一方、選択されたメモリセルの制御ゲートに印加される高いゲートプログラム電圧と、接続されたビット線に印加されるプログラム禁止電圧との電圧差が、選択されたメモリセルの浮遊ゲートに電子をトンネルさせるのに十分なものでなければ、浮遊ゲートの状態を変更させない、すなわち「禁止状態」となる。
ＮＡＮＤ型フラッシュメモリでは、プログラミング対象の浮遊ゲートメモリセルを包含する直列構造のセル列に接続されたビット線に対して、必要に応じて「プログラム」電圧又は「プログラム禁止」電圧を印加することにより、昇圧ビット線プログラミング処理が実現される。ドレイン選択ゲートがオンにされると、ビット線からの電圧によりセル列のチャネルが「プリチャージ」される。次いで、選択された行におけるメモリセルの制御ゲートに接続されたワード線に対し、高いゲートプログラム電圧が印加される。これと同時に、選択されたセル列におけるその他の浮遊ゲートメモリセルのワード線に対し、高電圧ではあるがプログラムはできないレベルの電圧（パス電圧）が印加される。このパス電圧は、その他の浮遊ゲートメモリセルそれぞれにおける内部浮遊ゲートのプログラム状態にかかわらず、その他の浮遊ゲートメモリセルを「オン」にし、その他の浮遊ゲートメモリセルに、個別に接続されたビット線に印加された「プログラム」電圧又は「プログラム禁止」電圧を通過させて、プログラミング対象の個別のセル列において選択されたメモリセルに個別のビット線を介して到達させる。次いで、ビット線に印加されたプログラム電圧／プログラム禁止電圧に応じて、メモリセルにおいて選択された行に対するゲートプログラム電圧により、メモリセルをプログラム状態とする、又は、メモリセルをプログラム禁止状態のまま維持する（論理「０」又は論理「１」）。
図３は、プログラム電圧及びプログラム禁止電圧を用いた従来技術に係る昇圧ビット線プログラミング処理３００によるＮＡＮＤフラッシュ型浮遊ゲートメモリセル列の波形３００を示す。図３において、０Ｖのプログラム電圧３０４（プログラム論理０）又は４．５Ｖのプログラム禁止電圧３０６（プログラム論理１）がビット線３０２、２０８に印加される。ドレイン選択ゲート２１２のゲートに対し、ドレイン選択ゲート制御線２１４を介して４．５Ｖの電圧３１０が印加され、ドレイン選択ゲート２１２をイネーブルにし、浮遊ゲートメモリセルのセル列２０４に接続されたビット線３０２、２０８の電圧（４．５Ｖのプログラム禁止電圧３０６又は０Ｖのプログラム電圧３０４）をプリチャージする。ソース選択ゲート制御線２１８を介してソース選択ゲート２１６にＶｓｓの電圧３１２が印加され、ソース選択ゲート２１６をオフ状態に維持し、ソース線２０６（Ｖｃｃの電圧３０８とされている）をセル列２０４から絶縁する。所定の期間３１４の後、選択された浮遊ゲートメモリセル２０２の制御ゲートに対し、１８Ｖの高いゲートプログラム電圧３１８がワード線３２０、２１０を介して印加される。その際、セル列２０４において選択されていない浮遊ゲートメモリセル２０２の制御ゲートに１０Ｖのパス電圧３１６が印加される。選択されたメモリセル２０２の制御ゲートに対する１８Ｖのゲートプログラム電圧３１８と、ビット線３０２、２０８における０Ｖのプログラム電圧３０４又は４．５Ｖのプログラム禁止電圧３０６との電圧差により、選択されたメモリセル２０２の浮遊ゲートにプログラム又はプログラムの禁止がなされる。プログラムをする際、浮遊ゲートメモリセルが直列に並んだセル列２０４のチャネルにおけるキャリアが、４．５Ｖのビット線電圧によりプリチャージされ、選択されたメモリセル２０２の制御ゲートに１８Ｖのゲートプログラム電圧３１８が印加されると、ドレイン選択ゲート２１２をオフにし、チャネル中の電荷を保持する。保持された電荷は、選択されたメモリセル２０２の制御ゲートに印加された１８Ｖのゲートプログラム電圧３１８により容量結合の度合いを高め、チャネルのキャリアと１８Ｖのゲートプログラム電圧３１８とのプログラム電圧差を減少させる。０Ｖのビット線電圧により、ドレイン選択ゲート２１２はオン状態が維持され、０Ｖの電圧が印加されているビット線にセル列２０４のチャネルを接続する。これにより、チャネルを０Ｖにクランプし、セル列２０４のチャネルと１８Ｖのゲートプログラム電圧３１８とのプログラム電圧差を維持し、絶縁されている浮遊ゲートにキャリアをトンネルする。
ＮＡＮＤ型フラッシュメモリにおける別の方法として、昇圧ソース線プログラミング処理がある。この処理は、直列構造のセル列に接続されたソース線にプリチャージ電圧を印加することにより実現される。ソース制御ゲートがオンにされると、プリチャージ電圧がセル列に印加される。さらに、プログラム対象の浮遊ゲートメモリセルを包含するセル列に接続されたビット線に対し、必要に応じて「プログラム」電圧又は「プログラム禁止」電圧が印加される。ただし、これらの電圧は、選択されたセル列には印加されない。ソース線においてプリチャージ電圧が利用可能になると、選択された浮遊ゲートメモリセルのワード線に高いゲートプログラム電圧が印加され、セル列において選択されていない浮遊ゲートメモリセルのワード線に高いパス電圧が印加される。これにより、セル列の浮遊ゲートトランジスタメモリセルがオンとなり、これらメモリセルにおいてキャリア（ＮＭＯＳ浮遊ゲートトランジスタでは電子が一般的である。）のチャネルを形成し、このチャネルをプリチャージする。選択されたセル列においてチャネルがプリチャージされると、ソース制御ゲートがオフとなり、セル列に対するプリチャージ電圧の印加を停止する。次いで、ドレイン選択ゲートがオンとなり、選択されたセル列にプログラム電圧又はプログラム禁止電圧がビット線を介して印加される。次いで、ビット線に印加されたプログラム電圧／プログラム禁止電圧に応じて、選択されたメモリセルに対するゲートプログラム電圧により、この選択されたメモリセルがプログラム状態又はプログラム禁止状態（論理「０」又は論理「１」）とされる。
図４は、プログラム電圧及びプログラム禁止電圧を用いた従来技術に係る昇圧ソース線プログラミング処理によるＮＡＮＤフラッシュ型浮遊ゲートメモリセル列の波形４００を示す。図４において、ＮＡＮＤ型浮遊ゲートメモリセルのセル列２０４は、ソース線２０６からの４．５Ｖの電圧４０２によりプリチャージされる。ソース線２０６は、ソース制御ゲート２１６を介してセル列２０４に接続され、ソース制御ゲート２１６は、ソース選択ゲート制御線４０４、２１８からの４．５Ｖの電圧４０６によりオンにされる。上記プリチャージと同時に、プログラム対象の浮遊ゲートメモリセル２０２を包含するセル列２０４に接続されたビット線２０８に対し、必要に応じて、０Ｖの「プログラム」電圧４０８又は０．５Ｖの「プログラム禁止」電圧４１０が印加される。しかし、プログラム電圧４０８又はプログラム禁止電圧４１０は、ドレイン選択ゲート制御線４１２、２１４に印加された０Ｖの電圧４１４によりオフとされたドレイン制御ゲート２１６により、選択されたセル列２０４から絶縁されている。ソース線２０６において４．５Ｖのプリチャージ電圧４０２が利用可能な状態で、選択された浮遊ゲートメモリセル２０２のワード線４１６、２１０に対し、１８Ｖの高いゲートプログラム電圧４２０が印加され、セル列２０４において選択されていない浮遊ゲートメモリセル２０２のワード線４１６、２１０に対し、高いパス電圧４１８が印加される。これにより、セル列２０４のＮＭＯＳ浮遊ゲートトランジスタメモリセル２０２がオンとなり、このメモリセルにおいて電子のチャネルを形成し、このチャネルをプリチャージする。選択されたセル列２０４においてチャネルがプリチャージされると、ソース選択ゲート制御線４０４、２１８からの０Ｖの電圧４２２によりソース制御ゲート２１６がオフにされ、セル列２０４に対するソース線２０６からの４．５Ｖのプリチャージ電圧４０２の印加が停止される。次いで、閾値電圧付近の０．７Ｖの電圧４２４（ドレイン選択ゲートトランジスタの閾値電圧が０．６Ｖの場合）がドレイン選択ゲート制御線４１２、２１４に印加される。ビット線２０８の電圧が、０Ｖのプログラム電圧４０８の場合、ドレイン選択ゲート２１２はオンとなり、セル列２０４のチャネルを０Ｖの電圧４０８にクランプする。或いは、ビット線２０８の電圧が、０．５Ｖのプログラム禁止電圧４１０の場合、ドレイン選択ゲート２１２は、オフのままであり、チャネル中のキャリア電荷は保持されたままであり、印加されたゲートプログラム電圧４２０、４１８により容量結合の度合いが高められる。ビット線２０８に印加されたプログラム電圧４０８／プログラム禁止電圧４１０に応じて、選択されたメモリセル２０２に対する１８Ｖの高いゲートプログラム電圧４２０により、この選択されたメモリセル２０２がプログラム状態又はプログラム禁止状態（論理「０」又は論理「１」）とされる。
ＮＡＮＤ型フラッシュメモリにおける昇圧ビット線プログラミング法及び昇圧ソース線プログラミング法のためには、上記以外のプログラム電圧レベル、シーケンス及び最適化が可能であることに留意されたい。
本発明の実施形態では、昇圧基板タブ又は昇圧基板プログラミング（ここでは、昇圧タブプログラミングと呼ぶ。）を用いて、選択されたセル列のチャネルをプリチャージし、キャリアをトンネルするよう選択されたメモリセルのゲートに印加されるゲートプログラム電圧を用いて、選択されたメモリセルをプログラムする。昇圧タブプログラミングでは、基板又は基板「タブ」（ここでは、単に「タブ」と呼ぶ。）が、高い電圧レベルまで昇圧され、各セル列の浮遊ゲートトランジスタメモリセルにおけるチャネル、ソースノード及びドレインノードをキャリアを用いて安定的且つ均一にプリチャージする。各浮遊ゲートトランジスタメモリセルのソース、ドレイン及びチャネル、及び基板タブの間に内在的に形成されるダイオードを介して、キャリアがセル列のチャネルに供給される。そして、選択されていない浮遊ゲートメモリセルのゲートに高いパス電圧が印加され、選択されたメモリセルに高いゲートプログラム電圧が印加されることで、ビット線からのプログラム電圧又はプログラム禁止電圧に応じて、選択されたメモリセルがプログラムされる。
昇圧タブプログラミングにおける基板タブを用いたチャネルのプリチャージにより、浮遊ゲートメモリアレイのビット線回路、ソース線回路、デコーダ及びセンスアンプ／ドライバに低電圧を用いることが可能となる。これらの回路で低い動作電圧を用いることにより、これらデバイスにおいて用いられる回路及びデザイン寸法を小さくすることができる。これにより、より小さなフラッシュ／浮遊ゲートメモリアレイを設計することが可能となる。また、昇圧タブプログラミングによれば、ＮＡＮＤフラッシュ型浮遊ゲートメモリアレイにおける消去ブロックの一括消去に用いられる基板／基板タブにおける高電圧回路を再利用することが可能となる。さらに、昇圧タブプログラミングによれば、より複雑な回路構成や複数の中間回路ノードを用いる昇圧ビット線プログラミング法や昇圧ソース線プログラミング法よりもプリチャージ電圧を緻密に制御可能となる。このように、中間回路による複雑性が減少するため、タブ電圧は、プログラミング及び障害の最小化のために、より容易に且つより均一に最適化可能である。さらにまた、昇圧タブプログラミング法によれば、個別のプログラム状態にかかわらず、浮遊ゲートメモリセルのセル列に、より均一で安定的なチャネルを生成可能となり、プログラミング処理においてより優れた制御及び精度を実現できる。
昇圧タブプログラミング法を用いてＮＡＮＤ型フラッシュメモリをプログラムする際、基板タブ２５２は、所定のプリチャージ電圧レベルまで昇圧される。それと同時に、選択されたセル列２０４に接続されたビット線２０８及びソース線２０６に対し、同様のレベルの電圧が印加される。或いは、ビット線２０８及びソース線２０６を高インピーダンスモード（Ｈｉ Ｚ）とし、別個の電圧で駆動する代わりに、基板タブ２５２の昇圧された電圧が供給されてもよい。基板タブ２５２に印加された所定のプリチャージ電圧は、各浮遊ゲートトランジスタ２０２において、Ｎ＋拡散ソース及びＮ＋拡散ドレインの接合及びＰ型基板タブ２５２により内在的に形成されたダイオード（図示せず）を介して移動する。各浮遊ゲートトランジスタ２０２に現れる電圧（基板タブ２５２のプリチャージ電圧。ダイオード電圧降下よりも小さい。）により、浮遊ゲートトランジスタ２０２におけるキャリアのチャネルがプリチャージされる。このチャネル電圧の一部は、基板タブ２５２に対するプリチャージ電圧の印加が停止された後でも、内在的なダイオードのためにそのまま残る（ダイオード電圧降下よりも小さいプリチャージ電圧は、容量結合に影響され、内在的なダイオード欠乏領域、制御ゲート、ソースノード及びドレインノードに起因して、全容量に対するチャネルの結合率により減少する。）。
セル列における浮遊ゲートトランジスタメモリセルのチャネルがプリチャージされると、基板タブ２５２に印加された電圧は低下する。それと同時に、選択された浮遊ゲートメモリセル２０２のワード線２１０に高いゲートプログラム電圧が印加され、セル列２０４において選択されていない浮遊ゲートメモリセル２０２のワード線２１０に高いパス電圧が印加される。さらに、プログラム対象の浮遊ゲートメモリセル２０２を包含するセル列２０４に接続されたビット線２０８に対し、必要に応じて、「プログラム」電圧又は「プログラム禁止」電圧が印加される。「プログラム」ビット線電圧は、ドレイン選択ゲート２１２をオンにし、選択されたセル列２０４においてプリチャージされたチャネルを放電させ、選択された浮遊ゲートメモリセル２０２をプログラムすることができる。オフ状態のドレイン選択ゲート２１２に「プログラム禁止」ビット線電圧が印加され、選択されたセル列２０４のチャネルにプリチャージされたキャリアが保持され、浮遊ゲートメモリセル２０２の容量結合の度合いを高め、選択されたセル列２０４の浮遊ゲートメモリセル２０２に対するプログラムを禁止する。ビット線２０８に印加されたプログラム電圧／プログラム禁止電圧に応じて、選択されたメモリセル２０２に対するゲートプログラム電圧により、セル列２０４において選択された浮遊ゲートメモリセル２０２がプログラム状態又はプログラム禁止状態（論理「０」又は論理「１」）とされる。
図５は、プログラム電圧及びプログラム禁止電圧を用いた昇圧タブプログラミング処理によるＮＡＮＤフラッシュ型浮遊ゲートメモリアレイの波形５００を示す。図５において、ＮＡＮＤ型浮遊ゲートメモリセル２０２のセル列２０４は、それらのソース／ドレインウェルによる内在的なダイオードを介して基板タブ２５２からの５Ｖの電圧５０２によりプリチャージされる。それと同時に、浮遊ゲートメモリセル２０２からなる選択されたセル列２０４に接続されたビット線２０８及びソース線２０６は、高インピーダンスモードとされ、ダイオード電圧降下よりも小さいＰ＋基板タブ２５２のプリチャージ電圧に追従し、略４．５Ｖの電圧５０４、５０６となる。或いは、選択されたセル列２０４に接続されたビット線２０８及びソース線２０６に４．５Ｖの電圧５０４、５０６を印加してもよい。駆動されない又は最小限駆動される低電圧のビット線２０８及びソース線２０６により、ビット線回路、ソース線回路、デコード回路及びその他の補助回路において、より小さなデバイスデザイン寸法を伴う低電圧回路デバイスを使用可能となる。
図５に示すように、昇圧タブプログラミング処理では、ドレイン選択ゲート制御線２１４に印加された１Ｖの電圧５０８によりドレイン選択ゲート２１２がオンにされ、ビット線２０８から、選択されたセル列２０４へとビット線電圧５０４が印加される。ソース選択ゲート制御線２１８に印加された０Ｖの電圧５１２によりソース選択ゲート２１６がオフにされ、ソース線２０６における４．５Ｖの電圧５０６が、選択されたセル列２０４から絶縁される。或いは、ソース選択ゲート２１６の損傷による影響の可能性を低減させるため、ソース選択ゲート制御線２１８に印加された１Ｖの電圧５１０によりソース選択ゲート２１６をオンにし、ソース線２０６からの４．５Ｖの電圧５０６を、選択されたセル列２０４に印加してもよい。セル列２０４の浮遊ゲートメモリセル２０２のワード線２１０は、０Ｖの電圧５２２に維持されるか、又は高インピーダンスモードとされて電圧５２０にされる。基板タブ２５２に印加された５Ｖのプリチャージ電圧５０２は、各浮遊ゲートトランジスタ２０２におけるチャネル、ソースウェル及びドレインウェル、及び基板タブ２５２の間に形成された内在的なダイオード（図示せず）に供給される。各浮遊ゲートトランジスタ２０２に現れる電圧（ダイオード電圧降下よりも低い基板タブ２５２のプリチャージ電圧）により、浮遊ゲートトランジスタ２０２におけるキャリアのチャネルがプリチャージされる。チャネル、ソース及びドレインにより形成される内在的なダイオードにより、プリチャージ電圧の印加が停止された後においても、プリチャージ電圧及び生成されたキャリアのチャネルがチャネル内に残ることに留意されたい。
基板タブ２５２における５Ｖのプリチャージ電圧５０２が低下し、基板タブ２５２が電圧５１４のように放電すると、選択された浮遊ゲートメモリセル２０２のワード線２１０に２０Ｖの高いゲートプログラム電圧５１６が印加され、セル列２０４において選択されていない浮遊ゲートメモリセル２０２のワード線２１０に１０Ｖの高いパス電圧５１８が印加され、それらの浮遊ゲートメモリセル２０２をオンにする。その後又はそれと同時に、セル列２０４に接続されたビット線２０８に対し、０Ｖの「プログラム」電圧５２６又はＶｃｃの「プログラム禁止」電圧５２４が印加される。ビット線２０８に印加された電圧は、２０Ｖのゲートプログラム電圧５１６と組み合わせて、選択されたセル列２０４のチャネルにおいてプリチャージされたキャリアを保持する又はこれらのキャリアを放出することで、選択された浮遊ゲートメモリセル２０２をプログラム状態又はプログラム禁止状態（論理「０」又は論理「１」）とする。
図５に示すような本発明に係るＮＡＮＤ型フラッシュメモリデバイスの実施形態では、ワード線の電圧が略５Ｖ又は６Ｖに達し、ワード線から印加される１０Ｖの高い選択電圧５１８及びワード線から印加される２０Ｖのゲートプログラム電圧５１６が印加されたわずか後に、５Ｖの昇圧タブ電圧５０２の印加が徐々に停止されることに留意されたい。これにより、プリチャージされたチャネルにプログラム電圧を印加しやすくなる。しかし、本発明の別の実施形態では、ワード線電圧５１６、５１８、基板タブ電圧５０２及びビット線電圧５２４、５２６の相対的なタイミングを変化させて、プリチャージ値及びプログラム禁止特性を最適化できることに留意されたい。
上記開示の効果が得られる限り、本発明に係るＮＡＮＤ型フラッシュの昇圧基板／基板タブプログラミング法及びアレイの実施形態のため、当業者にとって、他のプログラム電圧レベル及びシーケンスが可能であり且つ明らかであろう。
結び
以上のように、昇圧基板／基板タブによる浮遊ゲートメモリセルプログラミング法として、ＮＡＮＤ型フラッシュメモリアレイにおいて選択された浮遊ゲートメモリセルのゲートに高いゲートプログラム電圧を印加し、プログラム電圧又はプログラム禁止電圧を印加して、選択された浮遊ゲートメモリセルを必要に応じてプログラムする前に、ＮＡＮＤ型フラッシュメモリアレイの基板又は基板「タブ」に電圧を印加し、浮遊ゲートメモリセルにおけるキャリアのチャネルをプリチャージすることを説明した。昇圧タブプログラミング法を用いることで、ＮＡＮＤ型フラッシュメモリアレイのビット線及び／又はソース線が、浮遊ゲートメモリセルをプログラムする際の高電圧に耐え、この高電圧を伝達できるように設計する必要がなくなり、基板タブに接続されたブロック消去用高電圧回路を再利用することが可能となる。これにより、ＮＡＮＤ型フラッシュメモリアレイをより小さな回路構成及び／またはより小さな回路デザイン寸法で設計することが可能となる。また、昇圧タブプログラミング法により、容易に調整可能且つより均一な特性を備えるプリチャージチャネルの生成が可能となる。
ここでは、具体的な実施形態について説明したが、当該分野の当業者にとって、上記の実施形態に代えて、同一の目的を達成することのできるあらゆる構成が利用可能である。本発明に関する多くの応用が当業者にとって明らかである。従って、本願は、本発明に関するあらゆる応用及び改変を包含することを意図している。本発明が添付の特許請求の範囲及びその均等の範囲によってのみ限定されることを明確に意図している。
図１は、フラッシュメモリデバイスを含むシステムの簡略ブロック図である。 図２Ａは、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリアレイの浮遊ゲートメモリセルにおける直列セル列の簡略ブロック図である。 図２Ｂは、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリアレイの浮遊ゲートメモリセルにおける直列セル列の簡略ブロック図である。 図２Ｃは、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリアレイの浮遊ゲートメモリセルにおける直列セル列の簡略ブロック図である。 図３は、従来技術に係るＮＡＮＤ型フラッシュメモリデバイスの昇圧ビット線プログラミング処理を示す波形図である。 図４は、従来技術に係るＮＡＮＤ型フラッシュメモリデバイスの昇圧ソース線プログラミング処理を示す波形図である。 図５は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリデバイスの昇圧ビット線プログラミング処理を示す波形図である。

Claims (84)

  1. ＮＡＮＤ型メモリアレイにおいて複数のセル列を形成する複数の浮遊ゲートメモリセルの基板タブにプリチャージ電圧を印加するステップと、
    選択された数のセル列それぞれにおいて選択された浮遊ゲートメモリセルのゲートにゲートプログラム電圧を印加するステップと、
    前記選択された数のセル列それぞれのチャネルにプログラム電圧又はプログラム禁止電圧を選択的に印加するステップと、
    を有することを特徴とする不揮発性メモリデバイスの動作方法。
  2. 請求項１記載の不揮発性メモリデバイスの動作方法において、
    前記不揮発性メモリデバイスは、フラッシュメモリデバイス、ＥＥＰＲＯＭメモリデバイスのいずれかであることを特徴とする不揮発性メモリデバイスの動作方法。
  3. 請求項１記載の不揮発性メモリデバイスの動作方法において、
    前記ゲートプログラム電圧は、略２０Ｖであることを特徴とする不揮発性メモリデバイスの動作方法。
  4. 請求項１記載の不揮発性メモリデバイスの動作方法において、
    前記プリチャージ電圧は、略５Ｖであることを特徴とする不揮発性メモリデバイスの動作方法。
  5. 請求項１記載の不揮発性メモリデバイスの動作方法において、
    前記プログラム電圧は、略グラウンド電圧であり、前記プログラム禁止電圧は、略Ｖｃｃの電圧であることを特徴とする不揮発性メモリデバイスの動作方法。
  6. 請求項１記載の不揮発性メモリデバイスの動作方法において、
    前記選択された数のセル列それぞれにおいて、選択されていない１以上の浮遊ゲートメモリセルのゲートに対してパス電圧を印加するステップをさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  7. 請求項６記載の不揮発性メモリデバイスの動作方法において、
    前記パス電圧は、略１０Ｖであることを特徴とする不揮発性メモリデバイスの動作方法。
  8. 請求項１記載の不揮発性メモリデバイスの動作方法において、
    前記基板タブにプリチャージ電圧を印加するステップ及び前記選択された浮遊ゲートメモリセルのゲートにゲートプログラム電圧を印加するステップは、前記基板タブにプリチャージ電圧を印加するステップと、前記プリチャージ電圧の印加を終了した後に、前記選択された数のセル列それぞれにおいて選択された浮遊ゲートメモリセルのゲートにゲートプログラム電圧を印加するステップと、をさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  9. 請求項１記載の不揮発性メモリデバイスの動作方法において、
    前記基板タブにプリチャージ電圧を印加するステップ及び前記選択された浮遊ゲートメモリセルのゲートにゲートプログラム電圧を印加するステップは、前記基板タブにプリチャージ電圧を印加するステップと、前記プリチャージ電圧の印加を終了する前に、前記選択された数のセル列それぞれにおいて選択された浮遊ゲートメモリセルのゲートにゲートプログラム電圧を印加するステップと、をさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  10. 請求項１記載の不揮発性メモリデバイスの動作方法において、
    前記基板タブにプリチャージ電圧を印加するステップ及び前記選択された浮遊ゲートメモリセルのゲートにゲートプログラム電圧を印加するステップは、前記基板タブにプリチャージ電圧を印加するステップと、前記選択された数のセル列それぞれにおいて選択された浮遊ゲートメモリセルのゲートにゲートプログラム電圧を印加するステップと、前記ゲートプログラム電圧が所定の電圧レベルに達した後に前記プリチャージ電圧の印加を終了するステップと、をさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  11. 請求項１０記載の不揮発性メモリデバイスの動作方法において、
    前記所定の電圧レベルは、略５Ｖのゲートプログラム電圧レベルであることを特徴とする不揮発性メモリデバイスの動作方法。
  12. 請求項１記載の不揮発性メモリデバイスの動作方法において、
    前記選択された数のセル列それぞれのチャネルにプログラム電圧又はプログラム禁止電圧を選択的に印加するステップは、前記選択された数のセル列それぞれのチャネルにドレイン選択ゲートトランジスタを介してプログラム電圧又はプログラム禁止電圧を選択的に印加するステップをさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  13. 請求項１記載の不揮発性メモリデバイスの動作方法において、
    前記選択された数のセル列それぞれのチャネルにプログラム電圧又はプログラム禁止電圧を選択的に印加するステップは、前記ゲートプログラム電圧が、前記選択された数のセル列それぞれにおいて選択された浮遊ゲートメモリセルのゲートに印加されたとき、前記選択された数のセル列それぞれのチャネルにプログラム電圧又はプログラム禁止電圧を選択的に印加するステップをさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  14. 請求項１記載の不揮発性メモリデバイスの動作方法において、
    前記選択された数のセル列それぞれのチャネルにプログラム電圧又はプログラム禁止電圧を選択的に印加するステップは、前記選択された数のセル列それぞれにおける最初の浮遊ゲートメモリセルのドレインにプログラム電圧又はプログラム禁止電圧を選択的に印加するステップをさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  15. 請求項１記載の不揮発性メモリデバイスの動作方法において、
    接続されたビット線回路及び接続されたソース線回路では、小寸法低電圧回路素子が用いられることを特徴とする不揮発性メモリデバイスの動作方法。
  16. 請求項１５記載の不揮発性メモリデバイスの動作方法において、
    前記接続されたビット線回路は、デコーダ又はマルチプレクサを備えることを特徴とする不揮発性メモリデバイスの動作方法。
  17. メモリアレイに接続された基板タブにプリチャージ電圧を印加することにより、前記メモリアレイにおいて複数のセル列を形成する複数の浮遊ゲートメモリセルのうち選択された複数の浮遊ゲートメモリセルにおいてキャリアのチャネルを生成するステップと、
    前記基板タブに対する前記プリチャージ電圧の印加を終了し、
    選択された数のセル列において選択された浮遊ゲートメモリセルの制御ゲートにゲートプログラム電圧を印加し、
    前記選択された数のセル列それぞれのチャネルに接続されたビット線にプログラム電圧又はプログラム禁止電圧を選択的に印加することで、
    前記選択された数のセル列において選択された浮遊ゲートメモリセルをプログラムするステップと、
    を有することを特徴とする不揮発性メモリデバイスの動作方法。
  18. 請求項１７記載の不揮発性メモリデバイスの動作方法において、
    前記不揮発性メモリデバイスは、フラッシュメモリデバイス、ＥＥＰＲＯＭメモリデバイスのいずれかであることを特徴とする不揮発性メモリデバイスの動作方法。
  19. 請求項１７記載の不揮発性メモリデバイスの動作方法において、
    前記選択された複数の浮遊ゲートメモリセルにおける複数の制御ゲートに接続された複数のワード線を高インピーダンス状態とするステップをさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  20. 請求項１７記載の不揮発性メモリデバイスの動作方法において、
    前記複数のセル列に接続された複数のビット線を高インピーダンス状態とするステップをさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  21. 請求項１７記載の不揮発性メモリデバイスの動作方法において、
    前記複数のセル列に接続された少なくとも１本のソース線を高インピーダンス状態とするステップをさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  22. 請求項１７記載の不揮発性メモリデバイスの動作方法において、
    前記複数のセル列に接続された少なくとも１本のソース線に略４．５Ｖの電圧を印加するステップをさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  23. 請求項２２記載の不揮発性メモリデバイスの動作方法において、
    前記複数のセル列に接続された少なくとも１本のソース線に略４．５Ｖの電圧を印加するステップは、前記複数のセル列それぞれにおける最後の浮遊ゲートメモリセルのソースに接続された複数のソース線ゲートトランジスタを介して前記複数のセル列に接続された少なくとも１本のソース線に略４．５Ｖの電圧を印加するステップをさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  24. 請求項１７記載の不揮発性メモリデバイスの動作方法において、
    前記複数のセル列に接続された少なくとも１本のソース線に略Ｖｃｃの電圧を印加するステップをさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  25. 請求項２４記載の不揮発性メモリデバイスの動作方法において、
    前記Ｖｃｃの電圧は、３．３Ｖ又は１．８Ｖであることを特徴とする不揮発性メモリデバイスの動作方法。
  26. 請求項１７記載の不揮発性メモリデバイスの動作方法において、
    前記選択された数のセル列において選択された浮遊ゲートメモリセルをプログラムするステップは、前記選択された数のセル列において選択されていない浮遊ゲートメモリセルにパス電圧を印加するステップをさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  27. 請求項２６記載の不揮発性メモリデバイスの動作方法において、
    前記選択されていない浮遊ゲートメモリセルにパス電圧を印加するステップは、前記選択されていない浮遊ゲートメモリセルに略１０Ｖのパス電圧を印加するステップをさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  28. 請求項１７記載の不揮発性メモリデバイスの動作方法において、
    前記選択された数のセル列において選択された浮遊ゲートメモリセルの制御ゲートにゲートプログラム電圧を印加することで、前記選択された数のセル列において選択された浮遊ゲートメモリセルをプログラムするステップは、前記選択された数のセル列において選択された浮遊ゲートメモリセルの制御ゲートに対して略２０Ｖのゲートプログラム電圧を印加することで、前記選択された数のセル列において選択された浮遊ゲートメモリセルをプログラムするステップをさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  29. 請求項１７記載の不揮発性メモリデバイスの動作方法において、
    前記基板タブにプリチャージ電圧を印加することにより、前記選択された複数の浮遊ゲートメモリセルにおいてキャリアのチャネルを生成するステップは、前記基板タブに略５Ｖのプリチャージ電圧を印加することにより、前記選択された複数の浮遊ゲートメモリセルにおいてキャリアのチャネルを生成するステップをさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  30. 請求項１７記載の不揮発性メモリデバイスの動作方法において、
    前記基板タブに対する前記プリチャージ電圧の印加を終了することで、前記選択された数のセル列において選択された浮遊ゲートメモリセルをプログラムするステップは、前記プリチャージ電圧の印加を終了し、前記基板タブを所定の通常電圧にするステップをさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  31. 請求項１７記載の不揮発性メモリデバイスの動作方法において、
    前記基板タブに対する前記プリチャージ電圧の印加を終了することで、前記選択された数のセル列において選択された浮遊ゲートメモリセルをプログラムするステップは、前記プリチャージ電圧の印加を終了し、前記基板タブをグラウンド電圧にするステップをさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  32. 請求項１７記載の不揮発性メモリデバイスの動作方法において、
    前記基板タブに対する前記プリチャージ電圧の印加を終了することで、前記選択された数のセル列において前記選択された浮遊ゲートメモリセルをプログラムするステップは、前記選択された浮遊ゲートメモリセルの制御ゲートに前記ゲートプログラム電圧を印加した後に前記基板タブに対するプリチャージ電圧の印加を終了するステップをさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  33. 請求項３２記載の不揮発性メモリデバイスの動作方法において、
    前記選択された浮遊ゲートメモリセルの制御ゲートに前記ゲートプログラム電圧を印加した後に前記基板タブに対するプリチャージ電圧の印加を終了するステップは、前記ゲートプログラム電圧が所定の電圧レベルに達した後に前記基板タブに対するプリチャージ電圧の印加を終了するステップをさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  34. 請求項３３記載の不揮発性メモリデバイスの動作方法において、
    前記ゲートプログラム電圧の所定の電圧レベルは、略５Ｖであることを特徴とする不揮発性メモリデバイスの動作方法。
  35. 請求項１７記載の不揮発性メモリデバイスの動作方法において、
    前記基板タブに対する前記プリチャージ電圧の印加を終了することで、前記選択された数のセル列において選択された浮遊ゲートメモリセルをプログラムするステップは、前記選択された浮遊ゲートメモリセルの制御ゲートに前記ゲートプログラム電圧を印加する前に前記基板タブに対するプリチャージ電圧の印加を終了するステップをさらに有することを特徴とする不揮発性メモリデバイスの動作方法。
  36. 請求項１７記載の不揮発性メモリデバイスの動作方法において、
    前記基板タブに接続された消去回路により前記プリチャージ電圧が生成されることを特徴とする不揮発性メモリデバイスの動作方法。
  37. 請求項１７記載の不揮発性メモリデバイスの動作方法において、
    接続されたビット線回路及び接続されたソース線回路では、低電圧回路素子が用いられることを特徴とする不揮発性メモリデバイスの動作方法。
  38. ＮＡＮＤ型浮遊ゲートメモリセル列におけるキャリアのチャネルをプリチャージするステップと、
    前記セル列において選択された浮遊ゲートメモリセルのゲートにゲートプログラム電圧を印加するステップと、
    前記セル列において選択されていない１以上の浮遊ゲートメモリセルのゲートに高いパス電圧を印加するステップと、
    前記セル列のチャネルにプログラム電圧又はプログラム禁止電圧を選択的に印加するステップと、
    を有することを特徴とするＮＡＮＤ型浮遊ゲートメモリセル列のプログラム方法。
  39. 請求項３８記載のＮＡＮＤ型浮遊ゲートメモリセル列のプログラム方法であって、
    前記ＮＡＮＤ型浮遊ゲートメモリセル列におけるキャリアのチャネルをプリチャージするステップは、プリチャージ電圧を基板タブから印加することにより前記ＮＡＮＤ型浮遊ゲートメモリセル列におけるキャリアのチャネルをプリチャージするステップをさらに有することを特徴とするＮＡＮＤ型浮遊ゲートメモリセル列のプログラム方法。
  40. 請求項３８記載のＮＡＮＤ型浮遊ゲートメモリセル列のプログラム方法であって、
    前記ＮＡＮＤ型浮遊ゲートメモリセル列におけるキャリアのチャネルをプリチャージするステップ及び前記セル列において選択された浮遊ゲートメモリセルのゲートにゲートプログラム電圧を印加するステップは、前記ＮＡＮＤ型浮遊ゲートメモリセル列におけるキャリアのチャネルをプリチャージするステップと、前記プリチャージ電圧の印加を終了した後に、前記セル列において選択された浮遊ゲートメモリセルのゲートにゲートプログラム電圧を印加するステップと、をさらに有することを特徴とするＮＡＮＤ型浮遊ゲートメモリセル列のプログラム方法。
  41. 請求項３８記載のＮＡＮＤ型浮遊ゲートメモリセル列のプログラム方法であって、
    前記ＮＡＮＤ型浮遊ゲートメモリセル列におけるキャリアのチャネルをプリチャージするステップ及び前記セル列において選択された浮遊ゲートメモリセルのゲートにゲートプログラム電圧を印加するステップは、前記ＮＡＮＤ型浮遊ゲートメモリセル列におけるキャリアのチャネルをプリチャージするステップと、前記プリチャージ電圧の印加を終了する前に、前記セル列において選択された浮遊ゲートメモリセルのゲートにゲートプログラム電圧を印加するステップと、をさらに有することを特徴とするＮＡＮＤ型浮遊ゲートメモリセル列のプログラム方法。
  42. 請求項３８記載のＮＡＮＤ型浮遊ゲートメモリセル列のプログラム方法であって、
    前記ＮＡＮＤ型浮遊ゲートメモリセル列におけるキャリアのチャネルをプリチャージするステップ及び前記セル列において選択された浮遊ゲートメモリセルのゲートにゲートプログラム電圧を印加するステップは、前記ＮＡＮＤ型浮遊ゲートメモリセル列におけるキャリアのチャネルをプリチャージするステップと、前記セル列において選択された浮遊ゲートメモリセルのゲートにゲートプログラム電圧を印加するステップと、前記ゲートプログラム電圧が所定の電圧レベルに達した後に前記プリチャージ電圧の印加を終了するステップと、をさらに有することを特徴とするＮＡＮＤ型浮遊ゲートメモリセル列のプログラム方法。
  43. 請求項３８記載のＮＡＮＤ型浮遊ゲートメモリセル列のプログラム方法であって、
    前記セル列のチャネルにプログラム電圧又はプログラム禁止電圧を選択的に印加するステップは、前記ゲートプログラム電圧が、前記セル列において選択された浮遊ゲートメモリセルのゲートに印加されたとき、前記セル列のチャネルにプログラム電圧又はプログラム禁止電圧を選択的に印加するステップをさらに有することを特徴とするＮＡＮＤ型浮遊ゲートメモリセル列のプログラム方法。
  44. ソースからドレインへと直列接続された複数の浮遊ゲートメモリセルから形成されるセル列を複数有するＮＡＮＤ型浮遊ゲートメモリセルアレイの基板タブにプリチャージ電圧を印加するステップと、
    選択された数のセル列それぞれにおいて選択された浮遊ゲートメモリセルにプログラム電圧を印加するステップと、
    前記選択された数のセル列それぞれにおいて選択されていない１以上の浮遊ゲートメモリセルにパス電圧を印加するステップと、
    前記選択された数のセル列それぞれにおけるチャネルのドレインにプログラム電圧を選択的に印加するステップと、
    を有することを特徴とするＮＡＮＤ型浮遊ゲートメモリセルアレイのプログラム方法。
  45. 請求項４４記載のＮＡＮＤ型浮遊ゲートメモリセルアレイのプログラム方法において、
    前記選択された数のセル列それぞれにおけるチャネルのドレインにプログラム電圧を選択的に印加するステップは、前記選択された数のセル列それぞれにおけるチャネルのドレインにプログラム電圧又はプログラム禁止電圧を選択的に印加するステップをさらに有することを特徴とするＮＡＮＤ型浮遊ゲートメモリセルアレイのプログラム方法。
  46. 浮遊ゲートトランジスタメモリセルが形成された基板タブにプリチャージ電圧を印加することにより、前記浮遊ゲートトランジスタメモリセルにキャリアのチャネルを生成するステップと、
    選択された数のセル列それぞれにおける前記浮遊ゲートトランジスタメモリセルにゲートプログラム電圧を印加するステップと、
    前記浮遊ゲートトランジスタメモリセルのチャネルにプログラム電圧又はプログラム禁止電圧を印加するステップと、
    を有することを特徴とする浮遊ゲートトランジスタメモリセルのプログラム方法。
  47. 請求項４６記載の浮遊ゲートトランジスタメモリセルのプログラム方法において、
    前記浮遊ゲートトランジスタメモリセルは、少なくとも１つの別の浮遊ゲートメモリセルに直列接続されることを特徴とする浮遊ゲートトランジスタメモリセルのプログラム方法。
  48. 基板タブと、
    前記基板タブに形成され、少なくとも１つの別の浮遊ゲートメモリセルと直列接続された浮遊ゲートメモリセルと、
    前記浮遊ゲートメモリセルのゲートに接続されたワード線と、
    前記浮遊ゲートメモリセルのドレインに接続されたビット線と、
    前記浮遊ゲートメモリセルのソースに接続されたソース線と、を備えるメモリデバイスであって、
    前記メモリデバイスは、前記基板タブに対するプリチャージ電圧により前記浮遊ゲートメモリセルのチャネルをプリチャージし、前記ゲートに対する浮遊ゲートプログラム電圧及び前記ドレインに選択的に印加されるプログラム電圧又はプログラム禁止電圧により前記浮遊ゲートメモリセルをプログラムすることを特徴とするメモリデバイス。
  49. 請求項４８記載のメモリデバイスにおいて、
    前記浮遊ゲートメモリセルは、メモリアレイに配置された複数の浮遊ゲートメモリセルの１つであり、前記複数の浮遊ゲートメモリセルは、複数の浮遊ゲートメモリセルからなる複数のセル列に包含され、前記複数の浮遊ゲートメモリセルは、前記各セル列においてソースからドレインへと直列接続され、前記各セル列における最初の浮遊ゲートメモリセルのドレインは、前記ビット線に接続され、前記各セル列における最後の浮遊ゲートメモリセルのソースは、前記ソース線に接続されることを特徴とするメモリデバイス。
  50. 請求項４９記載のメモリデバイスにおいて、
    前記各セル列における前記最初の浮遊ゲートメモリセルのドレインは、ドレイン選択ゲートトランジスタに接続され、前記最後の浮遊ゲートメモリセルのソースは、ソース選択ゲートトランジスタに接続されることを特徴とするメモリデバイス。
  51. 請求項４９記載のメモリデバイスにおいて、
    前記メモリデバイスは、前記基板タブに対するプリチャージ電圧により、選択されたセル列において前記浮遊ゲートメモリセルのチャネルをプリチャージし、前記セル列における選択された浮遊ゲートメモリセルのゲートに対するゲートプログラム電圧及び前記選択されたセル列における前記最初の浮遊ゲートメモリセルのドレインに選択的に印加されるプログラム電圧又はプログラム禁止電圧により、前記選択された浮遊ゲートメモリセルをプログラムすることを特徴とするメモリデバイス。
  52. 請求項４９記載のメモリデバイスにおいて、
    前記メモリデバイスは、選択されたセル列において選択されていない浮遊ゲートメモリセルにパス電圧を印加することを特徴とするメモリデバイス。
  53. 請求項４８記載のメモリデバイスにおいて、
    前記メモリデバイスは、前記ゲートに対する前記ゲートプログラム電圧の印加及び前記ドレインに対する前記プログラム電圧又は前記プログラム禁止電圧の印加により前記浮遊ゲートメモリセルをプログラムする前に、前記基板タブのプリチャージ電圧の印加を終了することを特徴とするメモリデバイス。
  54. 請求項４８記載のメモリデバイスにおいて、
    前記メモリデバイスは、前記ゲートに対する前記ゲートプログラム電圧の印加及び前記ドレインに対する前記プログラム電圧又は前記プログラム禁止電圧の印加により前記浮遊ゲートメモリセルをプログラムした後に、前記基板タブのプリチャージ電圧の印加を終了することを特徴とするメモリデバイス。
  55. 請求項５４記載のメモリデバイスにおいて、
    前記メモリデバイスは、前記ゲートに印加された前記ゲートプログラム電圧が所定の電圧レベルに達した後に、前記基板タブのプリチャージ電圧の印加を終了することを特徴とするメモリデバイス。
  56. 請求項４８記載のメモリデバイスにおいて、
    前記メモリデバイスは、不揮発性メモリデバイスであることを特徴とするメモリデバイス。
  57. 行と列の形で配列され、複数のセル列を形成する複数の浮遊ゲートメモリセルを有し、少なくとも１つの基板タブ上に形成されたＮＡＮＤ型メモリアレイと、
    前記浮遊ゲートメモリセルの行における１以上のゲートに接続された複数のワード線と、
    １以上のセル列における最初の浮遊ゲートメモリセルのドレインに接続された複数のビット線と、
    １以上のセル列における最後の浮遊ゲートメモリセルのソースに接続された少なくとも１本のソース線と、
    を有するフラッシュメモリデバイスであって、
    前記フラッシュメモリデバイスは、前記少なくとも１つの基板タブにプリチャージ電圧を印加して、前記セル列における前記浮遊ゲートメモリセルのチャネルをプリチャージし、
    前記フラッシュメモリデバイスは、選択された数のセル列それぞれにおいて選択された浮遊ゲートメモリセルのゲートにゲートプログラム電圧を前記ワード線を介して印加し、所定のプログラム電圧又はプログラム禁止電圧を前記ビット線を介して印加することで、前記選択された浮遊ゲートメモリセルをプログラムすることを特徴とするフラッシュメモリデバイス。
  58. 請求項５７記載のフラッシュメモリデバイスにおいて、
    前記フラッシュメモリデバイスは、前記選択された数のセル列それぞれにおいて選択された浮遊ゲートメモリセルのゲートにゲートプログラム電圧を前記ワード線を介して印加し、所定のプログラム電圧又はプログラム禁止電圧を前記ビット線を介して印加することにより、前記選択された浮遊ゲートメモリセルをプログラムする前に、前記基板タブのプリチャージ電圧の印加を終了することを特徴とするフラッシュメモリデバイス。
  59. 請求項５７記載のフラッシュメモリデバイスにおいて、
    前記フラッシュメモリデバイスは、前記選択された浮遊ゲートメモリセルのゲートに前記ゲートプログラム電圧を印加した後に、前記基板タブのプリチャージ電圧の印加を終了することを特徴とするフラッシュメモリデバイス。
  60. 請求項５９記載のフラッシュメモリデバイスにおいて、
    前記フラッシュメモリデバイスは、前記選択された浮遊ゲートメモリセルのゲートに印加された前記ゲートプログラム電圧が、所定の電圧レベルに達した後に、前記基板タブのプリチャージ電圧の印加を終了することを特徴とするフラッシュメモリデバイス。
  61. 請求項５７記載のフラッシュメモリデバイスにおいて、
    前記フラッシュメモリデバイスは、前記基板タブのプリチャージ電圧を選択的に調節することを特徴とするフラッシュメモリデバイス。
  62. 請求項５７記載のフラッシュメモリデバイスにおいて、
    前記フラッシュメモリデバイスは、前記基板タブのプリチャージ電圧を選択的に調節することで、前記ＮＡＮＤ型メモリアレイの前記浮遊ゲートメモリセルのプログラム阻害特性を変更することを特徴とするフラッシュメモリデバイス。
  63. 請求項５７記載のフラッシュメモリデバイスにおいて、
    前記基板タブは、Ｐ型ウェル領域であることを特徴とするフラッシュメモリデバイス。
  64. 請求項５７記載のフラッシュメモリデバイスにおいて、
    前記基板タブは、シリコン・オン・インシュレータ（ＳＯＩ）領域であることを特徴とするフラッシュメモリデバイス。
  65. 請求項５７記載のフラッシュメモリデバイスにおいて、
    前記フラッシュメモリデバイスは、前記基板タブに前記プリチャージ電圧を印加している間、前記複数のワード線を高インピーダンス状態とすることを特徴とするフラッシュメモリデバイス。
  66. 請求項５７記載のフラッシュメモリデバイスにおいて、
    前記フラッシュメモリデバイスは、前記基板タブに前記プリチャージ電圧を印加している間、前記複数のワード線に所定の電圧を供給することを特徴とするフラッシュメモリデバイス。
  67. 請求項５７記載のフラッシュメモリデバイスにおいて、
    前記フラッシュメモリデバイスは、前記基板タブに前記プリチャージ電圧を印加している間、前記複数のビット線を高インピーダンス状態とすることを特徴とするフラッシュメモリデバイス。
  68. 請求項５７記載のフラッシュメモリデバイスにおいて、
    前記フラッシュメモリデバイスは、前記基板タブに前記プリチャージ電圧を印加している間、前記複数のビット線に所定の電圧を供給することを特徴とするフラッシュメモリデバイス。
  69. 請求項５７記載のフラッシュメモリデバイスにおいて、
    前記フラッシュメモリデバイスは、前記基板タブに前記プリチャージ電圧を印加している間、前記少なくとも１本のソース線を高インピーダンス状態とすることを特徴とするフラッシュメモリデバイス。
  70. 請求項５７記載のフラッシュメモリデバイスにおいて、
    前記フラッシュメモリデバイスは、前記基板タブに前記プリチャージ電圧を印加している間、前記少なくとも１本のソース線に所定の電圧を供給することを特徴とするフラッシュメモリデバイス。
  71. ソースからドレインへと直列接続されてセル列を形成する複数の浮遊ゲートメモリセルを有し、基板タブ上に形成されたＮＡＮＤ型浮遊ゲートメモリセルのメモリセル列を備えるＮＡＮＤ型浮遊ゲートメモリセル列であって、
    前記基板タブは、前記セル列の前記浮遊ゲートメモリセルにおけるチャネルのキャリアをプリチャージするためのプリチャージ電圧を印加し、
    前記ＮＡＮＤ型浮遊ゲートメモリセルのメモリセル列は、前記セル列において選択された浮遊ゲートメモリセルのゲートにゲートプログラム電圧を印加し、前記浮遊ゲートメモリセルのメモリセル列の前記チャネルにプログラム電圧又はプログラム禁止電圧を印加することにより、前記選択された浮遊ゲートメモリセルをプログラムすることを特徴とするＮＡＮＤ型浮遊ゲートメモリセル列。
  72. 請求項７１記載のＮＡＮＤ型浮遊ゲートメモリセル列において、
    前記セル列における浮遊ゲートメモリセルのゲートに接続された複数のワード線と、
    前記セル列における最初の浮遊ゲートメモリセルのドレインに接続された複数のビット線と、
    前記セル列における最後の浮遊ゲートメモリセルのソースに接続された少なくとも１本のソース線と、
    をさらに有することを特徴とするＮＡＮＤ型浮遊ゲートメモリセル列。
  73. 請求項７１記載のＮＡＮＤ型浮遊ゲートメモリセル列において、
    前記ＮＡＮＤ型浮遊ゲートメモリセルのメモリセル列は、前記浮遊ゲートメモリセルのメモリセル列の前記チャネルにプログラム禁止電圧を印加することを特徴とするＮＡＮＤ型浮遊ゲートメモリセル列。
  74. 請求項７１記載のＮＡＮＤ型浮遊ゲートメモリセル列において、
    前記浮遊ゲートメモリセルは、ＮＭＯＳ浮遊ゲートトランジスタであることを特徴とするＮＡＮＤ型浮遊ゲートメモリセル列。
  75. 請求項７１記載のＮＡＮＤ型浮遊ゲートメモリセル列において、
    前記浮遊ゲートメモリセルは、ＰＭＯＳ浮遊ゲートトランジスタであることを特徴とするＮＡＮＤ型浮遊ゲートメモリセル列。
  76. 請求項７１記載のＮＡＮＤ型浮遊ゲートメモリセル列において、
    前記ＮＡＮＤ型浮遊ゲートメモリセルのメモリセル列は、前記プリチャージ電圧の印加を終了した後に、前記基板タブを能動的に放電させることを特徴とするＮＡＮＤ型浮遊ゲートメモリセル列。
  77. 複数の消去ブロックにおいて行と列の形で配列されソースからドレインへと直列接続されて複数のセル列を形成する複数の浮遊ゲートメモリセルを有し、基板タブ上に形成されたＮＡＮＤ型メモリアレイと、
    制御回路と、
    前記浮遊ゲートメモリセルの行における１以上のゲートにそれぞれが接続された複数のワード線に接続された行デコーダと、
    １以上のセル列における最初の浮遊ゲートメモリセルにドレイン制御ゲートトランジスタを介してそれぞれが接続された複数のビット線と、
    １以上のセル列における最後の浮遊ゲートメモリセルにソース制御ゲートトランジスタを介して接続された少なくとも１本のソース線と、
    を有するＮＡＮＤ型フラッシュメモリデバイスであって、
    前記制御回路は、前記基板タブにプリチャージ電圧を印加して、前記複数のセル列の浮遊ゲートメモリセルにおけるキャリアのチャネルをプリチャージし、
    前記ＮＡＮＤ型フラッシュメモリデバイスは、選択された数のセル列の浮遊ゲートメモリセルにおいて選択された浮遊ゲートメモリセルのゲートに前記ワード線を介してゲートプログラム電圧を印加し、前記ビット線に所定のプログラム電圧又はプログラム禁止電圧を印加し、選択されていない浮遊ゲートメモリセルのゲートに高いパス電圧を印加することで、前記選択された浮遊ゲートメモリセルをプログラムすることを特徴とするＮＡＮＤ型フラッシュメモリデバイス。
  78. 請求項７７記載のＮＡＮＤ型浮遊ゲートメモリデバイスにおいて、
    前記ＮＡＮＤ型フラッシュメモリデバイスは、前記選択された浮遊ゲートメモリセルのプログラム中、前記ドレイン制御ゲートトランジスタをオンにし、前記ビット線に印加されている前記所定のプログラム電圧又はプログラム禁止電圧を印加することを特徴とするＮＡＮＤ型浮遊ゲートメモリデバイス。
  79. 請求項７７記載のＮＡＮＤ型浮遊ゲートメモリデバイスにおいて、
    前記ＮＡＮＤ型フラッシュメモリデバイスは、前記プリチャージ電圧及び前記プログラム電圧を前記選択された数のセル列に印加するとき、前記ソース制御ゲートトランジスタをオンにすることを特徴とするＮＡＮＤ型浮遊ゲートメモリデバイス。
  80. 請求項７７記載のＮＡＮＤ型浮遊ゲートメモリデバイスにおいて、
    前記ＮＡＮＤ型フラッシュメモリデバイスは、前記プリチャージ電圧及び前記プログラム電圧を前記選択された数のセル列に印加するとき、前記ソース制御ゲートトランジスタをオフにすることを特徴とするＮＡＮＤ型浮遊ゲートメモリデバイス。
  81. フラッシュメモリデバイスに接続されたホストを有するシステムであって、
    前記フラッシュメモリデバイスは、
    行と列の形で配列されて複数のセル列を形成する複数の浮遊ゲートメモリセルを有し、少なくとも１つの基板タブ上に形成されたＮＡＮＤ型メモリアレイと、
    前記浮遊ゲートメモリセルの行における１以上のゲートにそれぞれが接続された複数のワード線と、
    １以上のセル列における最初の浮遊ゲートメモリセルのドレインにそれぞれが接続された複数のビット線と、
    １以上のセル列における最後の浮遊ゲートメモリセルのソースに接続された少なくとも１本のソース線と、
    を有し、
    前記フラッシュメモリデバイスは、前記少なくとも１つの基板タブにプリチャージ電圧を印加して、前記複数のセル列の浮遊ゲートメモリセルにおけるチャネルをプリチャージし、
    前記フラッシュメモリデバイスは、選択された数のセル列それぞれにおいて選択された浮遊ゲートメモリセルのゲートに前記ワード線を介してゲートプログラム電圧を印加し、所定のプログラム電圧又はプログラム禁止電圧を前記ビット線を介して印加することで、前記選択された浮遊ゲートメモリセルをプログラムすることを特徴とするシステム。
  82. 請求項８１記載のシステムにおいて、
    前記ホストは、プロセッサであることを特徴とするシステム。
  83. 請求項８１記載のシステムにおいて、
    前記ホストは、コンピュータシステムであることを特徴とするシステム。
  84. 行と列の形で配列されて複数のセル列を形成する複数の浮遊ゲートメモリセルを有し、基板タブ上に形成されたＮＡＮＤ型メモリアレイと、
    前記浮遊ゲートメモリセルの行における１以上のゲートにそれぞれが接続された複数のワード線と、
    １以上のセル列における最初の浮遊ゲートメモリセルのドレインにそれぞれが接続された複数のビット線と、
    １以上のセル列における最後の浮遊ゲートメモリセルのソースに接続された少なくとも１本のソース線と、
    前記基板タブにプリチャージ電圧を印加する手段と、
    選択された数のセル列それぞれにおいて選択された浮遊ゲートメモリセルをプログラムする手段と、
    選択された数のセル列それぞれにおいて選択された浮遊ゲートメモリセルのプログラムを禁止する手段と、
    を有することを特徴とするフラッシュメモリデバイス。
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