JP2011003850A - 半導体記憶装置 - Google Patents

Abstract

【課題】動作安定性を向上出来る半導体記憶装置を提供すること。
【解決手段】データ保持可能なメモリセルＭＴが配置されたメモリセルアレイ２と、前記メモリセルＭＴのゲートに接続されたワード線ＷＬと、前記メモリセルＭＴのドレインに電気的に接続されたビット線ＢＬと、前記メモリセルＭＴのソースに電気的に接続されたソース線ＳＬと、前記ワード線ＷＬを選択するロウデコーダ４と、読み出し動作時において、前記ビット線ＢＬに読み出されたデータをセンス・増幅するセンスアンプ３と、前記メモリセルＭＴが形成されたウェル領域２２と、前記ソース線ＳＬとの間を接続可能な第１ＭＯＳトランジスタ１５とを具備し、前記第１ＭＯＳトランジスタ１５は、前記ロウデコーダ４または前記センスアンプ３と、前記メモリセルアレイ２との間に配置される。
【選択図】図３

Description

この発明は、半導体記憶装置に関する。

従来、不揮発性の半導体メモリとしてＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、データの読み出し時やベリファイ時には、メモリセルのソースと、メモリセルが形成されたウェル領域とに、所定の電位を与える必要がある。これらの電位を与えるための金属配線層の配置方法には、種々の提案がなされている（例えば、特許文献１参照）。これらの配線は、配線抵抗が小さくなるよう配置することが望ましく、金属配線層の長さが長くなると、配線抵抗の影響が無視出来ない程度に大きくなり、誤読み出しや誤書き込みの原因となる、という問題があった。

また、データの読み出し時においては、ＭＯＳトランジスタによってソース線に一定の電位を与える必要がある。この際、このＭＯＳトランジスタのゲート・ソース間電圧が閾値近傍の値であると、ＭＯＳトランジスタの動作が不安定となり、読み出し精度が低下するという問題があった。

特開２００９−０３３０９９号公報

この発明は、動作安定性を向上出来る半導体記憶装置を提供する。

この発明の一態様に係る半導体記憶装置は、データ保持可能なメモリセルと、複数の前記メモリセルが配置されたメモリセルアレイと、前記メモリセルのゲートに接続されたワード線と、前記メモリセルのドレインに電気的に接続されたビット線と、前記メモリセルのソースに電気的に接続されたソース線と、前記ワード線を選択するロウデコーダと、読み出し動作時において、前記ビット線に読み出されたデータをセンス・増幅するセンスアンプと、前記メモリセルが形成されたウェル領域と、前記ソース線との間を接続可能な第１ＭＯＳトランジスタとを具備し、前記第１ＭＯＳトランジスタは、前記ロウデコーダまたは前記センスアンプと、前記メモリセルアレイとの間に配置される。

本発明によれば、動作安定性を向上出来る半導体記憶装置を提供出来る。

この発明の第１実施形態に係るフラッシュメモリのブロック図。 この発明の第１実施形態に係るメモリセルの閾値分布を示すグラフ。 この発明の第１実施形態に係るフラッシュメモリのブロック図。 この発明の第１実施形態に係るメモリセルアレイの平面図。 図４におけるＹ１−Ｙ１’線に沿った断面図。 この発明の第１実施形態に係るウェルドライバ及びショート回路の平面図。 この発明の第１実施形態に係るウェルドライバ及びショート回路の平面図。 この発明の第１実施形態に係るウェルドライバ及びショート回路の平面図。 図６におけるＹ２−Ｙ２’線に沿った断面図。 図６におけるＹ３−Ｙ３’線に沿った断面図。 図６におけるＸ１−Ｘ１’線に沿った断面図。 この発明の第１実施形態に係るＮＡＮＤストリングの回路図。 この発明の第１実施形態に係るＮＡＮＤストリングの断面図。 この発明の第１実施形態に係る読み出し電圧のグラフ。 この発明の第１実施形態に係るＮＡＮＤストリングの回路図。 この発明の第２実施形態に係るソース線ドライバの回路図。 この発明の第２実施形態に係るフラッシュメモリのブロック図。 この発明の第２実施形態に係る読み出し動作のフローチャート。 ＭＯＳトランジスタの動作特性を示すグラフ。 この発明の第２実施形態に係るソース線ドライバの特性を示すグラフ。 この発明の第１、第２実施形態の変形例に係るフラッシュメモリのブロック図。 この発明の第１、第２実施形態の変形例に係るフラッシュメモリのブロック図。 この発明の第１、第２実施形態に係るセンスアンプの回路図。

以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１の実施形態］
この発明の第１の実施形態に係る半導体記憶装置について、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

＜ＮＡＮＤ型フラッシュメモリの構成例について＞
図１は、この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２、センスアンプ３、ロウデコーダ４、ＭＯＳトランジスタ５、ソース線ドライバ６、ウェルドライバ７、ショート回路８、入出力パッド群９、及び制御回路１０を備えている。

まずメモリセルアレイ２について説明する。メモリセルアレイ２は、複数（（Ｎ＋１）個、Ｎは１以上の自然数）のメモリブロックＢＬＫ０〜ＢＬＫＮを備えている。以下、メモリブロックＢＬＫ０〜ＢＬＫＮを区別しない場合には、単にメモリブロックＢＬＫと呼ぶことにする。なお、メモリブロックＢＬＫが１個だけ設けられる場合であっても良い。メモリブロックＢＬＫの各々は、（ｍ＋１）個（（ｍ＋１）は１以上の自然数）のＮＡＮＤストリング１１を備えている。

ＮＡＮＤストリング１１の各々は、（ｎ＋１）個（（ｎ＋１）は２以上の自然数であり、例えば８個、１６個、３２個、６４個等、限定されない）のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレインは選択トランジスタＳＴ１のソースに接続され、他端側のソースは選択トランジスタＳＴ２のドレインに接続されている。

メモリブロックＢＬＫの各々において、同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬｎのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬｎを、単にワード線ＷＬと呼ぶことがある。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。

上記構成のメモリセルアレイ２において、同一列にあるＮＡＮＤストリング１１における選択トランジスタＳＴ１のドレインは、同一のビット線ＢＬ０〜ＢＬｍに共通に接続されている。ビット線ＢＬ０〜ＢＬｍについても、単にビット線ＢＬと呼ぶことがある。すなわちビット線ＢＬは、複数のメモリブロックＢＬＫ間で、ＮＡＮＤストリング１１を共通接続する。他方、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳは、同一のメモリブロックＢＬＫ内において、ＮＡＮＤストリング１１を共通接続する。また、メモリセルアレイ２に含まれるＮＡＮＤストリング１１は、同一のソース線ＳＬに共通接続されている。

また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、また読み出される。この単位をページと呼ぶ。更に、同一のメモリブロックＢＬＫ内におけるＮＡＮＤストリング１１は一括してデータが消去される。すなわち、メモリブロックＢＬＫが消去単位となる。

図２は、上記メモリセルトランジスタＭＴの閾値分布を示すグラフである。図２において横軸は閾値電圧Ｖthを示し、縦軸はメモリセルトランジスタＭＴの存在確率を示す。

図示するように、各々のメモリセルトランジスタＭＴは４値（4-levels）のデータ（２ビットデータ）を保持出来る。すなわちメモリセルトランジスタＭＴは、閾値電圧Ｖthの低い順に消去レベル（“Ｅｒ”）、Ａレベル、Ｂレベル、及びＣレベルの４つの状態（４種のデータ）を取り得る。消去レベルの閾値電圧ＶthＥは、ＶthＥ＜ＶＥＡである。Ａレベルの閾値電圧ＶthＡは、ＶＥＡ＜ＶthＡ＜ＶＡＢである。Ｂレベルの閾値電圧ＶthＢは、ＶＡＢ＜ＶthＢ＜ＶＢＣである。Ｃレベルの閾値電圧ＶthＣは、ＶＢＣ＜ＶthＣである。そして、例えば電圧ＶＡＢが０Ｖである。しかし、ＶＢＣが０Ｖであっても良い。またメモリセルトランジスタＭＴが保持可能なデータは、上記４値に限らない。例えば２値（１ビットデータ）、８値（３ビットデータ）、または１６値（４ビットデータ）などであっても良い。

図１に戻ってフラッシュメモリ１の構成についての説明を続ける。センスアンプ３は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。この際センスアンプ３は、ビット線ＢＬに流れる電流をセンスすることにより、全ビット線ＢＬにつき一括してデータを判別する。なお電流の代わりに、電圧をセンスしても良い。またデータの書き込み時には、ビット線ＢＬに書き込みデータを転送する。

ロウデコーダ４は、データの書き込み動作時、読み出し動作時、及び消去時において、外部から与えられるロウアドレスＲＡに基づいて、いずれかのメモリブロックＢＬＫに接続されたセレクトゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬを選択して、電圧を印加する。

ソース線ドライバ６は、ソース線ＳＬに電圧を与える。ソース線ドライバ６は、ｎチャネルＭＯＳトランジスタ１２及びオペアンプ１３を備えている。オペアンプ１３は、ソース線ＳＬの電位を、例えば制御回路１０から与えられる基準電圧ＶＲＥＦと比較する。そして比較結果を信号ＳＲＣＶＳＳとして出力する。ＭＯＳトランジスタ１２は、ソースが接地され、ドレインがソース線ＳＬに接続され、ゲートに信号ＳＲＣＶＳＳが与えられる。ＭＯＳトランジスタ１２は、例えばメモリセルトランジスタＭＴよりもゲート絶縁膜の膜厚が大きい高耐圧型のトランジスタである。

本構成において、ソース線ＳＬの電位がＶＲＥＦを超えるとＭＯＳトランジスタ１２がオン状態とされる。これにより、ソース線ＳＬの電位はほぼＶＲＥＦに維持される。ＶＲＥＦの値は、例えば制御回路１０によって種々設定可能であり、０Ｖやまたは正の電位である。

ウェルドライバ７は、メモリセルトランジスタＭＴが形成されるウェル領域に電圧を与える。ウェルドライバ７は、ｎチャネルＭＯＳトランジスタ１４を備えている。ＭＯＳトランジスタ１４は、ソースが接地され、ドレインがウェル領域に接続され、ゲートに信号ＷＥＬＶＳＳが入力される。信号ＷＥＬＶＳＳは、例えば制御回路１０によって与えられる。ＭＯＳトランジスタ１４もＭＯＳトランジスタ１２と同様、高耐圧型のトランジスタである。そして、ＭＯＳトランジスタ１４がオン状態とされることにより、ウェル領域に０Ｖが与えられる。なお、例えばＭＯＳトランジスタ１４の数は、ＭＯＳトランジスタ１５の数よりも少なくされる。

ショート回路８は、ソース線ＳＬと上記ウェル領域とをショートする。ショート回路８は、ｎチャネルＭＯＳトランジスタ１５を備えている。ＭＯＳトランジスタ１５の電流経路の一端はソース線ＳＬに接続され、他端はウェル領域に接続され、ゲートに信号ＳＲＣＷＥＬが入力される。信号ＳＲＣＷＥＬは、例えば制御回路１０によって与えられる。ＭＯＳトランジスタ１５も高耐圧型のトランジスタである。そして、ＭＯＳトランジスタ１５がオン状態とされることにより、ソース線ＳＬとウェル領域とがショートされる。

ＭＯＳトランジスタ５の各々は、センスアンプ３とビット線ＢＬとを接続する。すなわち、ＭＯＳトランジスタ５の電流経路の一端はセンスアンプ３に接続され、他端はビット線（ＢＬ）に接続され、ゲートに信号ＢＬＳが入力される。信号ＢＬＳは、例えば制御回路１０によって与えられる。ＭＯＳトランジスタ５も高耐圧型のトランジスタである。

入出力パッド群は、図示せぬ複数のパッドを有する。パッドの各々には、外部から電源電圧ＶccやＶＳＳ（０Ｖ）等が与えられ、これらのパッドを介してフラッシュメモリ１に外部から電圧が供給される。

制御回路１０は、フラッシュメモリ１全体の動作の制御を司る。すなわち、データの読み出し、書き込み、及び消去を実行するために必要な処理を行い、また種々の信号を各回路へ転送する。

＜ＮＡＮＤ型フラッシュメモリの平面配置について＞
次に、上記構成のＮＡＮＤ型フラッシュメモリの、特にメモリセルアレイ２、センスアンプ３、ロウデコーダ４、ソース線ドライバ６、ウェルドライバ７、ショート回路８、及び入出力パッド群９の平面配置について、図３を用いて説明する。図３は、上記回路の配置を示すブロック図である。なお、ソース線ドライバ５についてはＭＯＳトランジスタ１２のみを示す。

図示するように、センスアンプ３は、半導体基板面内の第２方向に沿って、且つメモリセルアレイ２を挟むようにして配置される。図１を記載した紙面内における上側をセンスアンプ３−１と呼び、下側をセンスアンプ３−２と呼ぶ。センスアンプ３−１と３−２は、第２方向に直交する第１方向でメモリセルアレイ２を挟むようにして配置される。例えば、センスアンプ３−１は偶数ビット線ＢＬ０、ＢＬ２、ＢＬ４、…に対応して設けられ、センスアンプ３−２は奇数ビット線ＢＬ１、ＢＬ３、ＢＬ５、…に対応して設けられる。但し、センスアンプ３−１、３−２を区別しない場合には、一括してセンスアンプ３と呼ぶ。

またロウデコーダ４は、第１方向に沿って、且つメモリセルアレイ２を挟むようにして配置される。図１を記載した紙面内における左側をロウデコーダ４−１と呼び、右側をロウデコーダ４−２と呼ぶ。ロウデコーダ４−１と４−２は、第２方向でメモリセルアレイ２を挟むようにして配置される。なお、ロウデコーダ４−１、４−２を区別しない場合には、一括してロウデコーダ４と呼ぶ。

入出力パッド群９は、第２方向に沿って設けられ、メモリセルアレイ２と共にセンスアンプ３−２を第１方向で挟むようにして配置される。すなわち入出力パッド群９は、センスアンプ３−１、３−２のうち、センスアンプ３−１よりもセンスアンプ３−２に近接して配置される。そして入出力パッド群９内において、複数の入出力パッド１６が、第２方向に沿って配置されている。

制御回路１０は、メモリセルアレイ２の四隅に隣接するようにして配置される。図中において、四隅に配置された各制御回路を、制御回路１０−１〜１０−４と呼ぶ。制御回路１０−１は、センスアンプ３−１とロウデコーダ４−１とに隣接して配置される。制御回路１０−２は、センスアンプ３−１とロウデコーダ４−２とに隣接して配置される。制御回路１０−３は、センスアンプ３−２とロウデコーダ４−１とに隣接して配置される。制御回路１０−４は、センスアンプ３−２とロウデコーダ４−２とに隣接して配置される。なお、制御回路１０−１〜１０−４も区別しない場合には、一括して制御回路１０と呼ぶ。

ソース線ドライバ６は、メモリセルアレイ２とセンスアンプ３−２との間の領域に配置される。より具体的には、ソース線ドライバ６のＭＯＳトランジスタ１２が、メモリセルアレイ２とセンスアンプ３−２との間に配置される。そしてＭＯＳトランジスタ１２のゲートは制御回路１０−３まで引き出され、制御回路１０−３内部に配置されたオペアンプ１３から信号ＳＲＣＶＳＳが与えられる。

ウェルドライバ７は、メモリセルアレイ２とセンスアンプ３−１との間の領域に配置される。より具体的には、ウェルドライバ７のＭＯＳトランジスタ１４が、メモリセルアレイ２とセンスアンプ３−１との間に配置される。そしてＭＯＳトランジスタ１４のゲートは制御回路１０−１まで引き出され、制御回路１０−１によって信号ＷＥＬＶＳＳが与えられる。

ショート回路８も、メモリセルアレイ２とセンスアンプ３−１との間の領域に配置される。より具体的には、ショート回路８のＭＯＳトランジスタ１５が、メモリセルアレイ２とセンスアンプ３−１との間に配置される。そしてＭＯＳトランジスタ１５のゲートは制御回路１０−１まで引き出され、制御回路１０−１によって信号ＳＲＣＷＥＬが与えられる。

以上の構成において、メモリセルアレイ２上には、ソース線ＳＬ、メモリセルトランジスタＭＴが形成されたｐ型ウェル領域に接続されたウェル線ＷＥＬ＿Ｌ、及び電圧ＶＳＳを伝送する電源線ＶＳＳ＿Ｌが、第１方向に沿ったストライプ形状に形成されている。これらの配線は、メモリセルアレイ２とセンスアンプ３−１との間の領域、及びメモリセルアレイ２とセンスアンプ３−２との間の領域まで引き出されている。そして、引き出された領域内において、ＭＯＳトランジスタ１２はソース線ＳＬ及び電源線ＶＳＳ＿Ｌに接続され、ＭＯＳトランジスタ１４はウェル線ＷＥＬ＿Ｌ及び電源線ＶＳＳ＿Ｌに接続され、ＭＯＳトランジスタ１５はソース線ＳＬ及びウェル線ＷＥＬ＿Ｌに接続される。なお、図示の都合上、図３では各配線を重ねて記載しているが、各配線がどのレベルに配置され、どのように交差するかは、図３に限定されるものでは無い。

＜メモリセルアレイ２の平面及び断面構造について＞
次に上記構成のメモリセルアレイ２の平面及び断面構成について説明する。まず、図４を用いて平面構成について説明する。図４は、メモリセルアレイ１０の一部領域の平面図である。

図示するように、半導体基板２０中には第１方向に沿ったストライプ形状の素子領域ＡＡが、第２方向に沿って複数設けられている。隣接する素子領域ＡＡ間には素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。半導体基板２０上には、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳが形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域には、浮遊ゲートＦＧが設けられている。そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。第１方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線とセレクトゲート線との間の素子領域ＡＡ中には、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。

第１方向で隣接するセレクトゲート線ＳＧＤ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、第１方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。また、第１方向で隣接するセレクトゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上にはコンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は、図示せぬソース線に接続される。

次に上記構成のメモリセルアレイ２の断面構成について、図５を用いて説明する。図５は、ＮＡＮＤストリング１１のビット線方向（第１方向）に沿った断面図であり、図４におけるＹ１−Ｙ１’線に沿った断面図である。

図示するように、ｐ型半導体基板２０の表面領域内にｎ型ウェル領域２１が形成され、ｎ型ウェル領域２１の表面領域内にｐ型ウェル領域２２が形成されている。ｐ型ウェル領域２２上にはゲート絶縁膜２３が形成され、ゲート絶縁膜２３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜２３上に形成された多結晶シリコン層２４、多結晶シリコン層２４上に形成されたゲート間絶縁膜２５、及びゲート間絶縁膜２５上に形成された多結晶シリコン層２６を有している。ゲート間絶縁膜２５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜、またはそれらを含む積層構造、またはＴｉＯ_２、ＨｆＯ_２、Ａｌ_２Ｏ_３、ＨｆＡｌＯ_ｘ、ＨｆＡｌＳｉ膜とシリコン酸化膜またはシリコン窒化膜との積層構造で形成される。またゲート絶縁膜２３はトンネル絶縁膜として機能するものである。

メモリセルトランジスタＭＴにおいては、多結晶シリコン層２４は浮遊ゲート（ＦＧ）として機能する。他方、多結晶シリコン層２６は、ビット線に直交する方向で隣接するもの同士で共通接続されており、制御ゲート電極（ワード線ＷＬ）として機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層２４、２６はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層２４、２６が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層２４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層２６の電位は、一定の電位、またはフローティングの状態とされる。ゲート電極間に位置する半導体基板２０表面内には、ｎ^＋型不純物拡散層２７が形成されている。不純物拡散層２７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層２７、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。

半導体基板２０上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２８が形成されている。層間絶縁膜２８中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）２７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２８上には、コンタクトプラグＣＰ２に接続される金属配線層２９が形成されている。金属配線層２９はソース線ＳＬの一部として機能する。また層間絶縁膜２８中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）２７に達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜２８上に、コンタクトプラグＣＰ３に接続される金属配線層３０が形成されている。

層間絶縁膜２８上には、金属配線層２９、３０を被覆するようにして、層間絶縁膜３１が形成されている。そして層間絶縁膜３１中に、金属配線層３０に達するコンタクトプラグＣＰ４が形成されている。そして、層間絶縁膜３１上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層３２が形成されている。金属配線層３２はビット線ＢＬとして機能する。また、コンタクトプラグＣＰ３、ＣＰ４及び金属配線層３０が、図４におけるコンタクトプラグＣＰ１に相当する。

層間絶縁膜３１上には、金属配線層３２を被覆するようにして、層間絶縁膜３３が形成されている。そして層間絶縁膜３３上に、メモリセルアレイ２の上部を被覆する金属配線層３４が形成されている。金属配線層３４は、例えば図３で説明したソース線ＳＬとして機能し、図示せぬ領域にて、金属配線層２９と接続されている。

なお、メモリセルアレイ２においていくつかの素子領域ＡＡは、シャント領域となる。シャント領域においても、図５に示すＮＡＮＤストリング１１と同様の構成が設けられる。しかし、シャント領域における構造は、データを保持するためのものでは無く、ダミーである。そしてシャント領域内では、ウェル領域２２とのコンタクトや、金属配線層２９、３４のコンタクト等が図られる。

例えばあるシャント領域では、図５の構造において不純物拡散層２７が除去され、コンタクトプラグＣＰ３がウェル領域２２に接している。そして、金属配線層３２がビット線ＢＬでは無くウェル線ＷＥＬ＿Ｌとして機能する。別のシャント領域では、コンタクトプラグＣＰ１が排され、金属配線層３２は電圧ＶＳＳを伝送する電源線ＶＳＳ＿Ｌとして機能する。更に別のシャント領域では、コンタクトプラグＣＰ１が排され、金属配線層３２を介して金属配線層２９と３４とが接続される。

また、第３層目の金属配線層３４も、メモリセルアレイ２上のある領域ではソース線ＳＬとして機能し、シャント領域において金属配線層２９と接続される。別の領域では、金属配線層３４はウェル線ＷＥＬ＿Ｌとして機能し、シャント領域において金属配線層３２及びコンタクトプラグＣＰ１を介してウェル領域２２に接続される。また別の領域では、金属配線層３４は電源線ＶＳＳ＿Ｌとして機能する。

＜ウェルドライバ７及びショート回路８の平面及び断面構造について＞
次に、ウェルドライバ７及びショート回路８の平面及び断面構造について説明する。まず平面構造について図６乃至図８を用いて説明する。図６は、図３におけるセンスアンプ３−１とメモリセルアレイ２との間の一部領域の平面図である。図７及び図８は、多層配線の理解の助けのために図６と同じ領域を示しており、図７は素子領域及びゲート電極と、その上に設けられる第２層目の金属配線層の平面パターンを示し、図８は第２層目の上層に設けられる第３層目の金属配線層の平面パターンを示している。なお、図７及び図８において、斜線を付した領域が、それぞれ第２、第３層目の金属配線層である。また、図面の簡略化のために、第２層目の金属配線層の下層にある第１層目の金属配線層については、図示を省略している。

まず、半導体基板２０上の構成について、図６及び図７を参照して説明する。図示するように、半導体基板２０中には素子領域ＡＡ１、ＡＡ２が設けられている。素子領域ＡＡ１、ＡＡ２は、第２方向に沿って配列されている。各素子領域間の領域には素子分離領域ＳＴＩ（図示せず）が形成され、素子領域間を電気的に分離している。なお、図中では素子領域ＡＡ１が１個、素子領域ＡＡ２が２個、設けられる場合を示しているが、勿論、この数に限られるものでは無い。

素子領域ＡＡ１上には、第２方向に沿ったストライプ形状のゲート電極４０が形成され、また図示せぬ不純物拡散層が形成されている。そしてこれらによって、ウェルドライバ７のＭＯＳトランジスタ１４が形成されている。

素子領域ＡＡ２上には、第２方向に沿ったストライプ形状のゲート電極４１が形成され、また図示せぬ不純物拡散層が形成されている。そしてこれらによって、ショート回路８のＭＯＳトランジスタ１５が形成されている。

次に、第２層目の金属配線層について、引き続き図６及び図７を参照して説明する。素子領域ＡＡ１上には、第２方向に沿ったストライプ形状の、第２層目の金属配線層４２、４３が設けられている。金属配線層４２はウェル領域２２に電気的に接続され、ウェル線ＷＥＬ＿Ｌとして機能する。金属配線層４２は、コンタクトプラグＣＰ５によって、ＭＯＳトランジスタ１４のドレインに接続されている。また金属配線層４３にはＶＳＳが与えられ、電源線ＶＳＳ＿Ｌとして機能する。金属配線層４３は、コンタクトプラグＣＰ６によって、ＭＯＳトランジスタ１４のソースに接続されている。

上記金属配線層４２は、素子領域ＡＡ２上まで延びている。また素子領域ＡＡ２上には、第２方向に沿ったストライプ形状の、第２層目の金属配線層４４が設けられており、素子領域ＡＡ１上のゲート電極４０上をも通過する。金属配線層４４は金属配線層２９（図５参照）に電気的に接続され、ソース線ＳＬとして機能する。金属配線層４４は、コンタクトプラグＣＰ８によって、ＭＯＳトランジスタ１５の電流経路の一端となる不純物拡散層に接続されている。また金属配線層４２は、コンタクトプラグＣＰ７によって、ＭＯＳトランジスタ１５の電流経路の他端となる不純物拡散層に接続されている。

メモリセルアレイ２内の第２層目の金属配線層３２は、メモリセルアレイ２とセンスアンプ３−１との境界部分にまで引き出されている。前述のように、金属配線層３２はビット線ＢＬ、ウェル線ＷＥＬ＿Ｌ、または電源線ＶＳＳ＿Ｌとして機能するものである（一部はソース線ＳＬとして機能しても良い）。また、センスアンプ３−１からは、第２層目の金属配線層４５、４６が、当該領域まで引き出されている。金属配線層３２と４５は、対応するもの同士が、図示せぬ第１層目の金属配線層によって接続されている。すなわち、金属配線層４５も、ビット線ＢＬ、ウェル線ＷＥＬ＿Ｌ、または電源線ＶＳＳ＿Ｌとして機能する。金属配線層４６は、例えば電源線ＶＳＳ＿Ｌや、その他の必要な信号の伝送線として機能する。

次に、第３層目の金属配線層について、図６及び図８を参照して説明する。図示するように、メモリセルアレイ２内の第３層目の金属配線層３４も、メモリセルアレイ２とセンスアンプ３−１との境界部分にまで引き出されている。

ソース線ＳＬ、ウェル線ＷＥＬ＿Ｌ、及び電源線ＶＳＳ＿Ｌとして機能する金属配線層３４は、ＭＯＳトランジスタ１４、１５の上面を被覆するように設けられている。ソース線ＳＬとして機能する金属配線層３４は、コンタクトプラグＣＰ１４によって、第２層目の金属配線層４４と接続されている。ウェル線ＷＥＬ＿Ｌとして機能する金属配線層３４は、コンタクトプラグＣＰ９によって、第２層目の金属配線層４２と接続されている。電源線ＶＳＳ＿Ｌとして機能する金属配線層３４は、コンタクトプラグＣＰ１０によって、第２層目の金属配線層４３と接続されている。この金属配線層３４は、コンタクトプラグＣＰ１３によって、電源線ＶＳＳ＿Ｌとして機能する金属配線層４６とも接続されている。また金属配線層４３は、コンタクトプラグＣＰ１１、第３層目の金属配線層４７、及びコンタクトプラグＣＰ１２を介して、電源線ＶＳＳ＿Ｌとして機能する金属配線層４６とも接続されている。

更に、第２方向に沿ったストライプ形状の、第３層目の金属配線層４８〜５０が設けられている。これらの金属配線層４８〜５０はそれぞれ、信号ＢＬＳ、ＷＥＬＶＳＳ、ＳＲＣＷＥＬの伝送線として機能する。

なお、図６乃至図８の例では、ＭＯＳトランジスタ１４、１５は、メモリセルアレイ２寄りの不純物拡散層にウェル線ＷＥＬ＿Ｌが接続され、センスアンプ３−１寄りの不純物拡散層に電源線ＶＳＳ＿Ｌまたはソース線ＳＬが接続されている。しかし、この例に限定されるものでは無い。

次に、上記構成のウェルドライバ７及びショート回路８の断面構造について、図９乃至図１１を用いて説明する。図９乃至図１１はそれぞれ、図６におけるＹ２−Ｙ２’線、Ｙ３−Ｙ３’線、及びＸ１−Ｘ１’線に沿った断面図である。

図示するように、半導体基板２０中には素子領域ＡＡ１、ＡＡ２が形成され、その周囲を素子分離領域ＳＴＩが取り囲んでいる。素子領域ＡＡ２の表面内には、ＭＯＳトランジスタ１５のそれぞれ電流経路の一端及び他端となる不純物拡散層５１、５２が、互いに離隔して形成されている。不純物拡散層５１、５２間の半導体基板２０上には、ゲート絶縁膜５３を介在して、ゲート電極４１が形成されている。ゲート電極４１は、例えば多結晶シリコン層５４、５５が順次積層された構造を有している。この多結晶シリコン層５４、５５は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層２４、２６と同時に形成され得る。またゲート電極４１は、２つの素子領域ＡＡ２を跨ぐようにして形成されている。より具体的には、多結晶シリコン層５４は、各素子領域ＡＡ２上に形成され、多結晶シリコン層５５が第２方向においてこの２つの多結晶シリコン層５４を取り囲むようにして形成される。

また、素子領域ＡＡ１の表面内には、ＭＯＳトランジスタ１４のそれぞれソース及びドレインとなる不純物拡散層５８、５９が、互いに離隔して形成されている。不純物拡散層５８、５９間の半導体基板２０上には、ゲート絶縁膜６０を介在して、ゲート電極４０が形成されている。ゲート電極４０は、例えば多結晶シリコン層６１、６２が順次積層された構造を有している。この多結晶シリコン層６１、６２も、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層２４、２６と同時に形成され得る。また多結晶シリコン層６２も、第２方向において多結晶シリコン層６１を取り囲むようにして形成される。

そして、上記ＭＯＳトランジスタ１４、１５を被覆するようにして、半導体基板２０上に層間絶縁膜２８が形成され、層間絶縁膜２８中にはコンタクトプラグＣＰ１５、ＣＰ１６、ＣＰ１９、ＣＰ２０、ＣＰ２４、ＣＰ２５が形成されている。コンタクトプラグＣＰ１５、ＣＰ１６はそれぞれ、不純物拡散層５１、５２に接続されている。コンタクトプラグＣＰ２４は多結晶シリコン層５５に接続されている。また、コンタクトプラグＣＰ１９、ＣＰ２０はそれぞれ、不純物拡散層５８、５９に接続されている。コンタクトプラグＣＰ２５は多結晶シリコン層６２に接続されている。

層間絶縁膜２８上には、第１層目の金属配線層５６、５７、６３〜６５が形成されている。金属配線層５６、５７はそれぞれ、ＭＯＳトランジスタ１５のコンタクトプラグＣＰ１５、ＣＰ１６に接続される。また金属配線層６３、６４はそれぞれ、ＭＯＳトランジスタ１４のコンタクトプラグＣＰ１９、ＣＰ２０に接続される。金属配線層６５は、第２方向に沿ったストライプ形状を有し、複数設けられている。金属配線層６５は、ビット線ＢＬ、電源線ＶＳＳ＿Ｌ、ソース線ＳＬ、または信号ＷＥＬＶＳＳまたはＳＲＣＷＥＬの伝送線として機能する。ビット線ＢＬ、電源線ＶＳＳ＿Ｌ、及びソース線ＳＬとして機能する金属配線層６５は、図示せぬ領域において、金属配線層３２、４５に接続される。すなわち、金属配線層６５を介して、金属配線層３２と４５とが電気的に接続される。信号ＷＥＬＶＳＳまたはＳＲＣＷＥＬの伝送線として機能する金属配線層６５は、図示せぬ領域において、例えば制御回路１０に接続され、そしてコンタクトプラグＣＰ２５、ＣＰ２４にそれぞれ接続される。

上記の金属配線層５６、５７、６３〜６５を被覆するようにして、層間絶縁膜２８上に層間絶縁膜３１が形成されている。層間絶縁膜３１中には、コンタクトプラグＣＰ１７、ＣＰ１８、ＣＰ２１、ＣＰ２２が形成されている。コンタクトプラグＣＰ１７、１８はそれぞれ、金属配線層５６、５７に接続されている。コンタクトプラグＣＰ２１、２２はそれぞれ、金属配線層６３、６４に接続されている。

層間絶縁膜３１上には、第２層目の金属配線層３２、４２〜４６が形成されている。ソース線ＳＬとして機能する金属配線層４４はコンタクトプラグＣＰ１７に接続され、電源線ＶＳＳ＿Ｌとして機能する金属配線層４３はコンタクトプラグＣＰ２１に接続され、ウェル線ＷＥＬ＿Ｌとして機能する金属配線層４２はコンタクトプラグＣＰ１８、ＣＰ２２に接続される。すなわち、図７におけるコンタクトプラグＣＰ５は、金属配線層６４及びコンタクトプラグＣＰ２０、ＣＰ２２に相当する。コンタクトプラグＣＰ６は、金属配線層６３及びコンタクトプラグＣＰ１９、ＣＰ２１に相当する。またコンタクトプラグＣＰ７は、金属配線層５７及びコンタクトプラグＣＰ１６、ＣＰ１８に相当する。コンタクトプラグＣＰ８は、金属配線層５６及びコンタクトプラグＣＰ１５、ＣＰ１７に相当する。

層間絶縁膜３１上には、金属配線層３２、４２〜４６を被覆する層間絶縁膜３３が形成され、層間絶縁膜３３上には、第３層目の金属配線層３４、４７が形成されている。また層間絶縁膜３３中には、コンタクトプラグＣＰ９、ＣＰ１１、ＣＰ１２、ＣＰ１４が形成されている。そして、金属配線層４４と、ソース線として機能する金属配線層３４とが、コンタクトプラグＣＰ１４によって接続される。また金属配線層４２と、ウェル線ＷＥＬ＿Ｌとして機能する金属配線層３４とが、コンタクトプラグＣＰ９によって接続される。更に金属配線層４７は、コンタクトプラグＣＰ１１によって金属配線層４３に接続され、またコンタクトプラグＣＰ１２を介して金属配線層４６に接続される。

＜ＮＡＮＤ型フラッシュメモリの読み出し動作＞
次に、上記構成のＮＡＮＤ型フラッシュメモリにおける、データの読み出し動作について説明する。なお、以下に説明する読み出し動作は、データの書き込み時や消去時に行うベリファイ動作も同様である。

＜＜各信号線の電圧関係について＞＞
まず図１２を用いて、読み出し動作時における各信号線の電圧関係について説明する。図１２は、データの読み出し時におけるＮＡＮＤストリング１１の回路図である。以下では、ワード線ＷＬ１に接続されたメモリセルトランジスタＭＴに対して読み出しが行われる場合を例に説明する。

まず、図示せぬセンスアンプ３が、ＭＯＳトランジスタ５の電流経路を介して全ビット線ＢＬをプリチャージする。ソース線ドライバ６はソース線ＳＬに電圧ＶＲＥＦを印加する。ＶＲＥＦは例えば正の電圧である。また、制御回路１０は信号ＳＲＣＷＥＬを“Ｈ”レベルとすることで、ＭＯＳトランジスタ１５をオン状態とする。これによりショート回路８は、ソース線ＳＬとウェル領域２２とをショートする。従って、ウェル領域２２の電位ＶＰＷは、ソース線ＳＬと同じくＶＲＥＦとなる。

ロウデコーダ４はワード線ＷＬ１を選択し、選択ワード線ＷＬ１に読み出し電圧ＶＣＧＲを印加する。更にロウデコーダ４は、非選択ワード線ＷＬ０、ＷＬ２〜ＷＬｎに電圧ＶＲＥＡＤを印加する。更にロウデコーダ４は、セレクトゲート線ＳＧＤ、ＳＧＳに電圧（ＶＤＤ＋ＶＲＥＦ）を印加する。

電圧ＶＲＥＡＤは、保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。また電圧ＶＣＧＲは、読み出し対象となるメモリセルトランジスタに印加される電圧であり、読み出そうとするデータに応じて変化される。セレクトゲート線ＳＧＤ、ＳＧＳに印加される電圧（ＶＤＤ＋ＶＲＥＦ）は、選択トランジスタＳＴ１、ＳＴ２をオン状態とすることの出来る電圧である。

以上の結果、非選択ワード線ＷＬ０、ＷＬ２〜ＷＬｎに接続されたメモリセルトランジスタＭＴはオン状態となり、チャネルが形成される。また選択トランジスタＳＴ１、ＳＴ２もオン状態とされる。

そして、選択ワード線ＷＬ１に接続されたメモリセルトランジスタＭＴがオン状態となれば、ビット線ＢＬとソース線ＳＬとが電気的に導通状態となる。すなわち、ビット線ＢＬからソース線ＳＬへ電流が流れる。他方、オフ状態であれば、ビット線ＢＬとソース線ＳＬとは電気的に非導通状態となる。すなわち、ビット線ＢＬからソース線ＳＬへは電流は流れない。以上の動作により、全ビット線につき一括してデータが読み出される。

＜＜メモリセルトランジスタの電圧関係について＞＞
次に、メモリセルトランジスタＭＴの電圧関係について、以下“Ｅｒ”レベルのデータを読み出す場合を例に挙げて、図１３を用いて説明する。図１３は、ＮＡＮＤストリング１１の一部領域の断面図である。

図示するように、ソース線ＳＬ及びウェル領域２２には電圧ＶＲＥＦが印加されている。またセレクトゲート線ＳＧＳには電圧（ＶＤＤ＋ＶＲＥＦ）が印加され、ワード線ＷＬ０には電圧ＶＲＥＡＤが印加される。従って、選択トランジスタＳＴ２及びメモリセルトランジスタＭＴ０にはチャネル６６が形成される。選択トランジスタＳＴ１及びメモリセルトランジスタＭＴ２〜ＭＴｎも同様である。そして、選択ワード線ＷＬ１には電圧ＶＣＧＲが印加される。読み出しレベルが負である場合、電圧ＶＣＧＲの値は、電圧ＶＲＥＦから読み出しレベルの絶対値を減算した値である。つまり“Ｅｒ”レベルのデータを読み出す場合、電圧ＶＣＧＲ＝ＶＥＡ’＝（ＶＲＥＦ−｜ＶＥＡ｜）であり（図２参照）、好ましくはゼロ以上の値である。例えば電圧ＶＲＥＦ＝｜ＶＥＡ｜であれば、電圧ＶＣＧＲ＝ＶＥＡ’＝０Ｖとなる。

従って、メモリセルトランジスタＭＴ１においては、ゲート・ソース間電圧ＶＧＳとして、電圧ＶＥＡ（＜０Ｖ）が印加される。メモリセルトランジスタＭＴ１の保持するデータが“Ａ”レベル以上であれば、メモリセルトランジスタＭＴ１はオフ状態となり、セル電流は流れない。逆に、メモリセルトランジスタＭＴ１がオン状態となれば、当該トランジスタＭＴ１の保持するデータは“Ｅｒ”レベルであることが分かる。

読み出しレベルがゼロまたは正である場合、電圧ＶＣＧＲの値は、電圧ＶＲＥＦに読み出しレベルを加算した値となる。つまり“Ａ”レベルを読み出す場合、言い換えれば読み出しデータが“Ａ”レベル以下か“Ｂ”レベル以上かを判定する際には、ＶＡＢ＝０Ｖであるので（図２参照）、電圧ＶＣＧＲ＝ＶＡＢ’＝ＶＲＥＦとなる。また“Ｂ”レベルを読み出す場合、言い換えれば読み出しデータが“Ｂ”レベル以下か“Ｃ”レベルかを判定する際には、電圧ＶＣＧＲ＝ＶＢＣ’＝（ＶＲＥＦ＋ＶＢＣ）となる。

図１４は、読み出しレベルと電圧ＶＣＧＲとの関係を示すグラフである。図示するように、読み出しレベルが負であるデータを読み出す際には、ＶＲＥＦから読み出しレベルの絶対値を減算した値をＶＣＧＲとし、正であるデータを読み出す際には、ＶＲＥＦに読み出しレベルを加算した値をＶＣＧＲとする。これにより、ＶＣＧＲを常時０以上の値としつつ、メモリセルトランジスタＭＴのゲート・ソース間に、読み出しレベルの電圧を印加出来る。

＜ＮＡＮＤ型フラッシュメモリの書き込み動作＞
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリにおける、データの書き込み動作について、簡単に説明する。

図１５は、データの書き込み時におけるＮＡＮＤストリング１１の回路図である。以下では、ワード線ＷＬ１に接続されたメモリセルトランジスタＭＴに対して書き込みが行われる場合を例に説明する。

まず、図示せぬセンスアンプ３が、ＭＯＳトランジスタ５の電流経路を介して全ビット線ＢＬにデータを転送する。より具体的には、電荷蓄積層に電荷を注入して閾値電圧を上昇させるべきメモリセルトランジスタＭＴ（これを選択メモリセルと呼ぶ）が接続されたビット線ＢＬ（これを選択ビット線と呼ぶ）には、書き込み電圧（例えば０Ｖ）を印加する。他方、閾値電圧を上昇させるべきでないメモリセルトランジスタＭＴ（これを非選択メモリセルと呼ぶ）が接続されたビット線ＢＬ（これを非選択ビット線と呼ぶ）には、書き込み禁止電圧ＶＤＤ（＞０Ｖ）を印加する。

ロウデコーダ４はワード線ＷＬ１を選択し、選択ワード線ＷＬ１にプログラム電圧ＶＰＧＭを印加する。更にロウデコーダ４は、非選択ワード線ＷＬ０、ＷＬ２〜ＷＬｎに電圧ＶＰＡＳＳを印加する。更にロウデコーダ４は、セレクトゲート線ＳＧＤに電圧Ｖ１を印加し、セレクトゲート線ＳＧＳに０Ｖを印加する。

電圧ＶＰＧＭは、ＦＮ（Fowler-Nordheim）トンネリングにより電荷蓄積層に電荷を注入するための高電圧（例えば２０Ｖ）である。電圧ＶＲＥＡＤは、保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。また電圧Ｖ１は、選択トランジスタＳＴ１に対して０Ｖは通過させるがＶＤＤは通過させない電圧である。従って、選択ビット線に接続された選択トランジスタＳＴ１はオン状態となるが、非選択ビット線に接続された選択トランジスタＳＴ１はオフ状態となる。

以上の結果、選択メモリセルのチャネルは０Ｖとなり、制御ゲートとチャネルとの間に高い電位差が生じる。そのため、電荷蓄積層に電荷が注入され、閾値電圧が上昇される。他方、非選択メモリセルのチャネルは電気的にフローティングとなり、制御ゲートとのカップリングにより、制御ゲートとほぼ同程度の電位まで上昇する。その結果、電荷蓄積層への電荷の注入が抑制され、閾値電圧は上昇しない。

上記のプログラム動作の後、先に述べたベリファイ動作を行い、所望のデータが書き込まれたか否かを確認する。そして所望のデータが書き込まれるまで、上記プログラム動作及びベリファイ動作が繰り返される。

なお、上記プログラム動作の期間、ウェル領域２２の電位ＶＰＷは例えば０Ｖとされ、ソース線ＳＬの電位はある電位Ｖ１とされる。電位Ｖ１は０Ｖでも良く、Ｖ１＝ＶＰＷの場合には、ショート回路８のＭＯＳトランジスタ１５がオン状態とされても良い。

＜効果＞
以上のように、この発明の第１の実施形態に係る半導体記憶装置であると、ＮＡＮＤ型フラッシュメモリの動作安定性を向上出来る。本効果について、以下詳細に説明する。

ＮＡＮＤ型フラッシュメモリのメモリセルにおいては、より広い範囲の閾値領域を使用するために、プログラムセルの閾値として負の閾値領域を使用し得る。ＮＡＮＤ型フラッシュメモリでは、一般的に消去状態のメモリセルは負の閾値を有している。消去状態から負の閾値にプログラムする（図２の例において、“Ｅｒ”レベルから“Ａ”レベルにプログラムする）ためには、２つの方法が考え得る。まず、ワード線に負電圧を印加してベリファイを行う方法である。別の方法は、ワード線に正の電圧を与えつつソース線及びメモリセルのウェル（セルウェルと呼ぶ）に正の電圧を与えることにより、仮想的に負のゲート・ソース間電圧ＶＧＳを実現して、負の閾値領域でのベリファイを可能にする方法である。

後者の方法が、上記ＮＡＮＤ型フラッシュメモリの読み出し動作において説明した方法である。本方法であると、ソース線とセルウェルとを同電位にするため、両ノードをショートさせる必要がある。しかし、両ノードをショートさせるための配線における電圧降下が大きくなると、ソース線とセルウェルとの間の電位差が大きくなる。その結果、誤書き込み（誤読み出し）が発生し易くなり、ＮＡＮＤ型フラッシュメモリの動作安定性が悪化する懸念がある。

例えば、図３に示す構成において、ＭＯＳトランジスタ１４を制御回路１０内に配置するような場合には、ソース線及びセルウェルの配線を制御回路１０まで引き出さなければならず、配線における電圧降下は無視出来ないレベルになる。

また、ソース線及びセルウェルの配線は低抵抗であることが望まれる。従って、これらの配線の配線幅は大きくされるのが一般的である。また、これらをショートさせるためのＭＯＳトランジスタは高耐圧であることが求められ、比較的サイズの大きいトランジスタが使用される。この点、制御回路１０にはアドレス配線や種々の信号線等、非常に多数の配線が周辺から入り込み、これらは制御回路１０からセンスアンプ３やロウデコーダ４に分配される。よって、制御回路１０内部は非常に多くの配線が混在しており、この制御回路１０内部にソース線及びセルウェルの配線を引き込んで、ショートさせるためのトランジスタを配置することは困難である。また、そのような場合には、制御回路１０のレイアウトが圧迫され、ＮＡＮＤ型フラッシュメモリの面積が大きくなるという問題もある。

これに対して本実施形態に係る構成であると、ショート回路８（ＭＯＳトランジスタ１５）を、ウェルドライバ７（ＭＯＳトランジスタ１４）が設けられる領域に配置している。より具体的には、センスアンプ３−１とメモリセルアレイ２との間に配置している。センスアンプ３−１とメモリセルアレイ２との間に配置することで、メモリセルアレイ２内においてソース線ＳＬ及びウェル線ＷＥＬ＿Ｌとして機能する金属配線層（例えば第２層目の金属配線層等）に、ＭＯＳトランジスタ１５を直接接続できる。つまり、余計な引き出し配線が不要となる。従って、ソース線ＳＬとウェル線ＷＥＬ＿Ｌの配線を短くし、配線抵抗を無視出来る程度とすることが出来る。その結果、ソース線ＳＬとセルウェル２２との電位差を小さく出来、ＮＡＮＤ型フラッシュメモリの動作安定性を向上出来る。

更に、上記構成によれば、制御回路１０内にソース線ＳＬ及びウェル線ＷＥＬ＿Ｌを引き込む必要や、高耐圧型のトランジスタ１５を配置する必要が無い。そのため、制御回路１０内のレイアウトを簡略化し、ＮＡＮＤ型フラッシュメモリの面積の増大を抑制出来る。

また本実施形態に係る構成であると、入出力パッド群９に近い領域にソース線ドライバ６（ＭＯＳトランジスタ１２）を配置し、遠い領域にＭＯＳトランジスタ１４、１５を配置している。これにより、電源線ＶＳＳ＿Ｌの抵抗を低く抑えることが出来る。ソース線ＳＬには、ビット線ＢＬから大きなセル電流が流れる。従って、ＭＯＳトランジスタ１２によってソース線ＳＬに接続される電源線ＶＳＳ＿Ｌは、電位が上がり易い。しかし、入出力パッド群９の近くにＭＯＳトランジスタ１２を配置することで、この電源線ＶＳＳ＿Ｌを強力に接地することが出来、ソース線ドライバ６の動作性能を向上出来る。

他方、セルウェル２２にはセル電流は直接流れ込まない。従って、ＭＯＳトランジスタ１４を入出力パッド群９から遠い領域に配置したとしても、特に不具合は発生しない。このような配置とすることで、次のような効果も得られる。前述の通り、ウェルドライバ７の接地能力は、ソース線ドライバ６ほどに強力である必要は無い。従って、ＭＯＳトランジスタ１４の数はＭＯＳトランジスタ１２よりも少なくて良い。そこで、ＭＯＳトランジスタ１４を減らして空き領域となった領域に、ＭＯＳトランジスタ１５を配置出来る。そのため、ＭＯＳトランジスタ１２、１４、１５をより効率的に配置することが可能となり、ＮＡＮＤ型フラッシュメモリの面積を縮小出来る。

［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、ソース線ドライバ６におけるＭＯＳトランジスタ１２のゲート幅を可変にしたものである。以下では、第１の実施形態と異なる点についてのみ説明する。

＜ソース線ドライバ６について＞
図１６は、本実施形態に係るソース線ドライバ６の回路図である。図示するようにソース線ドライバ６は、第１の実施形態において図１を用いて説明した構成において、ＭＯＳトランジスタ１２を２つのＭＯＳトランジスタ１２−１、１２−２によって構成し、更に新たにＭＯＳトランジスタ７０、７１を追加したものである。

オペアンプ１３は、ソース線ＳＬの電位ＶＳＬと基準電圧ＶＲＥＦとを比較する。そして比較結果を信号ＳＲＣＶＳＳ１として出力する。より具体的には、ＶＳＬがＶＲＥＦを超えると、信号ＳＲＣＶＳＳ１を“Ｈ”レベルとする。

ＭＯＳトランジスタ１２−１は高耐圧型のｎチャネルＭＯＳトランジスタであり、ドレインがソース線ＳＬに接続され、ソースが接地され、ゲートに信号ＳＲＣＶＳＳ１が入力される。ＭＯＳトランジスタ１２−２も高耐圧型のｎチャネルＭＯＳトランジスタであり、ドレインがソース線ＳＬに接続され、ソースが接地され、ゲートに信号ＳＲＣＶＳＳ２が入力される。ＭＯＳトランジスタ１２−１、１２−２は、例えば同一サイズのＭＯＳトランジスタである。すなわち、同一のゲート幅を有し、同一の電流駆動力を有する。

ＭＯＳトランジスタ７０は高耐圧型のｎチャネルＭＯＳトランジスタであり、ドレインにオペアンプ１３の出力ノード（信号ＳＲＣＶＳＳ１の出力ノード）が接続され、ゲートに信号ＥＮＢが入力される。ＭＯＳトランジスタ７１も高耐圧型のｎチャネルＭＯＳトランジスタであり、ドレインがＭＯＳトランジスタ７０のソースに接続され、ソースが接地され、ゲートに信号ＥＮＢｎが入力される。そして、ＭＯＳトランジスタ７０のソースとＭＯＳトランジスタ７１のドレインとの接続ノードにおける電位が、信号ＳＲＣＶＳＳ２として出力される。信号ＥＮＢ、ＥＮＢｎは、例えば制御回路１０によって与えられる。

図１７は、本実施形態に係るＮＡＮＤ型フラッシュメモリの、メモリセルアレイ２、センスアンプ３、ロウデコーダ４、ソース線ドライバ６、ウェルドライバ７、及びショート回路８の平面配置を示すブロック図である。

図示するように、ソース線ドライバ６のＭＯＳトランジスタ１２−１、１２−２は、メモリセルアレイ２とセンスアンプ３−２との間に配置される。そして、それぞれのゲート電極は制御回路１０−３まで引き出され、信号ＳＲＣＶＳＳ１、ＳＲＣＶＳＳ２が与えられる。なお図１７では図示を省略しているが、入出力パッド群９は、ＭＯＳトランジスタ１４、１５よりもＭＯＳトランジスタ１２−１、１２−２に近接して配置されている。

＜制御回路１０によるソース線ドライバ６の制御について＞
次に、データの読み出し時における、制御回路１０によるソース線ドライバ６の制御について、図１８を用いて説明する。図１８は、データの読み出し時における制御回路１０の動作の一部のフローチャートである。

図示するように、制御回路１０はソース線ＳＬの電位ＶＳＬをモニタする（ステップＳ１０）。これは、制御回路１０が電位ＶＳＬとして設定しようとする値であって良い。そして制御回路１０は、この電位ＶＳＬが、予め定められた上限値より低いか否かを確認する。ＶＳＬが上限値より低ければ（ステップＳ１１、ＹＥＳ）、制御回路１０は信号ＥＮＢを“Ｈ”レベル、ＥＮＢｎを“Ｌ”レベルとする（ステップＳ１２）。その結果、信号ＳＲＣＶＳＳ２は信号ＳＲＣＶＳＳ１と同じレベルとなる。よって、ソース線ＳＬはＭＯＳトランジスタ１２−１、１２−２の両方によって駆動される。すなわち、ソース線ドライバ６のＭＯＳトランジスタ１２のゲート幅Ｗは、２つのＭＯＳトランジスタ１２−１、１２−２のゲート幅の和Ｗｃとなる（ステップＳ１３）。

他方、ＶＳＬが上限値より低くなければ（ステップＳ１１、ＮＯ）、制御回路１０は信号ＥＮＢを“Ｌ”レベル、ＥＮＢｎを“Ｈ”レベルとする（ステップＳ１４）。その結果、信号ＳＲＣＶＳＳ２は接地レベル（“Ｌ”レベル）に固定され、ＭＯＳトランジスタ１２−２はオフ状態となる。よって、ソース線ＳＬはＭＯＳトランジスタ１２−１によってのみ駆動される。すなわち、ソース線ドライバ６のＭＯＳトランジスタ１２のゲート幅Ｗは、Ｗｃ／２となる（ステップＳ１５）。

＜効果＞
本実施形態に係る構成であると、上記第１の実施形態で説明した効果が得られると共に、更にＮＡＮＤ型フラッシュメモリの動作安定性を向上出来る。本効果につき、以下詳細に説明する。

第１の実施形態で説明したように、メモリセルを負の閾値にプログラムする１つの方法として、ソース線を正のあるレベルにすることにより、仮想的に負のＶＧＳを実現して、ベリファイを行う方法がある。ソース線ＳＬのレベルは、第１の実施形態では読み出し中はＶＲＥＦ一定である場合について説明したが、動作や、目的の閾値レベルによって変わる場合がある。また、セル電流はメモリセルのデータパターンによってその都度異なる。セルのデータパターンを予測するのは困難であるが、セルソースのターゲットレベルは読み出し時やベリファイ時に知ることが可能である。

ソース線ＳＬのレベルを正の電圧に固定するためには、ソース線ＳＬに対して定常的に電流を流すと同時に、放電する必要がある。この放電は、ソース線ドライバ６のＭＯＳトランジスタ１２によって行われる。この際、セル電流によってＭＯＳトランジスタ１２のゲート電圧は大きく変化し得る。そのためＭＯＳトランジスタ１２には、より広い電圧範囲で安定的に動作させる必要がある。例えば、ソース線ＳＬのレベルが低く、セル電流が多い場合には、ＭＯＳトランジスタ１２のＶＧＳは大きくなり、より多くの電流を放電する必要がある。一方、ソース線ＳＬのレベルが低く、セル電流が少ない場合には、ＭＯＳトランジスタ１２のＶＧＳは非常に低くなり、ＭＯＳトランジスタ１２の閾値近傍のゲートレベルになる場合もある。しかし、閾値近傍での動作は不安定になりやすいという問題がある。

この点につき、図１９を用いて説明する。図１９は、ソース線の放電用のＭＯＳトランジスタのドレイン電圧Ｖｄ（＝ソース線の電圧ＶＳＬ）に対するドレイン電流Ｉｄ（＝セル電流Ｉcell）の特性を示すグラフである。

図示するように、あるセル電流Ｉcell１を考えた場合、ＭＯＳトランジスタのゲート電圧Ｖｇが高いほど、より低いセルソースレベル（ソース線電圧）を実現できる。また、あるセルソースレベルＶcelsrc１を考えた場合、ＭＯＳトランジスタのゲート電圧Ｖｇが高いほど、より多くのセル電流を放電することができる。ゲート電圧によってある範囲のセルソースレベルに対応することが可能であるが、ゲート電圧の条件は、そのゲート電圧をコントロールするオペアンプの電源電圧による。また、セル電流が極端に少ない状態(Ｉcell_min)で高いセルソースレベルＶcelsrc２を実現しようとした場合、ゲート電圧が閾値Ｖthn近傍となり、ＭＯＳトランジスタの動作が不安定になってしまう。

これに対して本実施形態に係る構成であると、制御回路１０は、セルソースレベルに応じてＭＯＳトランジスタ１２のゲート幅を変化させて、駆動力を制御する。より具体的には、セルソースレベルが高い場合には、ソース線ＳＬを放電するＭＯＳトランジスタ１２のゲート幅Ｗは小さくてよいため、ＭＯＳトランジスタ１２−１のみを使用する。他方、セルソースレベルが低いときは、より高い放電能力が必要となるため、ＭＯＳトランジスタ１２−１のみならずＭＯＳトランジスタ１２−２も同時に使用する。

この点につき、図２０を用いて説明する。図２０は、本実施形態に係るＭＯＳトランジスタ１２のドレイン電圧Ｖｄ（＝ソース線の電圧ＶＳＬ）に対するドレイン電流Ｉｄ（＝セル電流Ｉcell）の特性を示すグラフであり、紙面の右側がＭＯＳトランジスタ１２−１と１２−２の両方を使用する場合（Ｗ＝Ｗｃ）について示し、左側がＭＯＳトランジスタ１２−１のみを使用する場合（Ｗ＝Ｗｃ／２）について示している。

図示するように、極端に少ないセル電流Ｉcell_minにおいてあるセルソースレベルＶcelsrc１を実現しようとする場合、Ｗ＝Ｗｃの場合には、ＭＯＳトランジスタ１２のゲート電圧Ｖｇはほぼ閾値Ｖthn近傍のレベルとなり、動作が不安定となる。従ってこのようなセルソースレベルの場合には（図１８におけるステップＳ１１、ＮＯ）、制御回路１０は信号ＥＮＢ＝“Ｌ”、ＥＮＢｎ＝“Ｈ”として、ＭＯＳトランジスタ１２−２の使用を停止する。その結果、ＭＯＳトランジスタ１２のゲート幅ＷはＷｃ／２となる。ゲート幅Ｗが半分になることで、ＭＯＳトランジスタ１２は図２０の右側の特性を有するようになる。すなわち、同一のセルソースレベルＶcelsrcを実現するためのゲート電圧を高くすることが可能となる。その結果、ＭＯＳトランジスタ１２の動作安定性を向上出来る。

このように、所望のセルソースレベルに応じてＭＯＳトランジスタ１２のゲート幅（オン状態とさせるＭＯＳトランジスタ１２−１、１２−２の数）を変化させることにより、より広い範囲のセルソースレベル、セル電流に対応することが可能となる。

なお、図１８のフローチャート及び上記の説明では、セルソースレベルに応じてＭＯＳトランジスタ１２のゲート幅を制御する場合について説明した。しかし、前述の通りセルソースレベルだけでなくセル電流も、ＭＯＳトランジスタ１２のゲート幅を決定する要素となる。従って、セルソースレベルだけでなく、セル電流も考慮して、ＭＯＳトランジスタ１２のゲート幅を制御しても良い。または、セルソースレベルでは無くセル電流によって制御しても良い。この場合、セル電流がある下限値を下回った場合に、ＭＯＳトランジスタ１２のゲート幅ＷをＷｃ／２とすれば良い。

以上のように、この発明の第１、第２の実施形態に係る半導体記憶装置は、複数のメモリセルＭＴが配置されたメモリセルアレイ２と、メモリセルＭＴのゲートに接続されたワード線ＷＬと、メモリセルＭＴのドレインに電気的に接続されたビット線ＢＬと、メモリセルＭＴのソースに電気的に接続されたソース線ＳＬと、ワード線ＷＬを選択するロウデコーダ４と、読み出し動作時においてビット線ＢＬに読み出されたデータをセンス・増幅するセンスアンプ３と、メモリセルＭＴが形成されたウェル領域２２と、ソース線ＳＬとの間を接続可能な第１ＭＯＳトランジスタ１５とを備える。そして第１ＭＯＳトランジスタ１５は、センスアンプ３とメモリセルアレイ２との間に配置される。

また、第２の実施形態に係る半導体記憶装置であると、ソース線ドライバ６は、並列接続された複数のＭＯＳトランジスタ１２−１、１２−２を備え、オン状態とされる前記ＭＯＳトランジスタ１２−１、１２−２の数は、ソース線ＳＬに流れる電流または／及び電圧に応じて可変である。

以上の構成によって、半導体記憶装置の動作安定性を向上出来る。

なお、ＭＯＳトランジスタ１２、１４、１５の配置は、図３の配置に限られるものでは無く、ＭＯＳトランジスタ１５がメモリセルアレイ２と、センスアンプ３またはロウデコーダ４との間に配置されれば良い。例えば、図２１の平面図に示すように、ＭＯＳトランジスタ１５をメモリセルアレイ２とロウデコーダ４−１との間、及びメモリセルアレイ２とロウデコーダ４−２との間に設けても良い。

更に図２２の平面図に示すように、入出力パッド群９がロウデコーダ４−１に近接して配置される場合、すなわちロウデコーダ４−１が入出力パッド群９とメモリセルアレイ２とに挟まれて配置される場合には、ＭＯＳトランジスタ１２はメモリセルアレイ２とロウデコーダ４−１との間に配置されて良い。この場合、ＭＯＳトランジスタ１４、１５はそれぞれ、メモリセルアレイ２とセンスアンプ３−１、３−２との間に配置されることが出来る。勿論、ＭＯＳトランジスタ１４、１５のいずれかがメモリセルアレイ２とロウデコーダ４−２との間に配置されても良い。

なお、ＭＯＳトランジスタ１２は、必ずしも入出力パッド群９に近接して配置されなくても良い。すなわち、ＭＯＳトランジスタ１２にそれほど強力な接地能力が必要とされない場合には、入出力パッド群９との位置関係を勘案することなく、自由に配置可能である。そして、ＭＯＳトランジスタ１４は必ずしもＭＯＳトランジスタ１２より少なくなければならないわけでは無く、同数でも多くても良いし、ＭＯＳトランジスタ１５は、ＭＯＳトランジスタ１２が配置される領域と同じ領域に設けられても良い。

また上記実施形態では、入出力パッド群９がメモリセルアレイ２の一辺にのみ隣接して（片側にのみ隣接して）配置される場合を例に説明した。しかし、入出力パッド群９が複数設けられても良い。例えば図３において、メモリセルアレイ２を挟んで入出力パッド群９と対向するようにして、別の入出力パッド群が配置されても良い。

更に、第２の実施形態では、ＭＯＳトランジスタ１２を構成するトランジスタが、ＭＯＳトランジスタ１２−１、１２−２の２つである場合を例に説明したが、３つ以上のＭＯＳトランジスタで構成されても良い。更にＭＯＳトランジスタ１２−１、１２−２は、異なるサイズ（ゲート幅）を有していても良い。また上記第２の実施形態は、第１の実施形態とは別個に実施され得る。すなわち、第２の実施形態において、ＭＯＳトランジスタ１５が制御回路１０内に配置されても良い。この場合、第１の実施形態で説明した効果は得られないが、第２の実施形態で説明した効果は得られる。

また、図２では、消去状態（“Ｅｒ”レベル）以外に読み出しレベルが負であるデータが１個だけ（“Ａ”レベル）である場合を例に説明したが、勿論、２個以上あって良い。また読み出し時には、いずれのレベルを読み出す場合にもソース線ＳＬ及びセルウェル２２に正の電圧ＶＲＥＦが印加される場合について説明したが、ＶＲＥＦが印加されない（換言すればＶＲＥＦ＝０Ｖ）場合であっても良い。また、負の閾値レベルを読み出す際にのみＶＲＥＦが印加され、正の閾値レベルを読み出す際には印加されない場合であっても良い。

上記センスアンプ３の一構成例について、図２３を用いて説明する。図２３はセンスアンプ３の回路図であり、図２３の構成が、例えばビット線ＢＬ毎に設けられる。図示するようにセンスアンプ３は、ｎチャネルＭＯＳトランジスタ８１〜８８、ｐチャネルＭＯＳトランジスタ８９〜９２、キャパシタ素子９３、及びラッチ回路９４を備えている。

ＭＯＳトランジスタ８１は、電流経路の一端がビット線ＢＬのいずれかに接続され、他端がノードＣＯＭ２に接続され、ゲートに信号ＢＬＣが印加される。ＭＯＳトランジスタ９０は、電流経路の一端がノードＣＯＭ２に接続され、他端が電圧ＶＳＳ（例えば０Ｖ）の印加されるノードＮ＿ＶＳＳに接続され、ゲートがノードＬＡＴに接続される。ＭＯＳトランジスタ８６は、電流経路の一端がノードＣＯＭ２に接続され、他端がノードＮ＿ＶＳＳに接続され、ゲートがノードＩＮＶに接続される。ＭＯＳトランジスタ８９は、電流経路の一端がノードＣＯＭ２に接続され、他端がノードＣＯＭ１に接続され、ゲートがノードＩＮＶに接続される。ＭＯＳトランジスタ８５は、電流経路の一端がノードＣＯＭ２に接続され、他端がノードＣＯＭ１に接続され、ゲートがノードＬＡＴに接続される。ＭＯＳトランジスタ８７は、電流経路の一端がノードＣＯＭ１に接続され、他端がノードＮ＿ＶＳＳに接続され、ゲートに信号ＳＥＴが入力される。ＭＯＳトランジスタ８２は、電流経路の一端が電圧ＶＤＤ（例えば１．５Ｖ）の印加されるノードＮ＿ＶＤＤに接続され、他端がノードＣＯＭ１に接続され、ゲートに信号ＢＬＸが入力される。ＭＯＳトランジスタ８３は、電流経路の一端がノードＳＥＮに接続され、他端がノードＣＯＭ１に接続され、ゲートに信号ＸＸＬが入力される。ＭＯＳトランジスタ８４は、電流経路の一端がノードＮ＿ＶＤＤに接続され、他端がノードＳＥＮに接続され、ゲートに信号ＨＬＬが入力される。キャパシタ素子９３は、一方の電極がノードＳＥＮに接続され、他方の電極がノードＮ＿ＶＳＳに接続される。ＭＯＳトランジスタ８８は、電流経路の一端がノードＩＮＶに接続され、他端がノードＮ＿ＶＳＳに接続され、ゲートに信号ＲＳＴ＿ＮＣＯが入力される。ＭＯＳトランジスタ９１は、電流経路の一端がノードＩＮＶに接続され、ゲートがノードＳＥＮに接続される。ＭＯＳトランジスタ９２は、電流経路の一端がノードＮ＿ＶＤＤに接続され、他端がＭＯＳトランジスタ９１の電流経路の他端に接続され、ゲートに信号ＳＴＢｎが入力される。

ラッチ回路９４は、ＭＯＳトランジスタ８８、９１の接続ノードであるノードＩＮＶにおけるデータをラッチする。すなわちラッチ回路９４は、ｎチャネルＭＯＳトランジスタ９５〜９７及びｐチャネルＭＯＳトランジスタ９８〜１００を備えている。

ＭＯＳトランジスタ９５は、電流経路の一端がノードＩＮＶに接続され、ゲートに信号ＳＴＢｎが入力される。ＭＯＳトランジスタ９６は、電流経路の一端がノードＮ＿ＶＳＳに接続され、他端がＭＯＳトランジスタ９５の電流経路の他端に接続され、ゲートがノードＬＡＴに接続される。ＭＯＳトランジスタ９９は、電流経路の一端がノードＩＮＶに接続され、ゲートがノードＬＡＴに接続される。ＭＯＳトランジスタ９８は、電流経路の一端がノードＮ＿ＶＤＤに接続され、他端がＭＯＳトランジスタ９９の電流経路の他端に接続され、ゲートに信号ＲＳＴ＿ＰＣＯが入力される。ＭＯＳトランジスタ９７は、電流経路の一端がノードＮ＿ＶＳＳに接続され、他端がノードＬＡＴに接続され、ゲートがノードＩＮＶに接続される。ＭＯＳトランジスタ１００は、電流経路の一端がノードＮ＿ＶＤＤに接続され、他端がノードＬＡＴに接続され、ゲートがノードＩＮＶに接続される。

なお、データの読み出し時においてソース線ＳＬ及びセルウェル２２に０Ｖが与えられる場合には、ノードＮ＿ＶＳＳ、Ｎ＿ＶＤＤには、上記の通りＶＳＳ及びＶＤＤが与えられる。他方、ソース線ＳＬ及びセルウェル２２にＶＲＥＦ（＞０Ｖ）が与えられる場合には、ノードＮ＿ＶＳＳ、Ｎ＿ＶＤＤにはそれぞれ（ＶＳＳ＋ＶＲＥＦ）及び（ＶＤＤ＋ＶＲＥＦ）が与えられる。

＜データの読み出し時におけるセンスアンプの動作について＞
次に、データの読み出し時における上記構成のセンスアンプ３の動作について、図２３を参照しつつ、簡単に説明する。以下では、データの読み出し時にメモリセルトランジスタＭＴがオン状態となることを“１”読み出しと呼び、オフ状態であることを“０”読み出しと呼ぶことにする。なお、読み出し動作の間、ソース線ＳＬ及びセルウェル２２に０Ｖが与えられる場合には、信号ＢＬＸ、ＸＸＬはそれぞれ（Ｖｔ＋０．９Ｖ）、（Ｖｔ＋１．２Ｖ）とされる。また、信号ＢＬＣは（ＶＴＮ＋０．７Ｖ）とされる。ＶｔはＭＯＳトランジスタ８２、８３の閾値電圧であり、ＶＴＮはＭＯＳトランジスタ８１の閾値電圧である。ソース線ＳＬ及びセルウェル２２にＶＲＥＦ（＞０Ｖ）が与えられる場合には、上記の値にＶＲＥＦを加えた電圧が与えられる。下記の説明におけるその他の電圧も同様である。

なお、信号ＳＥＴ、ＲＳＴ＿ＮＣＯは、リセット動作時において“Ｈ”とすることが可能とされ、これによりノードＣＯＭ１、ＩＮＶは“Ｌ”レベル（０Ｖ）とされ、ノードＬＡＴは“Ｈ”レベル（ＶＤＤ）とされる。他方、通常動作時には“Ｈ”レベルとされ、ＭＯＳトランジスタ８８、８９はオフ状態とされる。また信号ＲＳＴ＿ＰＣＯは、リセット動作時に“Ｈ”とすることが可能とされ、通常動作時には“Ｌ”レベルとされる。

（ＣＡＳＥ Ｉ）
まず、“１”読み出しを行う場合につき、ＣＡＳＥ Ｉとして、以下説明する。
初めに、ビット線ＢＬのプリチャージが行われる。以下では、プリチャージレベルＶＰＲＥが０．７Ｖである場合を仮定する。

プリチャージは、ＭＯＳトランジスタ８２によって行われる。すなわち、信号ＢＬＸが与えられることでＭＯＳトランジスタ８２がオン状態とされる。すると、ＮＡＮＤストリング１１は導通状態にあるから、ＭＯＳトランジスタ８１、８５、８９の電流経路及びノードＣＯＭ１、ＣＯＭ２を介して、ビット線ＢＬに電流が流れる。その結果、ビット線ＢＬの電位は０．７Ｖ（または０．７Ｖ＋ＶＲＥＦ、以下同様）程度となる。すなわち、ビット線ＢＬからソース線ＳＬに電流を流しながら、ビット線ＢＬの電位は０．７Ｖに固定される。この際、ＭＯＳトランジスタ８６、９０はオフ状態である。また、信号ＨＬＬが与えられることでキャパシタ素子９３が充電され、ノードＳＥＮの電位は２．５Ｖ程度となる。

次に、ノードＳＥＮのディスチャージが行われる。すなわち、信号ＨＬＬが“Ｌ”レベルとされることで、ＭＯＳトランジスタ８４がオフ状態とされる。すると、ノードＳＥＮからビット線ＢＬに流れる電流によって、ノードＳＥＮが放電され、その電位は約０．９Ｖ程度（“Ｌ”レベル）に低下する。

引き続き、ノードＳＥＮのディスチャージが行われる。この際、ノードＣＯＭ１の電位が０．９Ｖ以下に低下しようとすると、ＭＯＳトランジスタ８２が電流を供給しはじめる。その結果、ノードＣＯＭ１の電位は０．９Ｖに維持される。

次に、データのセンスが行われる。すなわち、信号ＳＴＢｎが“Ｌ”レベルとされ、ＭＯＳトランジスタ９２がオン状態とされる。また、ノードＳＥＮの電位が０．９Ｖであるので、ＭＯＳトランジスタ９１がオン状態となる。よって、ノードＩＮＶの電位は“Ｈ”レベル（ＶＤＤ）となり、これをラッチ回路９４が保持する。すなわち、ノードＩＮＶが“Ｈ”レベルとなることで、ＭＯＳトランジスタ９７がオン状態となり、ノードＬＡＴは“Ｌ”レベルとなる。その結果、ＭＯＳトランジスタ８５、８９はオフ状態となり、ＭＯＳトランジスタ８６、９０がオン状態となる。これによりビット線ＢＬは、ＭＯＳトランジスタ８６、９０の電流経路を介して、ノードＮ＿ＶＳＳに接続され、その電位はＶＳＳに固定される。

（ＣＡＳＥ II）
次に“０”読み出しを行う場合につき、ＣＡＳＥ IIとして、以下説明する。
この場合、ビット線ＢＬに電流は流れず、その電位は０．７Ｖ一定となる。そしてノードＳＥＮの電位は、約２．５Ｖ（“Ｈ”レベル）を維持する。従って、ＭＯＳトランジスタ９１はオフ状態となり、ノードＩＮＶは“Ｌ”レベルのままとされる。そしてラッチ回路９４は、ノードＩＮＶの“Ｌ”レベルをラッチする。

以上のように、本実施形態に係るセンスアンプは、ビット線ＢＬに流れる電流をセンスすることで、全ビット線に対して一括してデータの読み出し動作を実行する。しかし、電流の代わりに電圧をセンスしても良い。

また、上記実施形態ではＮＡＮＤ型フラッシュメモリを例に説明したが、例えばＮＯＲ型フラッシュメモリにも適用出来、セルのソースとセルウェルとをショートする必要のある半導体メモリや、ソース線の駆動能力が問題となる半導体メモリ全般に適用可能である。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…フラッシュメモリ、２…メモリセルアレイ、３、３−１、３−２…センスアンプ、４、４−１、４−２…ロウデコーダ、５、１２、１２−１、１２−２、１４、１５、７０、７１…ＭＯＳトランジスタ、６…ソース線ドライバ、７…ウェルドライバ、８…ショート回路、９…入出力パッド群、１０、１０−１〜１０−４…制御回路、１１…ＮＡＮＤストリング、１３…オペアンプ、１６…入出力パッド、２０…半導体基板、２１、２２…ウェル領域、２３、５３、６０…ゲート絶縁膜、２４、２６、５４、５５、６１、６２…多結晶シリコン層、２５…ゲート間絶縁膜、２７、５１、５２、５８、５９…不純物拡散層、２８、３１、３３…層間絶縁膜、２９、３０、３２、３４、４２〜５０、５６、５７、６３〜６５…金属配線層、４０、４１…ゲート電極、６６…チャネル

Claims (5)

1. データ保持可能なメモリセルと、
   複数の前記メモリセルが配置されたメモリセルアレイと、
   前記メモリセルのゲートに接続されたワード線と、
   前記メモリセルのドレインに電気的に接続されたビット線と、
   前記メモリセルのソースに電気的に接続されたソース線と、
   前記ワード線を選択するロウデコーダと、
   読み出し動作時において、前記ビット線に読み出されたデータをセンス・増幅するセンスアンプと、
   前記メモリセルが形成されたウェル領域と、前記ソース線との間を接続可能な第１ＭＯＳトランジスタと
   を具備し、前記第１ＭＯＳトランジスタは、前記ロウデコーダまたは前記センスアンプと、前記メモリセルアレイとの間に配置される
   ことを特徴とする半導体記憶装置。
2. 前記ウェル領域に電圧を供給可能な第２ＭＯＳトランジスタと、
   前記ソース線に電圧を供給可能であり、前記第２ＭＯＳトランジスタよりも数の多い第３ＭＯＳトランジスタと、
   を更に備え、前記センスアンプは、第１領域と、前記メモリセルアレイを挟んで該第１領域に相対する第２領域とを含み、
   前記第１、第２ＭＯＳトランジスタは、前記第１領域と前記メモリセルアレイとの間に配置され、
   前記第３ＭＯＳトランジスタは、前記第２領域と前記メモリセルアレイとの間に配置される
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１、第２ＭＯＳトランジスタは、半導体基板中において素子分離領域によって互いに電気的に分離された第１、第２素子領域上に形成され、前記第１、第２素子領域は、前記ロウデコーダと前記メモリセルアレイとが並ぶ方向で、前記素子分離領域を介在して隣接し、
   前記第１ＭＯＳトランジスタは、前記第１素子領域の表面内に互いに離隔して形成された第１、第２不純物拡散層と、前記第１、第２不純物拡散層間の前記第１素子領域上に第１ゲート絶縁膜を介在して形成された第１ゲート電極とを備え、
   前記第１不純物拡散層は、第１レベル及び該第１レベルより上の第２レベルの金属配線層を介在して、前記第２レベルより上の第３レベルにある前記ソース線に接続され、
   前記第２不純物拡散層は、前記第１レベルの金属配線層を介在して、前記第２レベルにあり且つ前記ウェル領域に接続された金属配線層に接続され、
   前記第２ＭＯＳトランジスタは、前記第２素子領域の表面内に互いに離隔して形成された第３、第４不純物拡散層と、前記第３、第４不純物拡散層間の前記第２素子領域上に第２ゲート絶縁膜を介在して形成された第２ゲート電極とを備え、
   前記第３不純物拡散層は、前記第１、第２レベルの金属配線層を介在して、第３レベルにあり且つ第１電位が与えられる金属配線層に接続され、
   前記第４不純物拡散層は、前記第１、第２レベルの金属配線層を介在して、前記第３レベルにあり且つ前記ウェル領域に接続された金属配線層に接続される
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 外部から前記第１電圧が与えられる電源パッドを更に備え、
   前記電源パッドと前記第３ＭＯＳトランジスタとの間の距離は、前記電源パッドと前記第２ＭＯＳトランジスタとの間の距離よりも小さい
   ことを特徴とする請求項２記載の半導体記憶装置。
5. データ保持可能なメモリセルと、
   複数の前記メモリセルが配置されたメモリセルアレイと、
   前記メモリセルのゲートに接続されたワード線と、
   前記メモリセルのドレインに電気的に接続されたビット線と、
   前記メモリセルのソースに電気的に接続されたソース線と、
   データの読み出し時において、前記ソース線を放電するソース線ドライバと
   を具備し、前記ソース線ドライバは、並列接続された複数のＭＯＳトランジスタを備え、オン状態とされる前記ＭＯＳトランジスタの数は、前記ソース線に流れる電流または／及び電圧に応じて可変である
   ことを特徴とする半導体記憶装置。

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