JP2015049916A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】消費電力の少ない不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置では、複数のメモリストリングMSに接続され、複数の第1ソース線D0(SRC)、第1ソース線の上方に設けられ、第1ソース線に電気的に接続された複数の第2ソース線D1(SRC)、および第2ソース線の上方に設けられ、第2ソース線に電気的に接続された複数の第3ソース線D2(SRC)が設けられている。第1および第2配線MON1、MON2が、異なる第3ソース線に設けられた第1および第2モニター位置N1、N2にそれぞれ接続されている。選択回路21は第1モニター位置N1または第2モニター位置N2を選択する。ソース線電圧制御回路22は、第1モニター位置N1または第2モニター位置N2におけるソース線電圧Vsrcと基準電圧Vrefとを比較し、比較結果をソース線ドライバ20に出力する。【選択図】 図7

Description

本実施形態は、不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置として積層型NANDフラッシュメモリが知られている。
特開2013−4128号公報
本実施形態は、消費電力の少ない不揮発性半導体記憶装置を提供する。
一つの実施形態によれば、不揮発性半導体記憶装置では、複数のメモリストリングはそれぞれ複数のメモリトランジスタを含んでいる。複数の第1ソース線が、複数の前記メモリストリングの一端にそれぞれ接続されている。複数の第2ソース線が、前記第1ソース線の上方に設けられ、前記第1ソース線に電気的に接続されている。複数の第3ソース線が、前記第2ソース線の上方に設けられ、前記第2ソース線に電気的に接続されている。ソース線ドライバは、複数の前記第3ソース線と基準端子との間にそれぞれ接続された複数のトランジスタを有し、前記複数のトランジスタのゲート電極は互いに接続されている。第1配線は、複数の前記第3ソース線に設けられた第1モニター位置に接続されている。第2配線は、複数の前記第3ソース線に設けられ、前記第1モニター位置と異なる第2モニター位置に接続されている。選択回路は、前記第1モニター位置または前記第2モニター位置を選択する。ソース線電圧制御回路は、前記選択回路と前記ソース線ドライバとの間に接続され、選択された前記第1モニター位置または前記第2モニター位置のソース線電圧と基準電圧とを比較し、前記比較結果を前記ソース線ドライバに出力する。
実施形態1に係る不揮発性半導体記憶装置を示すブロック図。 実施形態1に係るメモリセルアレイを含む周辺回路を示すブロック図。 実施形態1に係るメモリセルアレイを示す断面図。 実施形態1に係るメモリセルアレイの要部の等価回路を示す図。 実施形態1に係るメモリセルアレイの第1および第2配線層を示す平面図。 実施形態1に係るメモリセルアレイの第2および第3配線層を示す平面図。 実施形態1に係る不揮発性半導体記憶装置のソース線制御回路を示す図。 実施形態1に係るソース線モニター位置選択回路のデコード回路のデコード結果を示す図。 実施形態1に係るソース線モニター位置選択回路のスイッチ回路を示す図。 実施形態1に係る不揮発性半導体記憶装置の読み出し動作を示すタイミングチャート。 実施形態1に係るソース線とソース線制御回路の関係を示す図。 実施形態1に係る比較例のソース線とソース線制御回路の関係を示す図。 実施形態1に係るソース線制御回路のソース線ドライバに流れ込む電流を示す図。 実施形態1に係るソース線と配線抵抗の関係を示す図。 実施形態1に係るソース線の電圧分布を比較例と対比して示す図。 実施形態1に係るソース線の電圧分布を比較例と対比して示す図。 実施形態1に係るソース線の電圧分布のモデルを示す図。 実施形態1に係るソース線の電圧分布を比較例と対比して示す等高線図。 実施形態1に係るソース線の電圧分布を表す関数を示す図。 実施形態1に係るメモリプレーンの別の第1および第2の領域の境界を示す図。 実施形態2に係る不揮発性半導体記憶装置の別のメモリセルアレイを含む周辺回路を示すブロック図。 実施形態2に係るソース線の電圧分布のモデルを示す図。 実施形態3に係る不揮発性半導体記憶装置のソース線制御回路を示す図。 実施形態3に係るソース線モニター位置選択回路のデコード結果を示す図。 実施形態3に係るソース線モニター位置選択回路のスイッチ回路を示す図。
以下、本発明の実施形態について図面を参照しながら説明する。
(実施形態1)
本実施形態の不揮発性半導体記憶装置について、図1乃至図8を参照して説明する。図1は本実施形態の不揮発性半導体記憶装置を示すブロック図である。図2は不揮発性半導体記憶装置のメモリセルアレイを示すブロック図である。図3はメモリセルアレイを示す断面図である。
図4はメモリセルアレイのメモリストリングの等価回路を示す図である。図5はメモリセルアレイの第1および第2配線層を示す平面図、図6はメモリセルアレイの第2および第3配線層を示す平面図である。
図7は不揮発性半導体記憶装置のソース線制御回路を示す図、図8はソース線モニター位置選択回路のデコード回路の動作を示す図、図9はソース線モニター位置選択回路のスイッチ回路を示す図である。図10は不揮発性半導体記憶装置の読み出し動作を示すタイミングチャートである。
本実施形態の不揮発性半導体記憶装置は、縦型トランジスタを有するメモリセルを3次元的に配置した積層型NANDフラッシュメモリである。データの読み出しは、選択されたメモリセルにビット線電圧とソース線電圧との差を印加し、選択されたメモリセルに流れるセル電流を検出することにより行われる。
データの読み出しおよびベリファイリード時にネガティブセンスを用いて電流を検出する場合、ソース線には選択されたメモリセルの物理的位置に応じてソース線の配線抵抗に起因する電圧分布が生じる。
本実施形態の不揮発性半導体記憶装置は、選択されたメモリセルの物理的位置に応じてソース線電圧を制御することにより、ソース線電圧のメモリセル位置依存性を低減するものである。
図1に示すように、本実施形態の不揮発性半導体記憶装置10は、データを格納するためのメモリセルアレイMAと、各種動作(読み出し動作、書き込み動作、消去動作)をおこなうメモリセルを指定するためのソース線制御回路11、ワード線ドライバ12、ロウデコーダ13、13aと、データを読み出しまたは書き込みするためセンスアンプ14、データラッチ15、データ入出力バッファ16とを備えている。
不揮発性半導体記憶装置10は、更にアドレスバッファ17と、電圧生成回路18を備えている。アドレスバッファ17は、データを読み出しまたは書き込みするメモリセルを指定するアドレス信号を受け取り、ロウデコーダ13、データラッチ15に出力する。電圧生成回路18は、読み出し・書き込み・消去に必要な電圧を生成し、生成された電圧をソース線制御回路11、ワード線ドライバ12、ロウデコーダ13、13a、およびセンスアンプ14に供給する。
ソース線制御回路11は、ソース線ドライバと、ソース線の電圧をモニターするための複数のモニター配線と、ソース線モニター位置選択回路と、ソース線電圧制御回路を含んでいる。
ソース線モニター位置選択回路は、制御信号に応じて複数のモニター配線のいずれか1つを選択する。ソース線電圧制御回路は、ソース線モニター位置におけるソース線の電圧が基準電圧に等しくなるように動作する。ソース線制御回路11の詳細は後述する。
不揮発性半導体記憶装置10は、メモリセルアレイMAからのデータの読み出し、およびメモリセルアレイMAへのデータの書き込みを制御するための外部コントローラ(メモリコントローラまたはホスト)19を有している。外部コントローラ19は、アドレスバッファ17およびデータ入出力バッファ16の入出力ポートにアドレスデータやコマンドデータを供給する。
また、外部コントローラ19が実施形態に係るソース線制御回路の一部(例えば、上述のソース線モニター位置選択回路に含まれるデコード回等)を含み、実施形態に係るソース線制御回路の動作を実施するか否かを選択することができるようにしてもよい。
図2に示すように、メモリセルアレイMAは複数のメモリブロックMBを有している。メモリブロックMBはワード線WL方向に沿って延在し、ビット線BL方向に複数配列されている。メモリブロックMBは複数のメモリストリングMSを有している。メモリブロックMBおよびメモリストリングMSの構成については後述する。
ロウデコーダ13、13aは、メモリセルアレイMAの両側に配置されている。ソース線ドライバ20はロウデコーダ13と同じ側に配置されている。メモリセルアレイMAの下には、メモリセルアレイMAのチップ占有率を上げるために図示されないセンスアンプ14が配置されている。ソース線ドライバ20については後述する。
図3は例として積層導電層WLを6層積層したメモリセルアレイMAをビット線BL方向に沿って切断した断面図である。図3に示すように、メモリセルアレイMAはバックゲート層30と、メモリ層32と、選択トランジスタ層34と、配線層36とを有している。
メモリセルアレイMAには、U字の柱状半導体層40が設けられている。柱状半導体層40は後述するバックゲートトランジスタ、メモリセルを構成するメモリトランジスタ、および選択トランジスタのチャネル(ボディ)として機能する。
バックゲート層30では、U字の底部に当たる柱状半導体層40の周りに、ゲート絶縁膜(図示せず)、ゲート電極(図示せず)が設けられている。柱状半導体層40、ゲート絶縁膜、ゲート電極により、バックゲートトランジスタBTrが構成されている。
メモリ層32では、U字の側部に当たる柱状半導体層40の周りに電荷蓄積層(図示せず)としてMONOS層(Metal Nitride Oxide Semiconductor)が設けられている。MONOS層を挟んで柱状半導体層40の周りにはゲート電極となる積層導電層WLが設けられている。柱状半導体層40、MONOS層、積層導電層WLにより、直列に接続された複数のメモリトランジスタMTrが構成されている。積層導電層WLはワード線WLでもある。
MONOS層に電子がトラップされているか否かによって、メモリトランジスタMTrのしきい値が異なる。異なるしきい値状態が0/1の記憶状態に対応している。
選択トランジスタ層34では、U字の上端部に当たる柱状半導体層40の周りに、ゲート絶縁膜(図示せず)、ゲート電極(図示せず)が設けられている。柱状半導体層40、ゲート絶縁膜、ゲート電極により、選択トランジスタSSTr、SDTrが形成されている。
バックゲートトランジスタBTr、複数のメモリトランジスタMTr、選択トランジスタSSTr、SDTrが直列接続され、メモリストリングMSが構成されている。
配線層36では、コンタクトプラグ41、42を介してメモリストリングMSの一端にビット線BLが接続されている。コンタクトプラグ41を介してメモリストリングMSの他端にソース線SRCが接続されている。
隣接するメモリストリングMSは同じソース線SRCに接続されている。同じソース線SRCに接続されているメモリストリングMSの間に一定の間隔(P4)で直線状の柱状半導体層43が設けられている。柱状半導体層43はダミーの柱状半導体層である。柱状半導体層43の一端はソース線SRCに接続され、他端は開放されている。
ダミーの柱状半導体層43の間に配置されている複数のメモリストリングMSを含んでメモリブロックMBが構成されている。
NANDフラッシュメモリでは、多数のメモリセルにソース線を共有させる構成であるため、書き込みは複数のメモリセルからなる“ページ”という単位で行われ、また消去においては複数のページからなる“ブロック”という単位で行われる。なお、消去の単位は必ずしもブロック単位とは限られず、例えばブロックを複数に分割したグループごとに消去してもよい。
データを読み出しまたは書き込みするとき、ブロックアドレスによりあるメモリブロックMBを選択して、選択されたモリブロックMB内のページ単位でデータの読み出しまたは書き込みを行う。消去については、例えばメモリブロックMB単位で行う。
各ページはワード線に対応している。ページとは、メモリブロックMBにおいて同じワード線WLに接続されているメモリトランジスタMTrのグループをいう。なお、ページは上記の定義に限られることなく、例えば共通するワード線WLに接続されているメモリセルトランジスタMTrの一部でページを構成してもよい。
但し、様々な理由によりダミーセルトランジスタが挿入される場合がある。この場合、ダミーセルトランジスタはページ数のカウントから除かれる。
図4は、メモリストリングMSの等価回路を示す図である。図4に示すように、バックゲートトランジスタBTrの両側にそれぞれ複数のメモリトランジスタMTrが直列接続された直列回路が構成されている。
直列回路の一端側に選択トランジスタSDTrが接続され、直列回路の他端側に選択トランジスタSSTrが接続されている。選択トランジスタSDTrはビット線BLに接続され、選択トランジスタSSTrはソース線SRCに接続されている。
図5および図6はメモリアレイMA上の配線層36を示す平面図である。配線層36は、少なくともメモリアレイMA上に第1乃至第3配線層D0、D1、D2が設けられている。図5には、メモリアレイMA上の第1配線層D0と、第1配線層D0の上方に設けられる第2配線層D1が示されている。図6には、第2配線層D1と、第2配線層D1の上方に設けられる第3配線層D2が示されている。
図5に示すように、第1配線層D0には第1ピッチP1でワード線WL方向に延在する複数のソース線(第1ソース線)D0(SRC)が配列されている。ソース線D0(SRC)は図3に示すソース線SRCである。第2配線層D1には複数のビット線D1(BL)およびビット線D1(BL)と同じ方向に延在する複数のソース線(第2ソース線)D1(SRC)が設けられている。ビット線D1(BL)は図3に示すビット線BLである。
複数のソース線D1(SRC)は第2ピッチP2でワード線WL方向に配列されている。第2ピッチP2は、例えば512ビット線D1(BL)である。
複数のソース線D0(SRC)はシャント46と呼ばれる領域で共通接続されている。シャント46は複数のソース線D0(SRC)と複数のソース線D1(SRC)の交差部に設けられている。複数のソース線D0(SRC)はシャント46にて第1コンタクトC1を介して、第2配線層D1のソース線D1(SRC)に電気的に接続されている。
メモリセルアレイMAをA−A線に沿って切断し、矢印方向から眺めた断面図が図3に示す断面図である。図3および図5において、個別に符号を付したソース線S1、S2、S3、S4は同じものである。
図6に示すように、第3配線層D2にはワード線WL方向に延在する複数のソース線(第3ソース線)D2(SRC)と、配線D2(CONT)が設けられている。複数のソース線D2(SRC)は第3ピッチP3でビット線BL方向に配列されている。第3ピッチP3は、例えば12ソース線D0(SRC)である。配線D2(CONT)はソース線D2(SRC)の間に設けられている。配線D2(CONT)は複数の細い配線を有している。
ソース線D2(SRC)は、ソース線D1(SCR)より配線抵抗の小さいトップメタルである。ソース線D2(SRC)は、第2コンタクトC2を介してソース線D1(SCR)に電気的に接続されている。各ソース線D2(SRC)の一端は、図2に示すソース線ドライバ20に接続されている。
配線D2(CONT)は、ロウデコーダ13、13a、センスアンプ14およびデータラッチ15の信号線等として使用されている。配線D2(CONT)は、直線状にレイアウトされている。
図7はソース線制御回路11を示す図である。図7に示すように、ソース線制御回路11はソース線ドライバ20と、ソース線の電圧をモニターするためのモニター配線(第1配線、第2配線)MON1、MON2と、ソース線モニター位置選択回路(選択回路)21と、ソース線電圧制御回路22を有している。
モニター配線MON1およびソース線D2(SRC)は接続ノード(第1モニター位置)N1に接続されている。モニター配線MON2およびソース線D2(SRC)は接続ノード(第2モニター位置)N2に接続されている。ソース線モニター位置選択回路21は、デコード回路23と、スイッチ回路24を有している。
本明細書では、図2に示すメモリアレイMA中のメモリブロックMBの平面的配置に着目したときに、メモリアレイMAをメモリプレーンMPと称する。また、メモリブロック全体をさす場合、メモリブロックMBと記し、個別のメモリブロックはメモリブロックBLK_0乃至メモリブロックBLK_nと記す。
メモリプレーンMPは(n+1)個のメモリブロックBLK_0〜BLK_nを有している。メモリプレーンMPは第1の領域MP1と第2の領域MP2に分けられている。第1の領域MP1にはメモリブロックBLK_0〜BLK_kが配置され、第2の領域MP2にはメモリブロックBLK_k+1〜BKL_nが配置されている。
簡単のために、nは奇数とする。第1の領域MP1と第2の領域MP2に含まれるメモリブロックMBの数を等しくするために、k=(n−1)/2とする。
各メモリブロックMBからそれぞれソース線D2(SRC)が引き出されている。引き出されたソース線D2(SRC)は、それぞれソース線ドライバ20のn型MOSトランジスタSTrに接続されている。
第1の領域MP1にあるソース線D2(SRC)の内、両端に配置されているメモリブロックBLK_0、BLK_kの中間、即ちメモリプレーンMPの一方の端からメモリプレーンMPの1/4の位置にあるメモリブロックBLK_k/2から引き出されたソース線D2(SRC)にモニター配線MON1が接続されている。
同様に、第2の領域MP2にあるソース線D2(SRC)の内、両端に配置されているメモリブロックBLK_k+1、BLK_nの中間、即ちメモリプレーンMPの他方の端からメモリプレーンMPの1/4の位置にあるメモリブロックBLK_(n+k+1)/2から引き出されたソース線D2(SRC)にモニター配線MON2が接続されている。
デコード回路23は選択されるメモリブロックMBを指定する制御信号Scをデコードして、選択されるメモリブロックMBが第1の領域MP1にあるか、または第2の領域MP2にあるかを示すデコード結果SW1_pre、SW2_preを出力する。
選択信号は、データを読み出すために選択されるメモリストリングMSのアドレス、または選択されるメモリストリングMSの属するメモリブロックMBのアドレスを含んでいる。
図8はデコード回路23のデコード結果を示す図である。図8に示すように、選択されたメモリブロックMBが第1の領域MP1にあるメモリブロックBLK_0〜BLK_kのいずれかときに、デコード結果SW1_preをhighレベルにし、デコード結果SW2_preをlowレベルにする。
選択されたメモリブロックMBが第2の領域MP2にあるメモリブロックBLK_k+1〜BLK_nのいずれかのときに、デコード結果SW1_preをlowレベルにし、デコード結果SW2_preをhighレベルにする。
選択されたメモリブロックMBが第1の領域MP1および第2の領域MP2のいずれにもないときは、デコード結果SW1_pre、SW2_prをともにlowレベルにする。
図9はスイッチ回路24を示す回路図である。図9に示すように、スイッチ回路24は2つのスイッチ素子SW1、SW2を有している。スイッチ素子SW1、SW2はともにn型MOSトランジスタである。スイッチ素子SW1では、ソース電極がモニター配線MON1に接続され、ゲート電極にレベルシフト回路LS1を介してデコード結果SW1_preが入力される。
同様にスイッチ素子SW2では、ソース電極がモニター配線MON2に接続され、ゲート電極にレベルシフト回路LS2を介してデコード結果SW2_preが入力される。2つのドレイン電極は互いに接続されている。レベルシフト回路LS1、LS2はそれぞれデコード結果SW1_pre、SW2_preの電圧レベルをn型MOSトランジスタの動作レベルに合わせるために用いている。
スイッチ回路24は以下のように動作する。デコード結果SW1_preがhighレベルの時はスイッチ素子SW1がオン、スイッチSW2がオフになる。デコード結果SW2_preがhighレベルの時はスイッチ素子SW1がオフ、スイッチSW2がオンになる。
スイッチ素子SW1がオンのとき、接続ノードN1におけるソース線電圧が出力端子MONOUTから出力される。一方、スイッチ素子SW2がオンのとき、接続ノードN2におけるソース線電圧が出力端子MONOUTから出力される。
即ち、メモリブロックBLK_0〜BLK_kのいずれか1つが選択された場合に、モニター配線MON1がソース線電圧制御回路22の非反転入力端子に接続される。メモリブロックBLK_k+1〜BLK_nのいずれか1つが選択された場合に、モニター配線MON2がソース線電圧制御回路22の非反転入力端子に接続される。
スイッチ回路24は、さらにNOR回路24aおよびn型MOSトランジスタ24bを有している。NOR回路24aの2つの入力端子はそれぞれモニター配線MON1、MON2に接続されている。n型MOSトランジスタ24bは出力端子MONOUTと接地端子GNDとの間に接続されている。n型MOSトランジスタ24bのゲート電極は、NOR回路24aの出力端子に接続されている。
デコード結果SW1_pre、SW2_preがともにlowレベルのときに、n型MOSトランジスタ24bがオンになる。スイッチ回路24はリセットされ、スイッチ素子SW1、SW2はオフになる。
ソース線電圧制御回路22は差動回路、例えば演算増幅器である。演算増幅器の非反転入力端子はソース線モニター位置選択回路21に接続され、反転入力端子は基準電圧Vrefを出力する電源(図示せず)に接続され、出力端子はソース線ドライバ20のトランジスタSTrのゲート電極に接続されている。
ソース線電圧制御回路22は、デコード回路23のデコード結果SW1_pre、SW2_preに応じて接続ノードN1または接続ノードN2におけるソース線電圧Vsrcが基準電圧Vrefに等しくなるように動作する。接続ノードN1、N2をソース線モニター位置N1、N2とも称する。
ソース線モニター位置N1またはソース線モニター位置N2におけるソース線D2(SRC)の電圧Vsrcが基準電圧Vrefに等しくなる。
ソース線モニター位置N1、N2は、ソース線ドライバ20と、メモリプレーンMPの間に設けられる。一方、モニター配線MON1、MON2は、例えば配線層36の第2配線層D2にソース線D2(SRC)とともに設けられる。
図10はデータを読み出す動作を示すタイミングチャートである。図10に示すように、メモリセルの読み出し動作は、選択されたワード線WLに読み出し電圧VCGを印加し、非選択のワード線WLに読み出し電圧VCGより高い読み出し非選択電圧VREADを印加する。
選択トランジスタSDTr、SSTrのゲート電極に、しきい値より高い電圧VSGを印加する。選択トランジスタSDTr、SSTrはオン状態になり、メモリストリグMSがソース線SRCおよびビット線BLと導通する。
これにより、ビット線BLの電圧Vblとソース線SRCの電圧Vsrcの差(ΔV=Vbl−Vsrc)がメモリストリングMS間に印加される。この時、選択されたメモリブロックMB内の選択されたメモリストリングMSには、ビット線からソース線に向かって電流が流れる。選択されたメモリストリングMSに電流が流れるか否かによってデータの読み出しがおこなわれる。
次に、本実施形態のソース線制御回路11の効果について、比較例のソース線制御回路と対比して説明する。
図11はソース線制御回路11をソース線D1(SCR)およびソース線D2(SRC)との接続関係に着目して示す図である。図12は比較例のソース線制御回路をソース線D1(SCR)およびソース線D2(SRC)の接続関係に着目して示す図である。
始めに、比較例のソース線制御回路について説明する。図12に示すように、比較例のソース線制御回路100は、ソース線ドライバ20と、ソース線電圧制御回路22を有することは、本実施形態のソース線制御回路11と同じである。
異なるのは、ソース線制御回路11が分散してソース線D2(SRC)に接続された2つのモニター配線MON1、MON2と、ソース線モニター位置選択回路21を有するのに対して、ソース線制御回路100は中央に位置するソース線D2(SRC)に接続ノードN0で接続されたモニター配線MON0のみを有することにある。ノードN0をソース線モニター位置N0とも称する。
比較例のソース線制御回路100では、ソース線電圧制御回路22は、中央のソース線モニター位置N0においてソース線の電圧Vsrcが基準電圧Vrefに等しくなるように動作する。
ところで、メモリトランジスタMTrのしきい値を負の領域に書き込む場合もしくは、選択トランジスタSDTr、SSTrのしきい値が負の場合、しばしば読み出し時にソース線SRCに正の電圧をかけて読み出す方式が採用される。
例えばソース線SRCに正の電圧をかけた状態で、選択されたメモリトランジスタMTrのゲート電極(即ち、選択されたワード線WL)に印加する読み出し電圧VCGを正の電圧よりも低くすれば選択されたメモリトランジスタMTrのゲート・ソース間電圧Vgsはマイナスになる為、負のしきい値を読み出すことが可能となる。
また、選択トランジスタSDTr、SSTrのしきい値が負の場合、非選択のメモリストリングMSにも意図しないセル電流が流れる。しかし、ソース線SRCに正の電圧をかけると、選択トランジスタSDTr、SSTrのゲート・ソース間電圧Vgsを負にすることができる。その結果、選択トランジスタSDTr、SSTrがカットオフになり、非選択のメモリストリングMSに電流が流れるのを抑制できる。
理想的には、ソース線SRCの電位は選択されたメモリブロックMBの位置に依らず常に一定の値になることが望ましい。
然し、比較例のソース線制御回路100ではソース線D2(SRC)の電圧を所定の範囲内に保つことは難しい。以下に、その理由を説明する。
メモリブロックMBはソース線ドライバ20と直交する方向に配置されている。セル電流はシャント46でメモリアレイMA上の第1配線層D0のソース線D0(SRC)および第2配線層D1のソース線D1(SRC)を通して横方向に拡散するように流れる。
しかし、前述したようにメモリアレイMA上の第3配線層D2のソース線D2(SRC)が最も低抵抗であり、かつ第3配線層D2は直線状にレイアウトされているため、ソース線D1(SRC)に流れ込んだセル電流はあまり横方向に拡散せず、ほぼ選択されたメモリブロックMBの直上にあるソース線D2(SRC)に集中して流れる。
図13はソース線ドライバ20に流れ込む電流の分布を示す図である。図13において、横軸はメモリブロックMBの位置を示している。縦軸はソース線ドライバ20の各トランジスタSTrに流れる電流を示している。パラメータは選択されたメモリブロックMBの位置である。
電流分布a(実線)は、中央に位置するメモリブロックMBが選択されたとき、各トランジスタSTrに流れる電流を示している。電流分布b(一点鎖線)は、端に位置するメモリブロックMBが選択されたとき、各トランジスタSTrに流れる電流を示している。電流分布c(破線)は、端と中央の中間に位置するメモリブロックMBが選択されたとき、各トランジスタSTrに流れる電流を示している。従って、各電流分布a、b、cの積分値がソース線ドライバ20に流れ込むトータル電流である。
図13に示すように、ソース線ドライバ20に流れ込む電流の分布は選択されたメモリブロックMBの位置によって異なっている。メモリプレーンMPの中央に位置するメモリブロックMBが選択された場合は、ソース線D0(SRC)に流れ込んだセル電流は横方向にある程度拡散し、中央に位置するソース線D2(SCR)に流れ込む電流が最も大きくなるように流れる(電流分布a)。
メモリプレーンMPの端に位置するメモリブロックMBが選択された場合は、電流の拡散が一方向に制限されるため、ほぼすべてのセル電流がソース線ドライバ20の端のトランジスタSTrに集中するようになる(電流分布b)。
メモリプレーンMPの中央と端の中間に位置するメモリブロックMBが選択された場合は、電流の拡散が偏るため、電流分布aと電流分布bの中間の電流分布を示す(電流分布c)。
本実施形態のソース線制御回路11と比較例のソース線制御回路100では、ソース線ドライバ20に流れ込む電流の分布は図13に示すように基本的に同じである。
然しながら、比較例のソース線制御回路100では、メモリプレーンMPの中央に位置するメモリブロックMBが選択された場合、中央に位置するメモリブロックMBのソース線ドライバ20にもっとも近い箇所でソース線D2(SCR)の電圧Vsrcは基準電圧Vrefに等しくなる。
ソース線ドライバ20から遠くなるにつれてセル電流とメモリセルアレイMA内のソース線の配線抵抗によりソース線D2(SCR)の電圧Vsrcは基準電圧Vrefよりも大きくなる。
メモリプレーンMPの端に位置するメモリブロックMBが選択された場合、ソース線モニター位置N0、即ち中央に位置するソース線D2(SCR)に接続されているソース線ドライバ20のトランジスタSTrCよりも、メモリプレーンMPの端に位置するソース線D2(SCR)に接続されているソース線ドライバ20のトランジスタSTrEにセル電流が集中して流れる。
しかし、ソース線ドライバ20の各トランジスタSTrはゲート電極が共通接続されているので、各トランジスタSTrのゲート電圧Vgsはいずれも等しい。その結果、メモリプレーンMPの端に位置するソース線D2(SCR)に接続されているトランジスタSTrEのドレイン・ソース間電圧Vdsは中央に位置するソース線D2(SCR)に接続されているトランジスタSTrCのドレイン・ソース間電圧Vdsよりも高くなる。
図14は選択されたメモリブロックMBの位置とソース線モニター位置Nxからの配線抵抗の関係を示す図である。図14に示すようにソース線はビット線BL方向に配置された配線抵抗Rscr1とワード線WL方向に配置された配線抵抗Rscr2とが格子状に接続されている。
ここで、配線抵抗Rscr1はソース線D1(SRC)の配線抵抗、配線抵抗Rscr2はソース線D2(SRC)の配線抵抗である。配線抵抗Rscr1は配線抵抗Rscr2より大きい。ソース線モニター位置Nxでのソース線の電圧Vsrcは基準電圧Vrefに等しい。ソース線モニター位置Nxとは、比較例のソース線モニター位置N0または本実施形態のソース線モニター位置N1を示している。
メモリプレーンMPの端のメモリブロックBLK1が選択された場合、メモリブロックBLK1はソース線モニター位置Nxから離れているので、メモリプレーンMP内のビット線BL方向の配線抵抗Rscr1が見える。その結果、ソース線配線抵抗Rscr1による電圧降下分だけソース線電圧Vsrcが高くなる。
図15はソース線ドライバ20から最も近いソース線位置B−Bでのソース線D2(SCR)の電圧分布を、比較例と対比して示す図で、図15(a)は本実施形態のソース線D2(SCR)の電圧分布、図15(b)は比較例のソース線D2(SCR)の電圧分布を示す図である。
図16はソース線ドライバ20から最も遠いソース線位置C−Cでのソース線D2(SCR)の電圧分布を、比較例と対比して示す図で、図16(a)は本実施形態のソース線D2(SCR)の電圧分布、図16(b)は比較例のソース線D2(SCR)の電圧分布を示す図である。
図15および図16において、横軸はメモリブロックMBの位置を示している。縦軸はソース線D2(SCR)の電圧Vsrcを示している。パラメータは選択されたメモリブロックMBの位置である。
図15および図16において、電圧分布a(実線)は、中央に位置するメモリブロックMBが選択されたときのソース線D2(SCR)の電圧分布を示している。電圧分布b(一点鎖線)は、端に位置するメモリブロックMBが選択されたときのソース線D2(SCR)の電圧分布を示している。電圧分布c(破線)は、端と中央の中間に位置するメモリブロックMBが選択されたときのソース線D2(SCR)の電圧分布を示している。
始めに、比較例について説明する。図15(b)に示すように、比較例では、ソース線位置B−Bでのソース線D2(SCR)の電圧Vsrcは、ソース線モニター位置N0では基準電圧Vrefに等しい。
中央のメモリブロックBLK_kが選択されたときのソース線の電圧分布aは、図13に示す電流分布aに倣って中央でピークを示し、両端に向かって減少するカーブを示している。そのカーブは略左右対称である。
一端のメモリブロックBLK_0が選択されたときのソース線の電圧分布bは、図13に示す電流分布bに倣って一端から他端に向かって減少し、他端側で一定値に漸近するカーブを示している。
中間のメモリブロックBLK_k/2が選択されたときのソース線の電圧分布cは、図13に示す電流分布cに倣って中間でピークを示し、一端側では電圧分布aに近く、他端側では電圧分布bに近いカーブを示している。
これは、ビット線BL方向においてソース線モニター位置N0から遠ざかるほど配線抵抗が増加し、配線抵抗の増加に応じて電圧降下が増加することを示している。
一方、図15(a)に示すように、本実施形態では、ソース線位置B−Bでのソース線D2(SCR)の電圧Vsrcは、ソース線モニター位置N1において基準電圧Vrefに等しい。
従って、本実施形態のソース線の電圧分布a、b、cは、基本的にそれぞれ比較例のソース線の電圧分布a、b、cをソース線モニター位置N1におけるソース線電圧Vsrcが基準電圧Vrefになるようにレベルシフトした分布を示している。
具体的には、本実施形態の電圧分布aは、比較例のソース線の電圧分布aがΔVaだけレベルアップされた分布に略等しくなる。本実施形態の電圧分布bは、比較例のソース線の電圧分布bがΔVbだけレベルダウンされた分布に略等しくなる。本実施形態の電圧分布cは、比較例のソース線の電圧分布cがΔVcだけレベルダウンされた分布に略等しくなる。
ΔVaは中間における比較例の電圧分布aのソース線電圧Vsrcと基準電圧Vrefとの差を示している。ΔVbは中間における比較例の電圧分布bのソース線電圧Vsrcと基準電圧Vrefとの差を示している。ΔVcは中間における比較例の電圧分布cのソース線電圧Vsrcと基準電圧Vrefとの差を示している。
比較例のソース線の浮きVuの最大値は、一端に位置するメモリブロックBLK_0が選択されたときのVu2である。これに対して、本実施形態のソース線の浮きVuの最大値は、一端のメモリブロックBLK_0選択された場合のVu1である。Vu1とVu2は、Vu1=Vu2−ΔVbの関係にある。
ここで、ソース線の浮きVuとは、選択されたメモリブロックMB中のソース線電圧Vsrcと基準電圧Vrefとの差を意味しており、Vu=Vsrc−Vrefで表わされる。
従って、本実施形態においては、ソース線の浮きVuの最大値が比較例より小さいので、ソース線の浮きVuが最大になるメモリブロックMBが選択された場合でもメモリブロックMBに適切なセル電流が流れるように設定されるビット線電圧Vblを低くすることができる。
ソース線の浮きVuが最大値より小さい場合に、選択されたメモリブロックに適切なセル電流より大きなセル電流が流れて、無駄な電力が消費されるのを防止することが可能である。
また本実施形態の別の効果として、ソース線の浮きVuの最大値が比較例より小さくなるので、その分、シャント46の幅を細くする、シャント46のピッチを拡大する等により、チップサイズの削減を図ることが可能である。
ソース線ドライバ20から最も遠いソース線位置C−Cにおけるソース線D2(SCR)の電圧分布は、図15(a)、図15(b)に示すソース線D2(SCR)の電圧分布と略同じ傾向を示している。
図16(b)に示すように、ソース線位置C−Cにおける比較例のソース線D2(SCR)の電圧分布a、b、cは、図15(b)に示す電圧分布a、b、cがレベルアップされたようなカーブを示している。
同様に、図16(a)に示すように、ソース線位置C−Cにおける本実施形態のソース線D2(SCR)の電圧分布a、b、cは、図15(a)に示す電圧分布a、b、cがレベルアップされたようなカーブを示している。
これは、ワード線WL方向においてソース線モニター位置から遠ざかるほど配線抵抗が増加するので、配線抵抗の増加に応じて電圧降下が増加することを示している。
ソース線位置C−Cにおいても、本実施形態のソース線の浮きVuの最大値Vu3は比較例のソース線の浮きVuの最大値Vu4より小さい(Vu3<Vu4)。
ソース線電圧の面内分布について、詳しく説明する。
図17はソース線電圧の面内分布のシミュレーション方法を説明するための図で、図17(a)はメモリプレーンMP内のX、Y座標の定義を示す図、図17(b)はX方向の電圧分布を表わす関数を模式的に示す図、図17(c)はY方向の電圧分布を表わす関数を模式的に示す図である。
図17(a)に示すように、ビット線BL方向をX軸とし、ワード線WL方向をY軸とする。ソース線モニター位置N0をX、Y座標の原点(0,0)とする。一つのメモリプレーンMP内でのある位置(x,y)におけるソース線電圧Vsrc(x,y)は、原点(0,0)からの距離xの関数f(x)と距離yの関数g(y)の和で近似できるとする。ソース線電圧Vsrcは、次式で表わされる。
Vsrc(x、y)=f(x)+g(y)
図17(b)に示すように、比較例の関数f2(x)は原点から両端に向かって対称に単調増加し、下凸のカーブを描くとする。一方、本実施形態の関数f1(x)は中間から一端および中央に向かって単調増加し、W型のカーブを描くとする。
図17(c)に示すように、比較例の関数g2(y)は原点から端に向かって単調に増加し、上凸のカーブを描くとする。本実施形態の関数g1(x)は関数g2(y)と略同じである。
図18はソース線電圧Vsrcの面内分布をシミュレーションした結果示す等高線図で、図18(a)は本実施形態の等高線図、図18(b)は比較例の等高線図を示す図である。図18(a)および図18(b)において、等高線の間隔は20mVである。パラメータは選択されたメモリブロックMBの位置である。
図18(b)に示すように、比較例のソース線電圧の面内分布は、選択されたメモリブロックMBが中央から中間、一端に移るにつれて、一端側のソース線の電圧Vsrcが高くなる。ソース線モニター位置N0から最も遠い位置にあるソース線の電圧が最も高い。ソース線電圧の面内分布は、選択されたメモリブロックMBの位置によって変化する。
一方、図18(a)に示すように、本実施形態のソース線電圧の面内分布は、ソース線モニター位置がN0からN1にシフトしたことに応じて、比較例のソース線電圧の面内分布が一端側にシフトしたような分布を示している。
ソース線モニター位置から選択されたメモリブロックMBまでの距離xの範囲が縮まる為である。その結果、ソース線電圧Vsrcの面内分布では、均一が比較例より向上している。
ここで、読み出しの際のビット線電圧Vblを考える。端のメモリブロックMBが選択された場合にソース線D2(SRC)の電圧Vsrcが最も高くなる。この場合においても、メモリストリングMSに適切な電圧(ビット線電圧とソース線電圧の差)が印加されるようにビット線電圧Vblが設定される。
例えば、端のメモリブロックMBを選択した場合、ビット線電圧Vblとソース線D2(SRC)の電圧との差を0.5vに設定する。中央のメモリブロックMBを選択した場合、ビット線電圧Vblとソース線D2(SRC)の電圧との差は0.5v以上になるため、セル電流が増加する。これは単に消費電力が増加することを示している。
従って、ソース線の電圧Vsrcは選択されたメモリブロックMBの位置に依らず常に一定であることが望ましいが、ソース線の配線抵抗により必然的にソース線電圧Vsrcの選択ブロック位置依存性が生じる。
本実施形態では、ソース線電圧Vsrcの選択ブロック位置依存性を抑えているので、その分ビット線電圧Vblを下げることができる。従って、消費電力を削減することが可能である。
また、ビット線電圧Vblを下げない場合においても、ソース線電圧Vsrcのワースト値を改善することができるので、その分ソース線シャント46の幅を細くする、第2ピッチを拡大する等により、セルアレイサイズの縮小を図ることが可能となる。
以上説明したように、本実施形態の半導体不揮発性記憶装置10では、ソース線制御回路11は、ソース線モニター位置選択回路21と、ソース線電圧制御回路22とを有している。
ソース線モニター位置選択回路21は、選択されたメモリブロックMBの位置に応じて、ソース線モニター位置N1またはソース線モニター位置N2を選択する。ソース線電圧制御回路22は、選択されたソース線モニター位置N1またはソース線モニター位置N2においてソース線電圧Vsrcが基準電圧Vrefに等しくなるようにソース線ドライバ20を駆動する。
その結果、ソース線電圧VsrcのメモリブロックMB位置依存性が低減するので、ソース線の浮きVuの最大値が小さくなる。その分ソース線の浮きVuの最大値に合わせて設定されるビット線電圧Vblを下げることができる。
ビット線電圧Vblを下げることにより、選択されたメモリブロックMB内を流れる過剰なセル電流を抑制することができる。従って、消費電力の少ない不揮発性半導体記憶装置が得られる。
ここでは、ソース線モニター位置N1、N2がメモリプレーンMPの中央と中間(端から全長に対して1/4の距離)にある場合について説明したが、ソース線モニター位置は特に限定されない。ソース線モニター位置は中間よりずらしても構わない。
例えば、端のメモリブロックMBが選択された場合と中央のメモリブロックMBが選択された場合とで、ソース線の浮きが等しくなるように、ソース線モニター位置を調整することができる。
図19はソース線モニター位置とX方向のソース線の電圧分布を表わす関数f(x)との関系を模式的に示す図である。図19において、実線は比較例の関数f2(x)を示している。破線は本実施形態の関数f1(x)を示している。一点鎖線はソース線モニター位置が中間より端に近い位置にある場合の関数f3(x)を示している。関数f1(x)、f2(x)は図17(b)に示す関数f1(x)、f2(x)である。
図19に示すように、ソース線モニター位置を中央から端に移動させるにつれて、中央のソース線電圧が増加し、端のソース線電圧が低下する。ソース線モニター位置が中間にある場合の関数f2(x)では、端のソース線電圧が中央のソース線電圧よりまだ高い。
ソース線モニター位置を更に中間より端側にずらすことにより、端のメモリブロックMBが選択された場合と、中央のメモリブロックMBが選択された場合とで、ソース線の浮きVu5を等しくすることが出来る。
その結果、ビット線電圧VblをVu1−Vu5だけ下げられるので、過剰なセル電流が抑制される。消費電力を更に削減することが可能である。
第1の領域MP1および第2の領域MP2の境界が、メモリブロックMBの境界と一致する場合について説明したが、第1の領域MP1および第2の領域MP2の境界とメモリブロックMBの境界は一致しなくても構わない。
図20は第1の領域MP1および第2の領域MP2の境界とメモリブロックMBの境界が一致しない場合のメモリセルアレイMAの断面図である。図20に示すように、中央のメモリブロックBLK_kとメモリブロックBLK_k+1の境界をB1とし、第1の領域MP1および第2の領域MP2の境界をB2とする。
メモリブロックMBの境界B1には、図3に示すダミーの柱状半導体層43が設けられている。第1の領域MP1および第2の領域MP2の境界B2は、境界B2よりメモリストリングMS一個分だけ一端側にシフトして定められている。
シフトするメモリストリングMSの数は特に限定されない。即ち、第1の領域MP1および第2の領域MP2の境界B2の位置は、特に限定されない。メモリストリングMSはデータを読み出すための最小単位なので、境界B2の位置は隣接するメモリストリングMSの間であればよい。従って、境界B2の位置をより細かく設定することが可能になる。
メモリブロックMBの境界B1と第1の領域MP1および第2の領域MP2の境界B2は、一致しなくても特に不具合は生じない。
(実施形態2)
本実施形態に係る不揮発性半導体記憶装置について、図21および図22を用いて説明する。図21は本実施形態の不揮発性半導体記憶装置のメモリセルアレイを含む周辺回路を示すブロック図、図22はソース線の電圧分布のモデルを示す図である。
本実施形態において、上記実施形態1と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態1と異なる点は、ソース線ドライバがメモリセルアレイの両側に配置されていることにある。
図21に示すように、本実施形態の不揮発性半導体記憶装置50では、ソース線ドライバ20aはロウデコーダ13aを挟んでメモリセルアレイMAの他側に配置されている。ソース線ドライバ20aは、ソース線ドライバ20と同じ構成である。ソース線ドライバ20aは図7に示すゲート電極が共通接続された複数のMOSトランジスタSTrを有している。
ソース線ドライバ20aにおいて、複数のMOSトランジスタSTrはそれぞれ複数のソース線D2(SRC)の他端(ソース線位置C−C側)に接続されている。MOSトランジスタSTrのゲート電極はソース線電圧制御回路22の出力端子に接続されている。
ソース線電圧制御回路22は、ソース線ドライバ20のMOSトランジスタSTrおよびソース線ドライバ20aのMOSトランジスタSTrを同時に駆動する。その結果、第1および第2電流経路が形成される。
第1電流経路は、図7に示すセル電流がソース線D2(SRC)からソース線ドライバ20を通って接地端子GNDに流れる電流経路である。第2電流経路はセル電流がソース線D2(SRC)からソース線ドライバ20aを通って接地端子GNDに流れる電流経路である。
セル電流は第1および第2電流経路に分流されるので、図14に示すワード線WL方向の配線抵抗Rscr2は実質的に1/2になる。例えば、図14に示すメモリプレーンMPの中央のメモリブロックBLK3が選択され、メモリブロックBLK3の中央のメモリストリングMSにセル電流が流れる場合、セル電流はソース線ドライバ20aを流れる電流とソース線ドライバ20を流れる電流に2等分される。
また、メモリブロックBLK3の中央以外のメモリストリングMSにセル電流が流れる場合、セル電流はソース線ドライバ20、20aのどちらか近いほうに優先的に流れる。
図22は、本実施形態のソース線の電圧分布を表わす関数g3(y)を図17(c)に示す実施形態1のソース線の電圧分布を表わす関数g1(y)、g2(y)対比して示す図である。図22に示すように、本実施形態の関数g3(y)は上凸のカーブを描き、電圧分布関数g1(y)より小さくなる。
その結果、Y方向のソース線の浮きの最大値が低減するので、消費電力を更に低減することが可能である。
以上説明したように、本実施形態の不揮発性半導体記憶装置50では、ソース線ドライバ20、20aがワード線方向に沿ってメモリセルアレイMAの両側に配置され、ソース線D2(SRC)の両端に接続されている。
その結果、第1、第2電流経路が形成されるので、ワード線WL方向の配線抵抗Rscr2は実質的に1/2になる。従って、Y方向のソース線の浮きの最大値が低減し、消費電力を更に低減することができる利点がある。
ここでは、2つのソース線ドライバがメモリセルアレイMAの両側に配置されている場合について説明したが、複数のソース線ドライバをメモリセルアレイMAのワード線WL方向に沿って分散して配置してもよい。
例えば、3つのソース線ドライバをワード線方向に沿ってメモリセルアレイMAの両側および中央に配置し、ソース線D2(SRC)の両端および中央に電気的に接続することができる。
これにより、ソース線の電圧分布を表わす関数g3(y)は逆W字のカーブを描くので、Y方向のソース線の浮きの最大値が更に低減し、消費電力を更に低減することができる。
(実施形態3)
本実施形態に係る不揮発性半導体記憶装置について、図23乃至図25を用いて説明する。図23は本実施形態の不揮発性半導体記憶装置のソース線制御回路を示す図、図24はデコード回路のデコード結果を示す図、図25はスイッチ回路を示す図である。
本実施形態において、上記実施形態1と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態1と異なる点は、メモリプレーンMPが3つの領域に分割されていることにある。
図23に示すように、本実施形態の不揮発性半導体記憶装置60では、メモリプレーンMPは第1の領域MP1、第2の領域MP2および第3の領域MP3に分けられている。第1の領域MP1にはメモリブロックBLK_0〜BLK_kが配置され、第2の領域MP2にはメモリブロックBLK_k+1〜BKL_mが配置され、第3の領域MP3にはメモリブロックBLK_m+1〜BKL_nが配置されている。
第1の領域MP1において、両端に位置するメモリブロックBLK_0、BLK_kの中間に位置するメモリブロックBLK_k/2のソース線D2(SRC)とモニター配線MON1が接続ノードN1に接続されている。
第2の領域MP2において、両端に位置するメモリブロックBLK_0、BLK_kの中間位置するメモリブロックBLK_(m+k+1)/2のソース線D2(SRC)とモニター配線MON2が接続ノードN2に接続されている。
第3の領域MP3において、両端に位置するメモリブロックBLK_k+1、BLK_mの中間に位置するメモリブロックBLK_(n+m+1)/2のソース線D2(SRC)とモニター配線MON3が接続ノードN3に接続されている。
ソース線制御回路61は、デコード回路63およびスイッチ回路64を有している。デコード回路63は選択されるメモリブロックMBを指定するブロックアドレス信号Scをデコードして、選択されるメモリブロックMBが第1乃至第3の領域MP1、MP2、MP3のいずれにあるかを示すデコード結果SW1_pre、SW2_pre、SW3_preを出力する。
図24に示すように、選択されたメモリブロックMBが第1の領域MP1にあるメモリブロックBLK_0〜BLK_kのいずれかのときに、デコード結果SW1_preをhighレベルにし、デコード結果SW2_pre、SW3_preをlowレベルにする。
選択されたメモリブロックMBが第2の領域MP2にあるメモリブロックBLK_k+1〜BLK_mのいずれかのときに、デコード結果SW2_preをhighレベルにし、デコード結果SW1_pre、SW3_preをlowレベルにする。
選択されたメモリブロックMBが第3の領域MP3にあるメモリブロックBLK_m+1〜BLK_nのいずれかのときに、デコード結果SW3_preをhighレベルにし、デコード結果SW1_pre、SW2_preをlowレベルにする。
選択されたメモリブロックMBがいずれでもないときは、デコード結果SW1_pre、SW2_pre、SW3_preをともにlowレベルにする。
図25に示すように、スイッチ回路64はスイッチ素子SW1、SW2に加えてスイッチ素子SW3を有している。スイッチ素子SW3はn型MOSトランジスタである。
スイッチ素子SW3では、ソース電極がモニター配線MON3に接続され、ゲート電極にレベルシフト回路LS3を介してデコード結果SW3_preが入力される。3つのドレイン電極は互いに接続されている。レベルシフト回路LS3は、デコード結果SW3_preの電圧レベルをp型MOSトランジスタの動作レベルに合わせるために用いている。
スイッチ回路64は以下のように動作する。デコード結果SW1_preがhighレベルの時はスイッチ素子SW1がオン、スイッチ素子SW2、SW3がオフになる。デコード結果SW2_preがhighレベルの時はスイッチ素子SW2がオン、スイッチ素子SW1、SW3がオフになる。デコード結果SW32_preがhighレベルの時はスイッチ素子SW3がオン、スイッチ素子SW1、SW2がオフになる。
メモリブロックBLK_0〜BLK_kが選択された場合に、モニター配線MON1がソース線電圧制御回路22の非反転入力端子に接続される。メモリブロックBLK_k+1〜BLK_mが選択された場合に、モニター配線MON2がソース線電圧制御回路22の非反転入力端子に接続される。メモリブロックBLK_m+1〜BLK_nが選択された場合に、モニター配線MON3がソース線電圧制御回路22の非反転入力端子に接続される。
以上説明したように、本実施形態では、メモリプレーンMPが第1乃至第3の領域MP1、MP2、MP3に分割されているので、更に細かくソース線電圧の浮きVuを低減することができる。
ここでは、メモリプレーンMPが3つの領域に分割されている場合について説明したが、更に多くの領域に分割されていてもよい。例えばn(n≧4)個の領域に分割されている場合、第4の領域乃至第nの領域のそれぞれにおいて、両端に位置するメモリブロックの中間に位置するメモリブロックのソース線D2(SRC)にモニター配線が接続される。
ソース線制御回路において、デコード回路は第1の領域乃至第nの領域のいずれが選択されたかを示すデコード結果を出力する。スイッチ回路は、選択された領域のモニター配線をソース線電圧制御回路22の非反転入力端子に接続する。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
なお、以下の付記に記載されているような構成が考えられる。
(付記1) 複数の前記第1ソース線は第1ピッチで前記ビット線方向に配列され、複数の前記第2ソース線は第2ピッチで前記ワード線方向に配列され、複数の前記第3ソース線は第3ピッチで前記ビット線方向に配列され、前記第2ピッチおよび前記第3ピッチは前記第1ピッチより大きい請求項1に記載の不揮発性半導体記憶装置。
(付記2) 前記第1ソース線と前記第2ソース線は交差部で第1コンタクトを介して電気的に接続され、前記第2ソース線と前記第3ソース線は交差部で第2コンタクトを介して電気的に接続されている請求項1に記載の不揮発性半導体記憶装置。
(付記3) 前記モニター配線は、前記第3ソース線の一端に接続されている請求項1に記載の不揮発性半導体記憶装置。
(付記4) 前記第3ソース線の単位長さあたりの配線抵抗は、前記第2ソース線の単位長さあたりの配線抵抗より小さい請求項1に記載の不揮発性半導体記憶装置。
(付記5) 前記メモリブロックは、同じ前記第1ソース線に接続された前記メモリストリングの間に、一端が同じ前記第1ソース線に接続され、他端が開放され、第4ピッチで前記ビット線方向に配列された複数の柱状半導体層と、前記柱状半導体層の間に挟まれた複数の前記メモリストリングを含む請求項2または請求項4に記載の不揮発性半導体記憶装置。
(付記6) 前記第4ピッチは、前記第3ピッチに等しい付記5に記載の不揮発性半導体記憶装置。
メモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“三次元積層不揮発性半導体メモリ”という2009年3月18日に出願された米国特許出願12/406,524号、“不揮発性半導体記憶装置及びその製造方法”という2010年3月25日に出願された米国特許出願12/679,991号“半導体メモリ及びその製造方法”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
10、50、60 不揮発性半導体記憶装置
11、61、100 ソース線制御回路
12 ワード線ドライバ
13、13a ロウデコーダ
14 センスアンプ
15 データラッチ
16 データ入出力バッファ
17 アドレスバッファ
18 電圧生成回路
19 外部コントローラ
20、20a ソース線ドライバ
21、62 ソース線モニター位置選択回路
22ソース線電圧制御回路
23、63 デコード回路
24、64 スイッチ回路
24a NOR回路
24b、STr、STrC、STrE MOSトランジスタ
30 バックゲート層
32 メモリ層
34 選択トランジスタ層
36 配線層
40、43 柱状半導体層
41、42 コンタクトプラグ
46 シャント
MA メモリセルアレイ
MB メモリブロック
MP メモリプレーン
MS メモリストリング
BTr バックゲートトランジスタ
MTr メモリトランジスタ
SDTr、SSTr 選択トランジスタ
N0、N1、N2、M3 接続ノード(ソース線モニター位置)
MON0、MON1、MON2、MON3 モニター配線
WL ワード線
BL ビット線
SRC ソース線
D0 第1配線層
D1 第2配線層
D2 第3配線層
C1 第1コンタクト
C2 第2コンタクト
Vbl ビット線電圧
Vsrc ソース線電圧
Vref 基準電圧
MP1 第1の領域
MP2 第2の領域
MP3 第3の領域
Sc 選択信号
LS1、LS2、LS3 レベルシフト回路
SW1、SW2、SW3 スイッチ素子
Rsrc1、Rsrc2 配線抵抗
Vu1、Vu2、Vu3、Vu4、Vu5 ソース線の浮き
B1、B2 境界

Claims (6)

  1. 複数のメモリトランジスタを含む複数のメモリストリングと、
    複数の前記メモリストリングの一端にそれぞれ接続された複数の第1ソース線と、
    前記第1ソース線の上方に設けられ、前記第1ソース線に電気的に接続された複数の第2ソース線と、
    前記第2ソース線の上方に設けられ、前記第2ソース線に電気的に接続された複数の第3ソース線と、
    複数の前記第3ソース線と基準端子との間にそれぞれ接続された複数のトランジスタを有し、前記複数のトランジスタのゲート電極が互いに接続されたソース線ドライバと、
    複数の前記第3ソース線に設けられた第1モニター位置に接続された第1配線と、
    複数の前記第3ソース線に設けられ、前記第1モニター位置と異なる第2モニター位置に接続された第2配線と、
    前記第1モニター位置または前記第2モニター位置を選択する選択回路と、
    前記選択回路と前記ソース線ドライバとの間に接続され、選択された前記第1モニター位置または前記第2モニター位置のソース線電圧と基準電圧とを比較し、前記比較結果を前記ソース線ドライバに出力するソース線電圧制御回路と、
    を具備することを特徴とする不揮発性半導体記憶装置。
  2. 前記選択回路に入力され、前記第1モニター位置または前記第2モニター位置を選択するための選択信号は、データを読み出すまたは書き込むまたは消去するために選択された前記メモリストリングの属するメモリブロックのアドレス、または選択された前記メモリストリングのアドレスを含み、
    前記選択回路は、前記メモリブロックのアドレス、または前記メモリストリングのアドレスをデコードして、前記第1モニター位置および前記第2モニター位置にそれぞれ対応したハイレベル信号またはロウレベル信号を出力するデコード回路と、
    一端が前記第1配線および前記第2配線にそれぞれ接続され、他端が共通接続され、前記ハイレベル信号またはロウレベル信号に応じてオンまたはオフする複数のスイッチ素子を有するスイッチ回路と、
    を具備することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
  3. 前記ソース線電圧制御回路は、
    選択された前記第1モニター位置または前記第2モニター位置におけるソース線電圧が入力される非反転端子と、
    前記基準電圧が入力される反転端子と、
    前記比較結果を出力する出力端子と、
    を有する差動回路であることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
  4. 前記選択回路は、データを読み出すまたは書き込むまたは消去するために選択された前記メモリストリングの属するメモリブロックのアドレス、または選択された前記メモリストリングのアドレスに基づいて、前記第1モニター位置または前記第2モニター位置を選択されたメモリストリングの物理的位置に近づけるように、前記第1配線または前記第2配線を選択することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
  5. 前記第1モニター位置および前記第2モニター位置は、前記ソース線ドライバの上方に設けられていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
  6. 複数の前記ソース線ドライバを有し、複数の前記ソース線ドライバが前記メモリセルアレイのワード線方向に沿って分散して配置されていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
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