JP2015049916A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
Description
本実施形態の不揮発性半導体記憶装置について、図1乃至図8を参照して説明する。図1は本実施形態の不揮発性半導体記憶装置を示すブロック図である。図2は不揮発性半導体記憶装置のメモリセルアレイを示すブロック図である。図3はメモリセルアレイを示す断面図である。
図17はソース線電圧の面内分布のシミュレーション方法を説明するための図で、図17(a)はメモリプレーンMP内のX、Y座標の定義を示す図、図17(b)はX方向の電圧分布を表わす関数を模式的に示す図、図17(c)はY方向の電圧分布を表わす関数を模式的に示す図である。
Vsrc(x、y)=f(x)+g(y)
図17(b)に示すように、比較例の関数f2(x)は原点から両端に向かって対称に単調増加し、下凸のカーブを描くとする。一方、本実施形態の関数f1(x)は中間から一端および中央に向かって単調増加し、W型のカーブを描くとする。
本実施形態に係る不揮発性半導体記憶装置について、図21および図22を用いて説明する。図21は本実施形態の不揮発性半導体記憶装置のメモリセルアレイを含む周辺回路を示すブロック図、図22はソース線の電圧分布のモデルを示す図である。
本実施形態に係る不揮発性半導体記憶装置について、図23乃至図25を用いて説明する。図23は本実施形態の不揮発性半導体記憶装置のソース線制御回路を示す図、図24はデコード回路のデコード結果を示す図、図25はスイッチ回路を示す図である。
(付記1) 複数の前記第1ソース線は第1ピッチで前記ビット線方向に配列され、複数の前記第2ソース線は第2ピッチで前記ワード線方向に配列され、複数の前記第3ソース線は第3ピッチで前記ビット線方向に配列され、前記第2ピッチおよび前記第3ピッチは前記第1ピッチより大きい請求項1に記載の不揮発性半導体記憶装置。
11、61、100 ソース線制御回路
12 ワード線ドライバ
13、13a ロウデコーダ
14 センスアンプ
15 データラッチ
16 データ入出力バッファ
17 アドレスバッファ
18 電圧生成回路
19 外部コントローラ
20、20a ソース線ドライバ
21、62 ソース線モニター位置選択回路
22ソース線電圧制御回路
23、63 デコード回路
24、64 スイッチ回路
24a NOR回路
24b、STr、STrC、STrE MOSトランジスタ
30 バックゲート層
32 メモリ層
34 選択トランジスタ層
36 配線層
40、43 柱状半導体層
41、42 コンタクトプラグ
46 シャント
MA メモリセルアレイ
MB メモリブロック
MP メモリプレーン
MS メモリストリング
BTr バックゲートトランジスタ
MTr メモリトランジスタ
SDTr、SSTr 選択トランジスタ
N0、N1、N2、M3 接続ノード(ソース線モニター位置)
MON0、MON1、MON2、MON3 モニター配線
WL ワード線
BL ビット線
SRC ソース線
D0 第1配線層
D1 第2配線層
D2 第3配線層
C1 第1コンタクト
C2 第2コンタクト
Vbl ビット線電圧
Vsrc ソース線電圧
Vref 基準電圧
MP1 第1の領域
MP2 第2の領域
MP3 第3の領域
Sc 選択信号
LS1、LS2、LS3 レベルシフト回路
SW1、SW2、SW3 スイッチ素子
Rsrc1、Rsrc2 配線抵抗
Vu1、Vu2、Vu3、Vu4、Vu5 ソース線の浮き
B1、B2 境界
Claims (6)
- 複数のメモリトランジスタを含む複数のメモリストリングと、
複数の前記メモリストリングの一端にそれぞれ接続された複数の第1ソース線と、
前記第1ソース線の上方に設けられ、前記第1ソース線に電気的に接続された複数の第2ソース線と、
前記第2ソース線の上方に設けられ、前記第2ソース線に電気的に接続された複数の第3ソース線と、
複数の前記第3ソース線と基準端子との間にそれぞれ接続された複数のトランジスタを有し、前記複数のトランジスタのゲート電極が互いに接続されたソース線ドライバと、
複数の前記第3ソース線に設けられた第1モニター位置に接続された第1配線と、
複数の前記第3ソース線に設けられ、前記第1モニター位置と異なる第2モニター位置に接続された第2配線と、
前記第1モニター位置または前記第2モニター位置を選択する選択回路と、
前記選択回路と前記ソース線ドライバとの間に接続され、選択された前記第1モニター位置または前記第2モニター位置のソース線電圧と基準電圧とを比較し、前記比較結果を前記ソース線ドライバに出力するソース線電圧制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記選択回路に入力され、前記第1モニター位置または前記第2モニター位置を選択するための選択信号は、データを読み出すまたは書き込むまたは消去するために選択された前記メモリストリングの属するメモリブロックのアドレス、または選択された前記メモリストリングのアドレスを含み、
前記選択回路は、前記メモリブロックのアドレス、または前記メモリストリングのアドレスをデコードして、前記第1モニター位置および前記第2モニター位置にそれぞれ対応したハイレベル信号またはロウレベル信号を出力するデコード回路と、
一端が前記第1配線および前記第2配線にそれぞれ接続され、他端が共通接続され、前記ハイレベル信号またはロウレベル信号に応じてオンまたはオフする複数のスイッチ素子を有するスイッチ回路と、
を具備することを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記ソース線電圧制御回路は、
選択された前記第1モニター位置または前記第2モニター位置におけるソース線電圧が入力される非反転端子と、
前記基準電圧が入力される反転端子と、
前記比較結果を出力する出力端子と、
を有する差動回路であることを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記選択回路は、データを読み出すまたは書き込むまたは消去するために選択された前記メモリストリングの属するメモリブロックのアドレス、または選択された前記メモリストリングのアドレスに基づいて、前記第1モニター位置または前記第2モニター位置を選択されたメモリストリングの物理的位置に近づけるように、前記第1配線または前記第2配線を選択することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記第1モニター位置および前記第2モニター位置は、前記ソース線ドライバの上方に設けられていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 複数の前記ソース線ドライバを有し、複数の前記ソース線ドライバが前記メモリセルアレイのワード線方向に沿って分散して配置されていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013180932A JP5898657B2 (ja) | 2013-09-02 | 2013-09-02 | 不揮発性半導体記憶装置 |
US14/194,608 US9053807B2 (en) | 2013-09-02 | 2014-02-28 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013180932A JP5898657B2 (ja) | 2013-09-02 | 2013-09-02 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015049916A true JP2015049916A (ja) | 2015-03-16 |
JP5898657B2 JP5898657B2 (ja) | 2016-04-06 |
Family
ID=52583069
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013180932A Expired - Fee Related JP5898657B2 (ja) | 2013-09-02 | 2013-09-02 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9053807B2 (ja) |
JP (1) | JP5898657B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 2013-09-02 JP JP2013180932A patent/JP5898657B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
US20150063027A1 (en) | 2015-03-05 |
JP5898657B2 (ja) | 2016-04-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20150218 |
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A621 | Written request for application examination |
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