JP2019117678A

JP2019117678A - 半導体装置

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Publication number: JP2019117678A
Application number: JP2017251723A
Authority: JP
Inventors: 誠藪内; Makoto Yabuuchi; 新居　浩二; Koji Arai; 浩二新居
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2017-12-27
Filing date: 2017-12-27
Publication date: 2019-07-18
Also published as: CN110033804A; US20190198107A1; US10580490B2; CN110033804B

Abstract

【課題】高速なサーチ動作が可能な半導体装置を提供する。【解決手段】半導体装置は、行列状に配置された複数の検索メモリセルと、メモリセル列にそれぞれ対応して設けられ、検索メモリセルに格納されたデータと比較するための複数のサーチデータをそれぞれ伝達するための複数のサーチ線対と、複数のサーチ線対の一端側にそれぞれ対応して設けられ、サーチデータに従って複数のサーチ線対を駆動するための複数のサーチドライバと、複数のサーチ線対の他端側にそれぞれ対応して設けられ、サーチデータに従って対応するサーチ線対の駆動を補助するための複数の補助回路とを備える。【選択図】図５

Description

この開示は、メモリセルを有する半導体装置に関する。

検索メモリまたはＣＡＭ（内容参照メモリ：Content Addressable Memory）と呼ばれる記憶装置は、記憶しているデータワードの中から検索ワードに一致しているものを検索し、一致しているデータワードが見つかった場合は、そのアドレスを出力するものである。

ＣＡＭにはＢＣＡＭ（Binary CAM）とＴＣＡＭ（Ternary CAM）とがある。ＢＣＡＭの各メモリセルは“０”か“１”かのいずれかの情報を記憶する。一方、ＴＣＡＭの場合には、各メモリセルは、“０”および“１”の他に“ドントケア（Don't Care）”（本例においては、“＊”の記号を用いる）の情報を記憶可能である。“＊”は“０”および“１”のどちらでも良いことを示す。

ＴＣＡＭ装置は、インターネットなどのネットワーク用のルータにおいてアドレス検索およびアクセス制御のために幅広く利用されている。大容量化に対応するために、ＴＣＡＭ装置は、通常、複数のアレイを有し、各アレイに対して同時にサーチ動作が実行される構成となっている。

ＴＣＡＭ装置は、入力サーチデータ（入力パケット）とＴＣＡＭセルデータとを一斉に比較することができるので、全ての検索用途においてＲＡＭ（Random Access Memory）を用いるよりも高速である。

具体的には、ＴＣＡＭ装置は、メモリセルに格納した情報とユーザーが検索したいデータとを比較して、双方のデータが一致、不一致を示すためのマッチ線（ＭＬ）を有している。

そして、一致したマッチ線に対応するアドレス情報（Hit Index）を出力する構成が設けられている（特許文献１）。

特開２０１３−１０１７５０号公報

一方で、近年検索メモリが大容量化しており、入力サーチデータを伝達するサーチ線の長さが長くなる傾向がある。

したがって、サーチ線を駆動するドライバの近傍付近のメモリセルと、当該ドライバよりも遠方付近のメモリセルとでは伝達されるデータの速度に差が生じる可能性がある。

当該速度差は、高速なサーチ動作に影響を与えることになる。
本開示は、上記の課題を解決するためになされたものであって、高速なサーチ動作が可能な半導体装置を提供する。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

ある局面に従う半導体装置は、行列状に配置された複数の検索メモリセルと、メモリセル列にそれぞれ対応して設けられ、検索メモリセルに格納されたデータと比較するための複数のサーチデータをそれぞれ伝達するための複数のサーチ線対とを備える。さらに、半導体装置は、複数のサーチ線対の一端側にそれぞれ対応して設けられ、サーチデータに従って複数のサーチ線対を駆動するための複数のサーチドライバと、複数のサーチ線対の他端側にそれぞれ対応して設けられ、サーチデータに従って対応するサーチ線対の駆動を補助するための複数の補助回路とを備える。

一実施例によれば、本開示の半導体装置は、高速なサーチ動作が可能である。

実施形態１に基づく通信機器１の構成を説明する図である。ＴＣＡＭセルの構成の一例を示す回路図である。図２のＸセルおよびＹセルの記憶内容とＴＣＡＭデータとの対応関係を表形式で示す図である。実施形態１に基づく検索メモリ８に含まれるセグメント（サブブロック）１２の構成を説明する図である。実施形態１に基づくサーチ線ドライバ群２２および補助回路群２５の構成について説明する図である。実施形態１に基づくサーチ線の電位状態を説明する図である。実施形態１の変形例に基づく補助回路５０の構成について説明する図である。実施形態２に基づく補助回路の構成について説明する図である。実施形態２に従うレイアウト構成について説明する図である。実施形態３に基づくサーチ線ドライバ３０＃および補助回路１００の構成について説明する図である。実施形態３に従う信号配線のレイアウト構成について説明する図である。実施形態３に基づく補助回路１００の動作を説明するタイミングチャート図である。実施形態３の変形例に基づくサーチ線ドライバ３０＃および補助回路１１０の構成について説明する図である。実施形態３の変形例に従う信号配線のレイアウト構成について説明する図である。実施形態４に基づくサーチ線ドライバ３０＃および補助回路１２０の構成について説明する図である。実施形態４に基づく補助回路１２０の動作を説明するタイミングチャート図である。実施形態５に基づくサーチ線ドライバ３０＃および補助回路１３０の構成について説明する図である。実施形態５に基づく補助回路１３０の動作を説明するタイミングチャート図である。実施形態５の変形例に基づくサーチ線ドライバ３０＃および補助回路１４０の構成について説明する図である。実施形態５の変形例に従う信号配線のレイアウト構成について説明する図である。他の実施形態に従う半導体装置の構成について説明する図である。他の実施形態に基づく補助電源制御部２１０および補助回路２２０の動作を説明するタイミングチャート図である。別の実施形態に従う半導体装置の構成について説明する図である。さらに別の実施形態に従う半導体装置の構成について説明する図である。さらに別の実施形態に基づく補助電源制御部３１０および補助回路４００の動作を説明するタイミングチャート図である。

実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

（実施形態１）
＜通信機器１の全体構成＞
図１は、実施形態１に基づく通信機器１の構成を説明する図である。

図１に示されるように、通信機器１は、スイッチあるいはルータ等の通信装置である。
通信機器１は、ＣＰＵ（Central Processing Unit）２と、転送制御回路４と、汎用メモリ６と、検索メモリ８とを含む。

ＣＰＵ２は、機器全体を制御する。
ＣＰＵ２は、汎用メモリ６に格納されたプログラムと協働して種々の機能を実現する。たとえば、汎用メモリ６は、ＤＲＡＭ（Dynamic Random Access Memory）で構成することが可能であり、ＣＰＵ２と協働することによりオペレーティングシステム（ＯＳ）を構築する。ＣＰＵ２は、隣接する通信機器等と情報交換し、転送処理に必要な情報を維持管理する。

転送制御回路４は、通信パケットの転送処理を実行する。転送制御回路４は、転送処理に特化したＡＳＩＣ（Application Specific Integrated Circuit）回路あるいはＮＰＵ(Network Processing Unit)といった専用ハードウェアが設けられている。転送制御回路４は、検索メモリ８にアクセスして、転送処理に必要な情報を取得する。

検索メモリ８は、本例においては、ＴＣＡＭ装置を用いる場合について説明する。
［ＴＣＡＭセルの構成］
図２は、ＴＣＡＭセルの構成の一例を示す回路図である。

図２を参照して、ＴＣＡＭセル（メモリセルＭＣとも称する）は、２個のＳＲＡＭセル（Static Random Access Memory Cell）１１，１２と、データ比較部１３とを含む。ＳＲＡＭセル１１をＸセルとも称し、ＳＲＡＭセル１４をＹセルとも称する。Ｘセル１１は、内部の記憶ノード対ＮＤ１，ＮＤ１＿ｎに互いに相補となる（一方が“１”のとき他方が“０”となる）１ビット（ｂｉｔ）のデータを記憶する。Ｙセル１４は、内部の記憶ノード対ＮＤ２，ＮＤ２＿ｎに互いに相補となる１ビットのデータを記憶する。ＴＣＡＭセルは、検索メモリセルとも称する。

ＴＣＡＭセルは、ビット線対ＢＬ，／ＢＬ、サーチ線対ＳＬ，／ＳＬ、マッチ線ＭＬ、およびワード線ＷＬＸ，ＷＬＹと接続される。ビット線対ＢＬ，／ＢＬは、図６のＴＣＡＭセルアレイ２０の列方向（Ｙ方向）に延在し、列方向に配列された複数のＴＣＡＭセルによって共有される。サーチ線対ＳＬ，／ＳＬは、ＴＣＡＭセルアレイ２０の列方向（Ｙ方向）に延在し、列方向に配列された複数のＴＣＡＭセルによって共有される。

マッチ線ＭＬは、ＴＣＡＭセルアレイ２０の行方向（Ｘ方向）に延在し、行方向に配列された複数のＴＣＡＭセルによって共有される。ワード線ＷＬＸ，ＷＬＹは、ＴＣＡＭセルアレイ２０の行方向（Ｘ方向）に延在し、行方向に配列された複数のＴＣＡＭセルによって共有される。

Ｘセル１１は、インバータＩＮＶ１，ＩＮＶ２と、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＱ１，Ｑ２とを含む。インバータＩＮＶ１は、記憶ノードＮＤ１＿ｎから記憶ノードＮＤ１へ向かう方向が順方向となるように、記憶ノードＮＤ１と記憶ノードＮＤ１＿ｎの間に接続される。インバータＩＮＶ２は、ＩＮＶ１と並列かつ逆方向に接続される。ＭＯＳトランジスタＱ１は、記憶ノードＮＤ１とビット線ＢＬとの間に接続される。ＭＯＳトランジスタＱ２は、記憶ノードＮＤ１＿ｎとビット線／ＢＬとの間に接続される。ＭＯＳトランジスタＱ１，Ｑ２のゲートは、ワード線ＷＬＸと接続される。

Ｙセル１４は、インバータＩＮＶ３，ＩＮＶ４と、ＭＯＳ（Metal Oxide Semiconductor）トランジスタＱ３，Ｑ４とを含む。インバータＩＮＶ３は、記憶ノードＮＤ２＿ｎから記憶ノードＮＤ２に向かう方向が順方向となるように、記憶ノードＮＤ２と記憶ノードＮＤ２＿ｎの間に接続される。インバータＩＮＶ４は、ＩＮＶ３と並列かつ逆方向に接続される。ＭＯＳトランジスタＱ３は、記憶ノードＮＤ２とビット線ＢＬとの間に接続される。ＭＯＳトランジスタＱ４は、記憶ノードＮＤ２＿ｎとビット線／ＢＬとの間に接続される。ＭＯＳトランジスタＱ３，Ｑ４のゲートは、ワード線ＷＬＹと接続される。

データ比較部１３は、ＮチャネルＭＯＳトランジスタＱ６〜Ｑ９を含む。ＭＯＳトランジスタＱ６，Ｑ７はマッチ線ＭＬとの接続点であるノードＮＤ３と接地ノードＧＮＤとの間に直列に接続される。ＭＯＳトランジスタＱ８，Ｑ９は、ノードＮＤ３と接地ノードＧＮＤとの間に直列に、かつ、直列接続されたＭＯＳトランジスタＱ６，Ｑ７の全体と並列に接続される。ＭＯＳトランジスタＱ６，Ｑ８のゲートは、記憶ノードＮＤ１，ＮＤ２とそれぞれ接続される。ＭＯＳトランジスタＱ７，Ｑ９のゲートは、サーチ線ＳＬ，／ＳＬとそれぞれ接続される。

図３は、図２のＸセルおよびＹセルの記憶内容とＴＣＡＭデータとの対応関係を表形式で示す図である。

図２および図３を参照して、ＴＣＡＭセルは、２ビットのＳＲＡＭセルを用いて、“０”、“１”、“＊”（ドントケア：don't care）の３値を格納することができる。具体的に、Ｘセル１１の記憶ノードＮＤ１に“１”が格納され、Ｙセル１４の記憶ノードＮＤ２に“０”が格納されているとき、ＴＣＡＭセルには“０”が格納されているとする。Ｘセル１１の記憶ノードＮＤ１に“０”が格納され、Ｙセル１４の記憶ノードＮＤ２に“１”が格納されているとき、ＴＣＡＭセルには“１”が格納されているとする。Ｘセル１１の記憶ノードＮＤ１に“０”が格納され、Ｙセル１４の記憶ノードＮＤ２に“０”が格納されているとき、ＴＣＡＭセルには“＊”（ドントケア）が格納されているとする。Ｘセル１１の記憶ノードＮＤ１に“１”が格納され、Ｙセル１４の記憶ノードＮＤ２に“１”が格納されている場合は使用しない。

上記のＴＣＡＭセルの構成によれば、サーチデータが“１”（すなわち、サーチ線ＳＬが“１”、かつ、サーチ線／ＳＬが“０”）であり、ＴＣＡＭデータが“０”（記憶ノードＮＤ１が“１”、かつ、記憶ノードＮＤ２が“０”）である場合には、ＭＯＳトランジスタＱ６，Ｑ７がオン状態となるために、プリチャージされたマッチ線ＭＬの電位が接地電位まで引き抜かれる。サーチデータが“０”（すなわち、サーチ線ＳＬが“０”、かつ、サーチ線／ＳＬが“１”）であり、ＴＣＡＭデータが“１”（記憶ノードＮＤ１が“０”、かつ、記憶ノードＮＤ２が“１”）である場合には、ＭＯＳトランジスタＱ８，Ｑ９がオン状態となるために、プリチャージされたマッチ線ＭＬの電位が接地電位まで引き抜かれる。すなわち、サーチデータとＴＣＡＭデータとが不一致の場合には、マッチ線ＭＬの電位は接地電位まで引き抜かれる。

逆に、入力されたサーチデータが“１”であり、かつ、ＴＣＡＭデータが“１”または“＊”の場合、もしくは、サーチデータが“０”であり、かつ、ＴＣＡＭデータが“０”または“＊”の場合（すなわち、両者が一致する場合）、プリチャージされたマッチ線ＭＬの電位（電源電圧ＶＤＤレベル）は維持される。

上記のように、ＴＣＡＭでは、１つのエントリ（行）に対応するマッチ線ＭＬに接続された全てのＴＣＡＭセルのデータが入力サーチデータと一致しない限り、マッチ線ＭＬに蓄えられた電荷が引き抜かれる。このため、ＴＣＡＭでの検索は高速であるが、消費電流が大きいという問題がある。

図４は、実施形態１に基づく検索メモリ８に含まれるセグメント（サブブロック）１２の構成を説明する図である。

図４に示されるように、セグメント１２は、ＴＣＡＭセルアレイ２０（単にセルアレイとも称する）と、書込ドライバ群２１と、サーチ線ドライバ群２２と、マッチアンプ部２３と、制御論理回路２４と、補助回路群２５とを含む。

セグメント１２は、図示していないがワード線ＷＬＸ，ＷＬＹを駆動するためのワード線ドライバ（不図示）と、制御信号やアドレス信号等の入力を受ける入出力回路（不図示）とを含む。

ＴＣＡＭセルアレイ２０は、行列状（ｍ行；ｋ列）に配列されたＴＣＡＭセルを含む。本例においては、セルアレイ２０は、行数（エントリ数）ｍがＮであり、列数（ビット数）ｋが４０の場合が示されている。なお、セルアレイ２０は、少なくとも１つ以上の冗長メモリセル列を有している。

セルアレイ２０の各列に対応して、ｋ個（ｋ＝４０）のビット線対（ＢＬ０，／ＢＬ０からＢＬ（ｋ−１），／ＢＬ（ｋ−１）まで）と、ｋ個（ｋ＝４０）のサーチ線対（ＳＬ０，／ＳＬ０からＳＬ（ｋ−１），／ＳＬ（ｋ−１）まで）とが設けられる。

セルアレイ２０の各行に対応して、ｍ本（ｍ＝Ｎ）のマッチ線（ＭＬ０〜ＭＬ（Ｎ−１）まで）と、図示しないｍ本のＸセル用のワード線（ＷＬＸ０〜ＷＬＸ（Ｎ−１）まで）と、図示しないｍ本のＹセル用のワード線（ＷＬＹ０〜ＷＬＹ（Ｎ−１）まで）とが設けられている。

書込ドライバ群２１は、書込時に、ビット線対ＢＬ，／ＢＬを介して各ＴＣＡＭセルに書込データを供給する。サーチ線ドライバ群２２は、検索時に、サーチ線対ＳＬ，／ＳＬを介して各ＴＣＡＭセルにサーチデータを供給する。

制御論理回路２４は、セグメント１２全体の動作を制御する。たとえば、制御論理回路２４は、検索時には、サーチコマンドを受け取り、サーチ線ドライバ群２２と、マッチアンプ部２３に制御信号を出力することによって、サーチ線ドライバ群２２、マッチアンプ部２３、およびプリチャージ回路の動作を制御する。

サーチ線ドライバ群２２の反対側に設けられ、サーチ線の駆動を補助するための補助回路群２５が設けられる。

マッチアンプ部２３は、セルアレイの行にそれぞれ対応する複数のマッチアンプＭＡを含む。マッチアンプＭＡは、検索時に、対応するマッチ線ＭＬの電位に基づいて、対応するＴＣＡＭセルデータと入力サーチデータの対応部分とが一致するか否かを検出する。この実施形態では、マッチアンプＭＡは、検索時に対応するマッチ線ＭＬをプリチャージするためのプリチャージ回路を含む。

図５は、実施形態１に基づくサーチ線ドライバ群２２および補助回路群２５の構成について説明する図である。

図５を参照して、メモリセル列毎に設けられたサーチ線ドライバ３０と、メモリセル列毎に設けられた補助回路４０とが示されている。

サーチ線ドライバ３０について説明する。
サーチ線ドライバ３０は、サーチ線ＳＬ，／ＳＬの一端側に設けられる。

サーチ線ドライバ３０は、サーチ線ドライバユニット３１，３２とを含む。
サーチ線ドライバユニット３１は、インバータと、ＮＡＮＤ回路とを含む。

ＮＡＮＤ回路は、サーチデータＳＤと、制御信号ＳＬＥとのＮＡＮＤ論理演算結果を出力する。インバータは、ＮＡＮＤ回路の出力の反転信号をデータＳＴとして出力する。

サーチ線ドライバユニット３２は、インバータと、ＮＡＮＤ回路とを含む。
ＮＡＮＤ回路は、サーチデータＳＤの反転信号であるサーチデータ／ＳＤと、制御信号ＳＬＥとのＮＡＮＤ論理演算結果を出力する。インバータは、ＮＡＮＤ回路の出力の反転信号をデータＳＢとして出力する。

サーチ線ドライバユニット３１，３２のいずれか一方は、サーチデータＳＤ，／ＳＤと制御信号ＳＬＥとの入力に基づいてサーチ線ＳＬ，／ＳＬの一方をデータＳＴ，ＳＢ（「Ｈ」レベル）として駆動する。

例えば、制御信号ＳＬＥが「Ｈ」レベルであり、サーチデータＳＤ，／ＳＤが「Ｈ」レベル、「Ｌ」レベルである場合には、データＳＴが「Ｈ」レベルとなる。

一方、制御信号ＳＬＥが「Ｈ」レベルであり、サーチデータＳＤ，／ＳＤが「Ｌ」レベル、「Ｈ」レベルである場合には、データＳＢが「Ｈ」レベルとなる。

次に、補助回路４０について説明する。
補助回路４０は、サーチ線ＳＬ，／ＳＬの他端側に設けられる。

制御信号ＳＬＥは、インバータ群ＩＶＧに従って制御信号ＰＵＥとして補助回路群２５に入力される。

補助回路４０は、補助ユニット４１，４５とを含む。
補助ユニット４１は、ＰチャネルＭＯＳトランジスタ４２と、ＮＡＮＤ回路４３とを含む。

ＮＡＮＤ回路４３は、制御信号ＰＵＥと、データＳＴとのＮＡＮＤ論理演算結果をＰチャネルＭＯＳトランジスタ４２のゲートに出力する。

ＰチャネルＭＯＳトランジスタ４２は、電源電圧ＶＤＤと、サーチ線ＳＬとの間に設けられ、そのゲートは、ＮＡＮＤ回路４３の入力を受ける。

補助ユニット４５は、ＰチャネルＭＯＳトランジスタ４６と、ＮＡＮＤ回路４７とを含む。

ＮＡＮＤ回路４７は、制御信号ＰＵＥと、データＳＢとのＮＡＮＤ論理演算結果をＰチャネルＭＯＳトランジスタ４６のゲートに出力する。

ＰチャネルＭＯＳトランジスタ４６は、電源電圧ＶＤＤと、サーチ線／ＳＬとの間に設けられ、そのゲートは、ＮＡＮＤ回路４６の入力を受ける。

補助ユニット４１，４５のいずれか一方は、データＳＴ，ＳＢと制御信号ＰＵＥとの入力に基づいてサーチ線ＳＬ，／ＳＬの一方を同じ論理レベルで再駆動する。

例えば、制御信号ＰＵＥが「Ｈ」レベルであり、データＳＴ，ＳＢが「Ｈ」レベル、「Ｌ」レベルである場合には、ＰチャネルＭＯＳトランジスタ４２がオンする。これにより、サーチ線ＳＬの他端側が電源電圧ＶＤＤと接続される。

また、制御信号ＰＵＥが「Ｈ」レベルであり、データＳＴ，ＳＢが「Ｌ」レベル、「Ｈ」レベルである場合には、ＰチャネルＭＯＳトランジスタ４６がオンする。これにより、サーチ線／ＳＬの他端側が電源電圧ＶＤＤと接続される。

それゆえ、補助回路４０は、他端側からサーチ線ＳＬ，／ＳＬの他端側をドライバにより再駆動する。

図６は、実施形態１に基づくサーチ線の電位状態を説明する図である。
図６に示されるように、サーチ線の電位状態は、サーチ線の近端側は、ドライバに近いため「Ｈ」レベルに比較的すぐに立ち上がる。

一方、サーチ線の遠端側は、ドライバから遠いため「Ｈ」レベルに立ち上がるのに時間がかかる。これがサーチ動作の高速化の妨げとなる可能性がある。

本例においては、サーチ線の遠端側にもドライバを設けて、同じ論理レベルで駆動するため遠端側の「Ｈ」レベルの立ち上げを高速にすることが可能である。

これにより、サーチ動作の高速化を図ることが可能である。
（変形例）
図７は、実施形態１の変形例に基づく補助回路５０の構成について説明する図である。

図７を参照して、図５で説明した補助回路４０と比較して、ＮＡＮＤ回路４３，４７の回路構成を簡易にした点が異なる。

具体的には、補助回路５０は、ＰチャネルＭＯＳトランジスタ５１〜５５，５８と、ＮチャネルＭＯＳトランジスタ５６，５７，５９とを含む。

ＰチャネルＭＯＳトランジスタ５１の一端側は、電源電圧ＶＤＤと接続され、他端側は、サーチ線ＳＬと接続され、ゲートは、ノードＮ０と接続される。

ＰチャネルＭＯＳトランジスタ５５は、一端側が電源電圧ＶＤＤと接続され、他端側は、ノードＮ０と接続され、ゲートは、サーチ線ＳＬと接続される。

ＮチャネルＭＯＳトランジスタ５６は、一端側がノードＮ０と接続され、他端側がノードＮ２と接続され、ゲートは、サーチ線ＳＬと接続される。

ＰチャネルＭＯＳトランジスタ５３は、一端側がノードＮ０と接続され、他端側が電源電圧ＶＤＤと接続され、ゲートは、制御信号ＰＵＥの入力を受ける。

ＰチャネルＭＯＳトランジスタ５４は、一端側が電源電圧ＶＤＤと接続され、他端側がノードＮ１と接続され、ゲートは、制御信号ＰＵＥの入力を受ける。

ＮチャネルＭＯＳトランジスタ５９は、一端側がノードＮ２と接続され、他端側が接地電圧ＧＮＤと接続され、ゲートは、制御信号ＰＵＥの入力を受ける。

ＮチャネルＭＯＳトランジスタ５７は、一端側がノードＮ２と接続され、他端側がノードＮ１と接続され、ゲートは、サーチ線／ＳＬと接続される。

ＰチャネルＭＯＳトランジスタ５８は、一端側が電源電圧ＶＤＤと接続され、他端側がノードＮ１と接続され、ゲートは、サーチ線／ＳＬと接続される。

ＰチャネルＭＯＳトランジスタ５２は、一端側が電源電圧ＶＤＤと接続され、他端側がサーチ線／ＳＬと接続され、ゲートは、ノードＮ１と接続される。

補助回路５０は、データＳＴ，ＳＢと制御信号ＰＵＥとの入力に基づいてサーチ線ＳＬ，／ＳＬの一方を同じ論理レベルで再駆動する。

例えば、制御信号ＰＵＥが「Ｈ」レベルであり、データＳＴ，ＳＢが「Ｈ」レベル、「Ｌ」レベルである場合には、ＮチャネルＭＯＳトランジスタ５６，５９がオンする。これに伴い、ＰチャネルＭＯＳトランジスタ５１がオンする。これにより、サーチ線ＳＬの他端側が電源電圧ＶＤＤと接続される。

また、制御信号ＰＵＥが「Ｈ」レベルであり、データＳＴ，ＳＢが「Ｌ」レベル、「Ｈ」レベルである場合には、ＰチャネルＭＯＳトランジスタ５７，５９がオンする。これに伴い、ＰチャネルＭＯＳトランジスタ５２がオンする。これにより、サーチ線／ＳＬの他端側が電源電圧ＶＤＤと接続される。

それゆえ、補助回路５０は、他端側からサーチ線ＳＬ，／ＳＬをドライバにより再駆動する。

（実施形態２）
上記の実施形態１においては、制御信号ＰＵＥを用いて補助回路を動作させる場合について説明した。

一方で、制御信号ＰＵＥを用いない構成とすることも可能である。
図８は、実施形態２に基づく補助回路の構成について説明する図である。

図８（Ａ）を参照して、補助回路６０は、サーチ線ＳＬ，／ＳＬの他端側に設けられたインバータ６１，６２を含む。

また、信号配線ＳＴ１，ＳＢ１が設けられる。
信号配線ＳＴ１は、サーチ線ドライバユニット３１のＮＡＮＤ回路の出力信号をインバータ６１に伝達する。

信号配線ＳＢ１は、サーチ線ドライバユニット３２のＮＡＮＤ回路の出力信号をインバータ６２に伝達する。

当該構成において、サーチ線ドライバユニット３１，３２のいずれか一方は、サーチデータＳＤ，／ＳＤと制御信号ＳＬＥとの入力に基づいてＮＡＮＤ回路が「Ｌ」レベルを出力し、サーチ線ＳＬ，／ＳＬの一方をデータＳＴ，ＳＢ（「Ｈ」レベル）として駆動する。

例えば、制御信号ＳＬＥが「Ｈ」レベルであり、サーチデータＳＤ，／ＳＤが「Ｈ」レベル、「Ｌ」レベルである場合には、サーチ線ドライバユニット３１のＮＡＮＤ回路から「Ｌ」レベルを出力し、データＳＴが「Ｈ」レベルとなる。

一方、制御信号ＳＬＥが「Ｈ」レベルであり、サーチデータＳＤ，／ＳＤが「Ｌ」レベル、「Ｈ」レベルである場合には、サーチ線ドライバユニット３２のＮＡＮＤ回路から「Ｌ」レベルを出力し、データＳＢが「Ｈ」レベルとなる。

当該構成において、補助回路６０は、サーチ線ドライバユニット３１，３２のＮＡＮＤ回路の「Ｌ」レベルの信号を受けて、インバータ６１，６２を駆動する。

例えば、サーチ線ドライバユニット３１のＮＡＮＤ回路が「Ｌ」レベルを出力する場合には、サーチ線ＳＬの他端側がインバータ６１により電源電圧ＶＤＤと接続される。

また、サーチ線ドライバユニット３２のＮＡＮＤ回路が「Ｌ」レベルを出力する場合には、サーチ線／ＳＬの他端側がインバータ６２により電源電圧ＶＤＤと接続される。

それゆえ、補助回路６０は、他端側からサーチ線ＳＬ，／ＳＬをドライバにより再駆動する。

したがって、補助回路６０を簡易な回路構成で実現することが可能である。
図８（Ｂ）を参照して、補助回路７０は、ＰチャネルＭＯＳトランジスタ７１，７２を含む。

また、信号配線ＳＴ１，ＳＢ１が設けられる。
ＰチャネルＭＯＳトランジスタ７１は、電源電圧ＶＤＤと、サーチ線ＳＬとの間に設けられ、そのゲートは、信号配線ＳＴ１と接続される。

ＰチャネルＭＯＳトランジスタ７２は、電源電圧ＶＤＤと、サーチ線／ＳＬとの間に設けられ、そのゲートは、信号配線ＳＢ１と接続される。

信号配線ＳＴ１は、サーチ線ドライバユニット３１のＮＡＮＤ回路の出力信号をインバータ６１に伝達する。

当該構成において、補助回路７０は、サーチ線ドライバユニット３１，３２のＮＡＮＤ回路の「Ｌ」レベルの信号を受けて、ＰチャネルＭＯＳトランジスタ７１，７２の一方をオンする。

例えば、サーチ線ドライバユニット３１のＮＡＮＤ回路が「Ｌ」レベルを出力する場合には、ＰチャネルＭＯＳトランジスタ７１がオンする。これにより、サーチ線ＳＬの他端側が電源電圧ＶＤＤと接続される。

また、サーチ線ドライバユニット３２のＮＡＮＤ回路が「Ｌ」レベルを出力する場合には、ＰチャネルＭＯＳトランジスタ７２がオンする。これにより、サーチ線／ＳＬの他端側が電源電圧ＶＤＤと接続される。

それゆえ、補助回路７０は、他端側からサーチ線ＳＬ，／ＳＬをドライバにより再駆動する。

したがって、補助回路７０をさらに簡易な回路構成で実現することが可能である。
図８（Ｃ）を参照して、補助回路８０は、ＰチャネルＭＯＳトランジスタ８１，８２を含む。

また、信号配線ＳＴ１，ＳＢ１が設けられる。
図８（Ｂ）と比較して、ＰチャネルＭＯＳトランジスタの位置をサーチ線ドライバの近傍に配置した構成である。そして、信号配線ＳＴ１，ＳＢ１をそれぞれサーチ線ＳＬ，／ＳＬと接続した構成である。

ＰチャネルＭＯＳトランジスタ８１は、電源電圧ＶＤＤと、信号配線ＳＴ１との間に設けられ、そのゲートは、ＮＡＮＤ回路の出力信号の入力を受ける。

ＰチャネルＭＯＳトランジスタ８２は、電源電圧ＶＤＤと、信号配線ＳＢ１との間に設けられ、そのゲートは、ＮＡＮＤ回路の出力信号の入力を受ける。

当該構成において、サーチ線ドライバユニット３１，３２のいずれか一方は、サーチデータＳＤ，／ＳＤと制御信号ＳＬＥとの入力に基づいてＮＡＮＤ回路から「Ｌ」レベルを出力し、サーチ線ＳＬ，／ＳＬの一方をデータＳＴ，ＳＢ（「Ｈ」レベル）として駆動する。

当該構成において、補助回路８０は、サーチ線ドライバユニット３１，３２のＮＡＮＤ回路の「Ｌ」レベルの信号を受けて、ＰチャネルＭＯＳトランジスタ８１，８２の一方をオンする。

例えば、サーチ線ドライバユニット３１のＮＡＮＤ回路が「Ｌ」レベルを出力する場合には、ＰチャネルＭＯＳトランジスタ８１がオンする。これにより、サーチ線ＳＬの他端側が電源電圧ＶＤＤと接続される。

また、サーチ線ドライバユニット３２のＮＡＮＤ回路が「Ｌ」レベルを出力する場合には、ＰチャネルＭＯＳトランジスタ８２がオンする。これにより、サーチ線／ＳＬの他端側が電源電圧ＶＤＤと接続される。

それゆえ、補助回路８０は、他端側からサーチ線ＳＬ，／ＳＬをドライバにより再駆動する。

したがって、補助回路８０を簡易な回路構成で実現するとともに、そのレイアウトをサーチ線ドライバ近傍にすることにより、回路設計を容易にすることが可能である。

図９は、実施形態２に従うレイアウト構成について説明する図である。
図９（Ａ）に示されるように、信号配線ＳＴ１，ＳＢ１は、サーチ線対と平行に配置される。

図９（Ｂ）に示されるように、最下層にトランジスタが形成され、その上層にサーチ線ＳＬ，／ＳＬが形成される。また、その上層にマッチ線ＭＬが形成される。さらに上層に信号配線ＳＴ１，ＳＢ１が形成される。

（実施形態３）
上記の実施形態１および２においては、他端側を駆動する補助回路を設けてサーチ動作を高速化する方式について説明した。

一方で、サーチ線ＳＬ，／ＳＬを駆動する電圧を通常の電源電圧よりも昇圧した電圧で駆動することにより、サーチ動作を高速化することも可能である。

図１０は、実施形態３に基づくサーチ線ドライバ３０＃および補助回路１００の構成について説明する図である。

図１０を参照して、サーチ線ドライバ３０＃は、サーチ線ドライバ３０と比較して、インバータの構成が異なる。

具体的には、サーチ線ドライバ３０＃は、サーチ線ドライバユニット３１＃，３２＃と、ＰチャネルＭＯＳトランジスタ３３とを含む。

ＰチャネルＭＯＳトランジスタ３３は、電源電圧ＶＤＤと電源ノードＮｄとの間に設けられる。ゲートは、信号配線ＳＬＯＤＥと接続される。

電源ノードＮｄは、サーチ線ドライバユニット３１＃，３２＃のインバータと接続される。

補助回路１００は、ＯＲ回路ＯＲと、信号配線ＳＬＯＤＥと、サブ電源配線ＳＬＶＤＤと、信号配線ＰＵＭＰと、ドライバＤＲとを含む。

ＯＲ回路ＯＲは、サーチ線ＳＬ，／ＳＬと接続され、ＯＲ論理演算結果を信号配線ＳＬＯＤＥに出力する。

サブ電源配線ＳＬＶＤＤは、電源ノードＮｄと接続される。
信号配線ＳＬＯＤＥと、サブ電源配線ＳＬＶＤＤと、信号配線ＰＵＭＰは、互いに平行に配置される。

初期状態においては、ＯＲ回路ＯＲは、信号配線ＳＬＯＤＥを「Ｌ」レベルとして出力する。

したがって、ＰチャネルＭＯＳトランジスタ３３はオンしている。したがって、電源ノードＮｄは、電源電圧ＶＤＤと接続されている。

当該構成において、サーチ線ドライバユニット３１＃，３２＃のいずれか一方は、サーチデータＳＤ，／ＳＤと制御信号ＳＬＥとの入力に基づいてＮＡＮＤ回路が「Ｌ」レベルを出力し、サーチ線ＳＬ，／ＳＬの一方をデータＳＴ，ＳＢ（「Ｈ」レベル）として駆動する。

例えば、制御信号ＳＬＥが「Ｈ」レベルであり、サーチデータＳＤ，／ＳＤが「Ｈ」レベル、「Ｌ」レベルである場合には、サーチ線ドライバユニット３１＃のＮＡＮＤ回路から「Ｌ」レベルを出力し、データＳＴが「Ｈ」レベルとなる。

一方、制御信号ＳＬＥが「Ｈ」レベルであり、サーチデータＳＤ，／ＳＤが「Ｌ」レベル、「Ｈ」レベルである場合には、サーチ線ドライバユニット３２＃のＮＡＮＤ回路から「Ｌ」レベルを出力し、データＳＢが「Ｈ」レベルとなる。

ＯＲ回路ＯＲは、データＳＢ，ＳＴを受けて、信号配線ＳＬＯＤＥを「Ｈ」レベルに設定する。

これに従い、ＰチャネルＭＯＳトランジスタ３３がオフする。
したがって、電源ノードＮｄと接続されるサブ電源配線は、ハイインピーダンス状態となる。

そして、ドライバＤＲが、信号配線ＳＬＯＤＥに伝達された信号に従って信号配線ＰＵＭＰを駆動する。本例の場合には、信号配線ＰＵＭＰを「Ｈ」レベルに設定する。

これにより、信号配線ＰＵＭＰが「Ｈ」レベルに駆動されることにより、信号配線ＰＵＭＰと、サブ電源配線ＳＬＶＤＤとの配線間容量に従ってサブ電源配線ＳＬＶＤＤの電圧レベルが電源電圧ＶＤＤから昇圧される。

サーチ線ドライバユニット３１＃，３２＃は、この昇圧電圧によりサーチ線ＳＬ，／ＳＬの一方を駆動する。

当該構成により、サーチ線ＳＬ，／ＳＬを駆動する電圧を通常の電源電圧よりも昇圧した電圧で駆動することにより、サーチ動作を高速化することが可能である。

図１１は、実施形態３に従う信号配線のレイアウト構成について説明する図である。
図１１（Ａ）に示されるように、信号配線ＳＬＯＤＥ，ＰＵＭＰと、サブ電源配線ＳＬＶＤＤと、電源電圧ＶＤＤが供給される電源配線ＳＶＤＤと、接地電圧ＧＮＤが供給される接地配線ＳＶＳＳとが示されている。

ここで、信号配線ＳＬＯＤＥ，ＰＵＭＰと、サブ電源配線ＳＬＶＤＤと、電源電圧ＶＤＤが供給される電源配線ＳＶＤＤと、接地電圧ＧＮＤが供給される接地配線ＳＶＳＳは、それぞれ平行に配置される。

図１１（Ｂ）に示されるように、最下層にトランジスタが形成され、その上層にサーチ線ＳＬ，／ＳＬが形成される。また、その上層にマッチ線ＭＬが形成される。さらに上層に信号配線ＳＬＯＤＥ，ＰＵＭＰと、サブ電源配線ＳＬＶＤＤと、電源配線ＳＶＤＤと、接地配線ＳＶＳＳが形成される。

図１２は、実施形態３に基づく補助回路１００の動作を説明するタイミングチャート図である。

図１２を参照して、時刻Ｔ０において、サーチ線ＳＬが「Ｈ」レベルに設定された場合が示されている。そして、時刻Ｔ１において、信号配線ＳＬＯＤＥが立ち上がる。これにより、サブ電源配線ＳＬＶＤＤがハイインピーダンス状態となる。また、信号配線ＰＵＭＰがドライバＤＲにより「Ｈ」レベルに駆動される。したがって、配線間容量に従ってサブ電源配線ＳＬＶＤＤの電圧レベルが上昇する。時刻Ｔ２において、サーチ線ＳＬの電圧レベルがさらに上昇する場合が示されている。

これにより、サーチ動作を高速化することが可能である。
（変形例）
図１３は、実施形態３の変形例に基づくサーチ線ドライバ３０＃および補助回路１１０の構成について説明する図である。

図１３を参照して、補助回路１１０は、図１０の補助回路１００の構成と比較して、補助回路１１０は、サブ電源配線ＳＬＶＤＤをさらに追加した点が異なる。その他の構成については図１０で説明したのと同様であるのでその詳細な説明については繰り返さない。

図１４は、実施形態３の変形例に従う信号配線のレイアウト構成について説明する図である。

図１４（Ａ）に示されるように、信号配線ＳＬＯＤＥ，ＰＵＭＰと、サブ電源配線ＳＬＶＤＤと、電源電圧ＶＤＤが供給される電源配線ＳＶＤＤと、接地電圧ＧＮＤが供給される接地配線ＳＶＳＳとが示されている。

ここで、信号配線ＳＬＯＤＥ，ＰＵＭＰと、２本のサブ電源配線ＳＬＶＤＤと、電源電圧ＶＤＤが供給される電源配線ＳＶＤＤと、接地電圧ＧＮＤが供給される接地配線ＳＶＳＳは、それぞれ平行に配置される。

図１４（Ｂ）に示されるように、最下層にトランジスタが形成され、その上層にサーチ線ＳＬ，／ＳＬが形成される。また、その上層にマッチ線ＭＬが形成される。さらに上層に信号配線ＳＬＯＤＥ，ＰＵＭＰと、２本のサブ電源配線ＳＬＶＤＤと、電源配線ＳＶＤＤと、接地配線ＳＶＳＳが形成される。

２本のサブ電源配線ＳＬＶＤＤの間に信号配線ＰＵＭＰが配置されており、信号配線ＰＵＭＰがドライバＤＲにより駆動されることにより２本のサブ電源配線ＳＬＶＤＤの電圧が昇圧される。これにより昇圧する電圧レベルをさらに高くすることが可能である。

（実施形態４）
図１５は、実施形態４に基づくサーチ線ドライバ３０＃および補助回路１２０の構成について説明する図である。

図１５を参照して、補助回路１２０は、図１０の補助回路１００の構成と比較して、ＯＲ回路ＯＲの代わりにＯＲ回路４８を設け、さらに、ＰチャネルＭＯＳトランジスタ４２，４６と、ＮＡＮＤ回路４３，４７を設けた点が異なる。その他の構成については図１０で説明したのと同様であるのでその詳細な説明については繰り返さない。

具体的には、補助回路４０＃は、電源電圧ＶＤＤの代わりに昇圧した電圧の供給を受ける。

ＰチャネルＭＯＳトランジスタ４２は、サブ電源配線ＳＬＶＤＤと、サーチ線ＳＬとの間に設けられ、ゲートは、ＮＡＮＤ回路４３の入力を受ける。

ＰチャネルＭＯＳトランジスタ４６は、サブ電源配線ＳＬＶＤＤと、サーチ線／ＳＬとの間に設けられ、ゲートは、ＮＡＮＤ回路４７の入力を受ける。

ＯＲ回路４８は、ＮＡＮＤ回路４３の出力信号の反転信号と、ＮＡＮＤ回路４７の出力信号の反転信号との入力を受けて、ＯＲ論理演算結果を信号配線ＳＬＯＤＥに出力する。

サブ電源配線ＳＬＶＤＤは、電源ノードＮｄに接続されるとともに、ＰチャネルＭＯＳトランジスタ４２，４６の接続ノードとも接続される。

図１６は、実施形態４に基づく補助回路１２０の動作を説明するタイミングチャート図である。

図１６を参照して、時刻Ｔ１０において、制御信号ＰＵＥが「Ｈ」レベルに設定される。これにより補助回路１２０が活性化される。時刻Ｔ１１において、データＳＴ，ＳＢが「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、ＰチャネルＭＯＳトランジスタ４２がオンする。これにより、サーチ線ＳＬの他端側がサブ電源配線ＳＬＶＤＤと接続される。

そして、時刻Ｔ１２において、信号配線ＳＬＯＤＥが立ち上がる。これにより、サブ電源配線ＳＬＶＤＤがハイインピーダンス状態となる。また、信号配線ＰＵＭＰがドライバＤＲにより「Ｈ」レベルに駆動される。したがって、配線間容量に従ってサブ電源配線ＳＬＶＤＤの電圧レベルが上昇する。時刻Ｔ１３において、サーチ線ＳＬの電圧レベルがさらに上昇する場合が示されている。

この場合、サブ電源配線ＳＬＶＤＤは、サーチ線ＳＬの一端側および他端側の両方に接続されている。

これにより、サーチ動作を高速化することが可能である。
サーチ線ＳＬの他端側からも昇圧電圧が印加されるため遠端側の「Ｈ」レベルの立ち上げを高速にすることが可能である。

（実施形態５）
図１７は、実施形態５に基づくサーチ線ドライバ３０＃および補助回路１３０の構成について説明する図である。

図１７を参照して、補助回路１３０は、図１５の補助回路１２０の構成と比較して、ＰチャネルＭＯＳトランジスタ４２，４６の代わりにＰチャネルＭＯＳトランジスタ９０，９１を設け、ＮＡＮＤ回路４３，４７と、ＯＲ回路４８と、信号配線ＳＬＯＤＥとを削除した点が異なる。

また、制御信号ＳＬＤＥに従って信号配線ＰＵＭＰをドライバＤＲにより駆動する場合が示されている。また、制御信号ＳＬＤＥは、ＰチャネルＭＯＳトランジスタ３３のゲートにも入力される。サブ電源配線ＳＬＶＤＤは、電源ノードＮｄに接続されるとともに、ＰチャネルＭＯＳトランジスタ９０，９１を介してサーチ線ＳＬ，／ＳＬの他端側とも接続される。

ＰチャネルＭＯＳトランジスタ９０は、サブ電源配線ＳＬＶＤＤとサーチ線ＳＬとの間に設けられ、そのゲートはサーチ線ドライバユニット３１＃のＮＡＮＤ回路の出力信号の入力を受ける。

ＰチャネルＭＯＳトランジスタ９１は、サブ電源配線ＳＬＶＤＤとサーチ線／ＳＬとの間に設けられ、そのゲートはサーチ線ドライバユニット３２＃のＮＡＮＤ回路の出力信号の入力を受ける。

なお、本例においては、信号配線ＰＵＭＰの両側にサブ電源配線ＳＬＶＤＤが設けられている構成が示されているが、いずれか一方のみにサブ電源配線ＳＬＶＤＤを設ける構成とすることも可能である。

図１８は、実施形態５に基づく補助回路１３０の動作を説明するタイミングチャート図である。

図１８を参照して、時刻Ｔ２０において、データＳＴ，ＳＢが「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、サーチ線ＳＬが「Ｈ」レベルに設定された場合が示されている。また、ＰチャネルＭＯＳトランジスタ９０がオンしている。したがって、サブ電源配線ＳＬＶＤＤと、サーチ線ＳＬとが接続されている。

そして、時刻Ｔ２１において、制御信号ＳＬＤＥ（「Ｈ」レベル）が入力される。これにより、サブ電源配線ＳＬＶＤＤがハイインピーダンス状態となる。また、信号配線ＰＵＭＰがドライバＤＲにより「Ｈ」レベルに駆動される。したがって、配線間容量に従ってサブ電源配線ＳＬＶＤＤの電圧レベルが上昇する。時刻Ｔ２２において、サーチ線ＳＬの電圧レベルがさらに上昇する場合が示されている。

（変形例）
図１９は、実施形態５の変形例に基づくサーチ線ドライバ３０＃および補助回路１４０の構成について説明する図である。

図１９を参照して、補助回路１４０は、図１７の補助回路１３０の構成と比較して、ＰチャネルＭＯＳトランジスタの配置が異なる。

具体的には、ＰチャネルＭＯＳトランジスタ９０＃，９１＃をサーチ線ドライバ側に設けた構成である。また、信号配線ＳＳ１，ＳＳ２をさらに設けた構成である。

サーチ線ＳＬと信号配線ＳＳ１とを端部で接続する。
また、サーチ線／ＳＬと信号配線ＳＳ２とを端部で接続する。

ＰチャネルＭＯＳトランジスタ９０＃は、信号配線ＳＳ１と、電源ノードＮｄとの間に設けられ、そのゲートはサーチ線ドライバユニット３１＃のＮＡＮＤ回路の出力信号の入力を受ける。

ＰチャネルＭＯＳトランジスタ９１＃は、信号配線ＳＳ２と、電源ノードＮｄとの間に設けられ、そのゲートはサーチ線ドライバユニット３２＃のＮＡＮＤ回路の出力信号の入力を受ける。

また、ＰチャネルＭＯＳトランジスタ９０＃がオンする。
したがって、信号配線ＳＳ１は、電源ノードＮｄと接続される。

次に、制御信号ＳＬＤＥ（「Ｈ」レベル）が入力される。これにより、サブ電源配線ＳＬＶＤＤがハイインピーダンス状態となる。また、信号配線ＰＵＭＰがドライバＤＲにより「Ｈ」レベルに駆動される。したがって、配線間容量に従ってサブ電源配線ＳＬＶＤＤの電圧レベルが上昇する。

この場合、サブ電源配線ＳＬＶＤＤは、電源ノードＮｄと接続されている。
これにより、信号配線ＳＳ１を介してサーチ線ＳＬの他端側からも昇圧電圧が印加されるため遠端側の「Ｈ」レベルの立ち上げを高速にすることが可能である。

図２０は、実施形態５の変形例に従う信号配線のレイアウト構成について説明する図である。

図２０（Ａ）に示されるように、信号配線ＳＳ１，ＳＳ２，ＰＵＭＰと、サブ電源配線ＳＬＶＤＤと、電源電圧ＶＤＤが供給される電源配線ＳＶＤＤと、接地電圧ＧＮＤが供給される接地配線ＳＶＳＳとが示されている。

ここで、信号配線ＳＳ１，ＳＳ２，ＰＵＭＰと、２本のサブ電源配線ＳＬＶＤＤと、電源電圧ＶＤＤが供給される電源配線ＳＶＤＤと、接地電圧ＧＮＤが供給される接地配線ＳＶＳＳは、それぞれ平行に配置される。

図２０（Ｂ）に示されるように、最下層にトランジスタが形成され、その上層にサーチ線ＳＬ，／ＳＬが形成される。また、その上層にマッチ線ＭＬが形成される。さらに上層に信号配線ＳＳ１，ＳＳ２，ＰＵＭＰと、２本のサブ電源配線ＳＬＶＤＤと、電源配線ＳＶＤＤと、接地配線ＳＶＳＳが形成される。

（その他の実施形態）
上記の実施形態においては、サーチ線の遠端を再駆動する方式等について説明した。

一方で、サーチ線に限られず他の信号線にも同様に適用可能である。
図２１は、他の実施形態に従う半導体装置の構成について説明する図である。

図２１を参照して、本例においては、ビット線ドライバ２００と、補助電源制御部２１０と、補助回路２２０との構成について説明する図である。

ビット線ドライバ２００について説明する。
ビット線ドライバ２００は、ビット線ＢＬ，／ＢＬの一端側に設けられる。

ビット線ドライバ２００は、ＰチャネルＭＯＳトランジスタ２０１，２０３と、ＮチャネルＭＯＳトランジスタ２０２，２０４とを含む。

ＰチャネルＭＯＳトランジスタ２０１およびＮチャネルＭＯＳトランジスタ２０２は、電源電圧ＶＤＤと、接地電圧ＧＮＤとの間に設けられ、それぞれのゲートは書込データＷＤの入力を受ける。

ＰチャネルＭＯＳトランジスタ２０３およびＮチャネルＭＯＳトランジスタ２０４は、電源電圧ＶＤＤと、接地電圧ＧＮＤとの間に設けられ、それぞれのゲートは書込データ／ＷＤの入力を受ける。

ＮチャネルＭＯＳトランジスタ２０２およびＮチャネルＭＯＳトランジスタ２０３は、接地ノードＮｐと接続される。

ＰチャネルＭＯＳトランジスタ２０１およびＮチャネルＭＯＳトランジスタ２０２の接続ノードは、トランスファーゲートを介してビット線ＢＬと接続される。

ＰチャネルＭＯＳトランジスタ２０４およびＮチャネルＭＯＳトランジスタ２０３の接続ノードは、トランスファーゲートを介してビット線／ＢＬと接続される。

例えば書込データＷＤ，／ＷＤが「Ｈ」レベル、「Ｌ」レベルに設定される場合には、ＮチャネルＭＯＳトランジスタ２０２およびＰチャネルＭＯＳトランジスタ２０１がオンする。これに伴い、ビット線ＢＬは、トランスファーゲートを介して接地ノードＮｐと接続される。ビット線／ＢＬは、トランスファーゲートを介して電源電圧ＶＤＤと接続される。

補助電源制御部２１０について説明する。
補助電源制御部２１０は、インバータ２１１と、ドライバ２１２と、ＮチャネルＭＯＳトランジスタ２１３，２１６と、信号配線２１４，２１５，２１７とを含む。

信号配線２１４，２１５は、互いに平行に配置される。一例としてビット線方向に配置されているが、特にこれに限られず他の方向に配置されていても良い。

ＮチャネルＭＯＳトランジスタ２１６は、信号配線２１５と、接地電圧ＧＮＤとの間に設けられ、そのゲートは、インバータ２１１を介する制御信号ＮＢＬＥの入力を受ける。

ドライバ２１２は、インバータ２１１を介する制御信号ＮＢＬＥの入力を受けて信号配線２１４を駆動する。インバータ２１１は、制御信号ＮＢＬＥを反転して出力する。

ＮチャネルＭＯＳトランジスタ２１３は、信号配線２１５と接地電圧ＧＮＤとの間に設けられ、そのゲートはインバータ２１１の出力信号の入力を受ける。

なお、ＮチャネルＭＯＳトランジスタ２１３は設けなくても良い。
初期状態において、制御信号ＮＢＬＥは「Ｌ」レベルに設定されている。

したがって、インバータ２１１の出力信号は「Ｈ」レベルに設定されている。これに伴い、ＮチャネルＭＯＳトランジスタ２１３，２１６がオンしている。したがって、信号配線２１５は、接地電圧ＧＮＤと接続されている。

補助回路２２０は、インバータ２２２，２２４と、ＮチャネルＭＯＳトランジスタ２２１，２２３，２２５とを含む。

インバータ２２２は、ビット線ＢＬと接続される。
インバータ２２４は、ビット線／ＢＬと接続される。

ＮチャネルＭＯＳトランジスタ２２１は、ビット線ＢＬとノードＮｑとの間に設けられ、そのゲートは、インバータ２２２の出力信号の入力を受ける。

ＮチャネルＭＯＳトランジスタ２２５は、ビット線／ＢＬとノードＮｑとの間に設けられ、そのゲートは、インバータ２２４の出力信号の入力を受ける。

ＮチャネルＭＯＳトランジスタ２２３は、ノードＮｑと信号配線２１５との間に設けられ、そのゲートは制御信号ＢＬＰＤＥの入力を受ける。

ビット線ＢＬが「Ｈ」レベル、ビット線／ＢＬが「Ｌ」レベルの場合には、ＮチャネルＭＯＳトランジスタ２２５がオンする。これにより、ノードＮｑとビット線／ＢＬとが接続される。

ビット線ＢＬが「Ｌ」レベル、ビット線／ＢＬが「Ｈ」レベルの場合には、ＮチャネルＭＯＳトランジスタ２２１がオンする。これにより、ノードＮｑとビット線ＢＬとが接続される。

そして、制御信号ＢＬＰＤＥ（「Ｈ」レベル）の入力に従って信号配線２１５とノードＮｑとが接続される。

図２２は、他の実施形態に基づく補助電源制御部２１０および補助回路２２０の動作を説明するタイミングチャート図である。

図２２を参照して、書込データＷＤ，／ＷＤが「Ｈ」レベル、「Ｌ」レベルに設定される場合について説明する。時刻Ｔ３０において、ＮチャネルＭＯＳトランジスタ２０２がオンする。したがって、ビット線ＢＬの近傍側は接地電圧ＧＮＤである「Ｌ」レベルに設定された場合が示されている。そして、ビット線ＢＬの遠端側は、インバータ２２２を介してＮチャネルＭＯＳトランジスタ２２１がオンする。

また、制御信号ＢＬＰＤＥが「Ｈ」レベルに設定される。これに伴い、ＮチャネルＭＯＳトランジスタ２２３がオンする。したがって、ノードＮｑと信号配線２１５とが接続される。これに伴い、ビット線ＢＬの遠端側も接地電圧ＧＮＤである「Ｌ」レベルに設定される。

次に、時刻Ｔ３０において、制御信号ＮＢＬＥが「Ｈ」レベルに設定される。
これに伴い、インバータ２１１は、「Ｌ」レベルを出力する。したがって、ＮチャネルＭＯＳトランジスタ２１３および２１６がオフする。したがって、信号配線２１５は、ハイインピーダンス状態となる。

そして、ドライバ２１２は、インバータ２１１の出力信号である「Ｌ」レベルを信号配線２１４に駆動する。

これに伴い、配線間容量に基づいて信号配線２１５の電圧レベルは、接地電圧ＧＮＤよりもさらに降下した電圧レベルに設定される。

すなわち、ビット線ＢＬの電圧が接地電圧ＧＮＤからさらに下降する。これにより、書込マージンを向上させることが可能である。

サーチ線ＳＬ，／ＳＬと同様に、メモリセル列にそれぞれ対応して設けられる複数のビット線ＢＬ，／ＢＬの一端側にそれぞれ対応してビット線ドライバを設け、他方の他端側に、ビット線ＢＬ，／ＢＬに伝達されるデータに従って対応するビット線ＢＬ，／ＢＬの駆動を補助するための補助回路を設けることが可能である。なお、上記のサーチ線ＳＬ，／ＳＬで説明したのと同様の方式をビット線にも同様に適用可能である。

（変形例１）
図２３は、別の実施形態に従う半導体装置の構成について説明する図である。

図２３を参照して、図２１の半導体装置の構成と比較して、メモリセルＭＣをＳＲＡＭメモリセルに変更した点が異なる。その他の構成については図２１で説明したのと同様であるのでその詳細な説明については繰り返さない。

すなわち、ＴＣＡＭセルに限られず、ＳＲＡＭセルに対しても上記方式を適用することが可能である。

（変形例２）
上記の別の実施形態においては、ビット線の電圧を降下させて、書込マージンを向上させる方式等について説明した。

一方で、ビット線ＢＬ，／ＢＬに限られずワード線ＷＬにも同様に適用可能である。
図２４は、さらに別の実施形態に従う半導体装置の構成について説明する図である。

図２４を参照して、図２３の半導体装置の構成と比較して、ビット線ＢＬ，／ＢＬの構成ではなく、ワード線ＷＬの周辺の構成が示されている。

本例においては、ワード線ドライバ３００と、補助電源制御部３１０と、補助回路４００との構成について説明する図である。

ワード線ドライバ３００について説明する。
ワード線ドライバ３００は、ワード線ＷＬの一端側に設けられる。

ワード線ドライバ３００は、ＰチャネルＭＯＳトランジスタ３０１，３０２とを含む。
ＰチャネルＭＯＳトランジスタ３０１と、ＮチャネルＭＯＳトランジスタ３０２とは、信号配線３１３と接地電圧ＧＮＤとの間に設けられる。それぞれのゲートは、デコード信号Ｘの入力を受ける。ＰチャネルＭＯＳトランジスタ３０１とＮチャネルＭＯＳトランジスタ３０２との接続ノードＮｒは、ワード線ＷＬと接続される。

デコード信号Ｘが「Ｌ」レベルの場合にワード線ドライバ３００は活性化される。
ＰチャネルＭＯＳトランジスタ３０１がオンする。これにより、信号配線３１３が接続ノードＮｒと接続される。

補助電源制御部３１０について説明する。
補助電源制御部３１０は、ドライバ３１２と、ＰチャネルＭＯＳトランジスタ３１１，３１５と、信号配線３１３，３１４とを含む。

信号配線３１３，３１４は、互いに平行に配置される。一例としてワード線方向に配置されているが、特にこれに限られず他の方向に配置されていても良い。

ＰチャネルＭＯＳトランジスタ３１１は、信号配線３１３と電源電圧ＶＤＤとの間に設けられ、そのゲートは、制御信号ＷＬＯＤＥの入力を受ける。

ドライバ３１２は、制御信号ＷＬＯＤＥの入力を受けて信号配線３１４を駆動する。
ＰチャネルＭＯＳトランジスタ３１５は、信号配線３１３と電源電圧ＶＤＤとの間に設けられ、そのゲートは、制御信号ＷＬＯＤＥの入力を受ける。

なお、ＰチャネルＭＯＳトランジスタ３１５は設けなくても良い。
初期状態において、制御信号ＷＬＯＤＥは「Ｌ」レベルに設定されている。

したがって、ＰチャネルＭＯＳトランジスタ３１１，３１５がオンしている。したがって、信号配線３１３は、電源電圧ＶＤＤと接続されている。

補助回路４００は、インバータ４０３と、ＰチャネルＭＯＳトランジスタ４０１，４０２とを含む。

インバータ４０３は、ワード線ＷＬと接続される。
ＰチャネルＭＯＳトランジスタ４０１，４０２は、信号配線３１３とワード線ＷＬとの間に設けられる。ＰチャネルＭＯＳトランジスタ４０１のゲートは、制御信号ＷＬＰＵＥの入力を受ける。

ＰチャネルＭＯＳトランジスタ４０２のゲートは、インバータ４０３の出力信号の入力を受ける。

ワード線ＷＬが「Ｈ」レベルの場合には、ＰチャネルＭＯＳトランジスタ４０２がオンする。そして、制御信号ＷＬＰＵＥが「Ｌ」レベルに設定されている場合に、ＰチャネルＭＯＳトランジスタ４０１がオンする。これにより、信号配線３１３とワード線ＷＬの他端側とが接続される。

図２５は、さらに別の実施形態に基づく補助電源制御部３１０および補助回路４００の動作を説明するタイミングチャート図である。

図２５を参照して、デコード信号Ｘが「Ｌ」レベルに設定される場合について説明する。時刻Ｔ４０において、ＰチャネルＭＯＳトランジスタ３０１がオンする。したがって、ワード線ＷＬの近傍側は電源電圧ＶＤＤと接続された信号配線３１３と接続される。

これにより、電源電圧ＶＤＤである「Ｈ」レベルに設定された場合が示されている。
そして、ワード線ＷＬの遠端側は、インバータ４０３を介してＰチャネルＭＯＳトランジスタ４０２がオンする。

また、制御信号ＷＬＰＵＥが「Ｌ」レベルに設定される。これに伴い、ＰチャネルＭＯＳトランジスタ４０１がオンする。したがって、ワード線ＷＬの遠端側（他端側）は、信号配線３１３と接続される。これに伴い、ワード線ＷＬの遠端側も電源電圧ＶＤＤである「Ｈ」レベルに設定される。

次に、時刻Ｔ４１において、制御信号ＷＬＯＤＥが「Ｈ」レベルに設定される。
これに伴い、ＰチャネルＭＯＳトランジスタ３１１，３１５がオフする。したがって、信号配線３１３は、ハイインピーダンス状態となる。

そして、ドライバ３１２は、制御信号ＷＬＯＤＥに従って「Ｈ」レベルを信号配線３１４に駆動する。

これに伴い、配線間容量に基づいて信号配線３１３の電圧レベルは、電源電圧ＶＤＤよりも昇圧した電圧レベルに設定される。

すなわち、ワード線ＷＬの電圧が電源電圧ＶＤＤよりさらに昇圧される。これにより、読出マージンを向上させることが可能である。

サーチ線ＳＬ，／ＳＬと同様に、メモリセル行に対応して設けられる複数のワード線の一端側にそれぞれ対応してワード線ドライバを設け、他方の他端側に、ワード線ＷＬに伝達されるデータに従って対応するワード線ＷＬの駆動を補助するための補助回路を設けることが可能である。なお、上記のサーチ線ＳＬ，／ＳＬで説明したのと同様の方式をワード線にも同様に適用可能である。

以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１通信機器、４転送制御回路、６汎用メモリ、８検索メモリ、１１，１４ＲＡＭセル、１２セグメント、１３データ比較部、２０セルアレイ、２１書込ドライバ群、２２サーチ線ドライバ群、２３マッチアンプ部、２４制御論理回路、２５補助回路群、３０サーチ線ドライバ、３１，３２サーチ線ドライバユニット。

Claims

行列状に配置された複数の検索メモリセルと、
メモリセル列にそれぞれ対応して設けられ、前記検索メモリセルに格納されたデータと比較するための複数のサーチデータをそれぞれ伝達するための複数のサーチ線対と、
前記複数のサーチ線対の一端側にそれぞれ対応して設けられ、前記サーチデータに従って前記複数のサーチ線対を駆動するための複数のサーチドライバと、
前記複数のサーチ線対の他端側にそれぞれ対応して設けられ、前記サーチデータに従って対応するサーチ線対の駆動を補助するための複数の補助回路とを備える、半導体装置。
各前記サーチ線対は、サーチ線と、相補サーチ線とを含み、
各前記サーチドライバは、前記サーチデータに従って対応するサーチ線および相補サーチ線の一方を駆動し、
各前記補助回路は、前記対応するサーチ線および相補サーチ線の一方の駆動に従って、一方の前記対応するサーチ線および相補サーチ線の駆動を補助する、請求項１記載の半導体装置。
各前記補助回路は、前記サーチデータに従って、前記対応するサーチ線および相補サーチ線の一方を駆動する論理回路を含む、請求項２記載の半導体装置。
各前記サーチ線対は、サーチ線と、相補サーチ線とを含み、
各前記サーチドライバは、前記サーチデータに従って対応するサーチ線および相補サーチ線の一方を駆動し、
各前記補助回路は、
前記対応するサーチ線の駆動に従って、前記対応するサーチ線の駆動を補助する第１補助ユニットと、
前記対応する相補サーチ線の駆動に従って、前記対応する相補サーチ線の駆動を補助する第２補助ユニットとを含む、請求項１記載の半導体装置。
各前記第１および第２補助ユニットは、前記サーチデータに従って動作するインバータで構成される、請求項４記載の半導体装置。
各前記第１補助ユニットは、一方側が前記サーチ線の他端側と接続され、他方側が電源電圧と接続され、ゲートに前記サーチデータの入力を受ける第１のトランジスタを含む、
各前記第２補助ユニットは、一方側が前記相補サーチ線の他端側と接続され、他方側が電源電圧と接続され、ゲートに反転された前記サーチデータの入力を受ける第２のトランジスタを含む、請求項４記載の半導体装置。
前記第１および第２トランジスタは、前記複数のサーチドライバの近傍に配置される、請求項６記載の半導体装置。
各前記補助回路は、前記対応するサーチ線および相補サーチ線の一方の電圧を昇圧する、請求項２記載の半導体装置。
各前記補助回路は、
前記対応するサーチ線および相補サーチ線に駆動されたデータを伝達する第１の信号配線と、
前記対応するサーチ線および相補サーチ線の一方の一端側と接続され、かつ、前記第１の信号配線と平行に配置され、信号配線間の結合容量により前記対応するサーチ線および相補サーチ線の一方の一端側の電圧を昇圧するための第２の信号配線とを含む、請求項８記載の半導体装置。
各前記補助回路は、
前記対応するサーチ線および相補サーチ線に駆動されたデータを伝達する第１の信号配線と、
前記対応するサーチ線および相補サーチ線の一方の一端側と接続され、かつ、前記第１の信号配線と平行に配置され、信号配線間の結合容量により前記対応するサーチ線および相補サーチ線の一方の一端側の電圧を昇圧するための複数の第２の信号配線とを含む、請求項８記載の半導体装置。
各前記補助回路は、
前記対応するサーチ線および相補サーチ線に駆動されたデータを伝達する第１の信号配線と、
前記対応するサーチ線および相補サーチ線の一方の一端側および他端側と接続され、かつ、前記第１の信号配線と平行に配置され、信号配線間の結合容量により前記対応するサーチ線および相補サーチ線の一方の一端側および他端側の電圧を昇圧するための第２の信号配線とを含む、請求項８記載の半導体装置。
各前記補助回路は、
タイミング信号を伝達する第１の信号配線と、
前記対応するサーチ線および相補サーチ線の一方の一端側および他端側と接続され、かつ、前記第１の信号配線と平行に配置され、信号配線間の結合容量により前記対応するサーチ線および相補サーチ線の一方の一端側および他端側の電圧を昇圧するための第２の信号配線とを含む、請求項８記載の半導体装置。