JP2018014153A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置は、各々がメモリセルアレイを含む複数のサブブロックと、複数のサブブロックにそれぞれ対応して設けられた複数のサブサーチ部とを備える。各サブブロックは、検索指示に従って、メモリセルアレイの行ごとに格納された複数のデータのうち、入力されるサーチデータに一致するものを検索し、行ごとに一致または不一致という検索結果を出力し、各サブサーチ部は、対応するメモリセルアレイに格納された複数のデータに基づいて、入力されるサーチデータの一部と比較するためのプリサーチ用のフラグデータを生成するフラグデータ生成部と、入力されるサーチデータの一部と、フラグデータ生成部により生成されたフラグデータとを比較して、比較結果に基づいて対応するサブブロックに検索指示を出力する検索部とを含む。
【選択図】図7
Description
(実施形態1)
<A.ハードウェア構成>
[a1.TCAMセルの構成]
図1は、TCAMセルの構成の一例を示す回路図である。
図3は、TCAM装置を構成する1つのサブブロックの構成を示すブロック図である。
図4は、サーチ線ドライバ22の構成の一例を示す回路図である。
図5は、マッチアンプの構成の一例を示す回路図である。
図6は、検索装置1の全体構成を示すブロック図である。
サブブロック100は、行列状に配列されたTCAMセルアレイ20と、書込ドライバ21と、サーチ線ドライバ22と、マッチアンプ部23と、制御論理回路24と、入出力回路25とを含む。
[b1.機能構成]
図7は、プリサーチサブ回路200の構成を説明する機能ブロック図である。
検索部210は、入力サーチデータskeyの一部であるプリサーチキーpskeyと、データ生成部202で生成されたメモリ部208に格納されているフラグデータとが一致するか否かを比較して、比較結果をブロック制御部206に出力する。
図8を参照して、プリサーチサブ回路200Pは、プリサーチサブ回路200と比較して、メモリ部208をRAM209に置換した点が異なる。その他の構成については図7で説明したのと同様であるのでその詳細な説明については繰り返さない。メモリ部208をRAM(Random Access Memory)で構成することにより消費電力を低減するとともにメモリ部208の面積を縮小することが可能である。
図9を参照して、プリサーチサブ回路200Qは、プリサーチサブ回路200と比較して、メモリ部208および検索部210の代わりにCAM211を設けた点が異なる。その他の構成については図7で説明したのと同様であるのでその詳細な説明については繰り返さない。メモリ部208および検索部210をCAM(Content Addressable Memory)で構成することにより簡易な構成でメモリ部208および検索部210を実現することが可能である。
図10は、プリサーチサブ回路200の動作概要を説明する図である。
比較回路226は、セレクタ230で選択された入力サーチデータskeyの一部データと、フラグデータレジスタ225に格納されているそれぞれのフラグデータとを比較して比較結果をOR回路227に出力する。本例においては、比較回路226は、一致した場合には「H」レベルを出力し、不一致の場合には「L」レベルを出力する。
また、ライト制御部424は、リード制御部420にデータ読出動作の実行を指示する。
図11は、プリサーチサブ回路200のリセット状態あるいは初期化状態時の動作概要を説明する図である。
有効/無効レジスタ228のレジスタ値が“1”の場合には、プリサーチサブ回路200は、フラグデータ生成モードとして動作する。一方、有効/無効レジスタ228のレジスタ値が“0”の場合には、通常モードとしてプリサーチ動作を実行する。
図12は、プリサーチサブ回路200のフラグデータ生成モードにおける動作例を説明する図である。
図13は、プリサーチサブ回路200のフラグデータの更新を説明する図である。
[b6.プリサーチサブ回路のフラグデータの別の更新例]
図14は、プリサーチサブ回路200のフラグデータの別の更新を説明する図である。
図15に示されるように、データ判定部221は、全ての領域について、「Ternary」と判定した場合には、4ビットの領域のうち先頭ビットをマスク処理して残りの3ビットの領域のデータが全てバイナリ値か否かを判定する。
上記においては、エントリ(行)のデータが更新される毎に全データを読み出してデータ判定する方式について説明したが、全データの読み出しには時間がかかる。したがって、パフォーマンスの低下を防止するために複数回エントリ(行)のデータが更新された後に全データを読み出してフラグデータを更新するメンテナンス動作を実行するようにしても良い。
<C.メンテナンス動作のバリエーション>
[c1.メンテナンス動作の別の構成]
図16は、変形例2に従うプリサーチサブ回路の構成について説明する図である。
カウンタ242は、トリガ信号の入力に基づいてカウントアップし、カウンタ値を保持する。したがって、カウンタ242は、書込イネーブル信号wenaの入力に従ってカウントアップするため書込回数をカウントすることが可能である。
OR回路234は、判定レジスタ222の各判定結果のOR論理演算結果をブロック制御部206#に出力する。
上記の方式においては、リーダポインタを更新して順次エントリ(行)を読み出す場合について説明しているが、バースト読み出しや、複数ブロックを同時に活性させることで、複数のデータを読み出す構成とすることも可能である。
書込イネーブル信号wenaの入力回数に限られず、メンテナンス動作を実行するようにすることも可能である。
図18を参照いて、ブロック制御部206Bは、クロックカウンタ250と、比較回路252と、タイマ設定レジスタ254とを含む。
比較回路252は、タイマ設定レジスタ254に格納されているタイマ値と、クロックカウンタ250のカウンタ値とを比較して、比較結果を出力する。本例においては、比較回路252は、カウンタ値がタイマ値に到達したか否かを判断する。
書込データに基づいてメンテナンス動作を実行することも可能である。
図19を参照して、ブロック制御部206Cは、書込データ制御部260と、比較回路262とを含む。
サブブロックの活性化に基づいてメンテナンス動作を実行するようにしても良い。
一方、メイン制御回路300は、活性率が所定値を超えていないと判断した場合(ステップS24においてNO)には、フラグデータの更新を要求することなく処理を終了する(エンド)。
図22は、プリサーチサブ回路200#の構成の全体概要を説明する図である。
データ生成部202は、プリサーチキー生成部430と、フラグデータ生成部432と、データ判定部221と、レジスタ部436と、無効フラグ生成部438とを含む。
図23は、実施形態3に基づくプリサーチサブ回路200Rの構成を説明する機能ブロック図である。
検索部210は、プリサーチキーpskeyと、メモリ部208に格納されている統計データとを比較して、比較結果をブロック制御部206に出力する。
(変形例)
図25は、実施形態3の変形例に基づくプリサーチサブ回路のプリサーチ動作を説明する図である。
本例においては、サブブロック100Aに対応するプリサーチテーブルとして、X値側の最小値(min)は“2021”、Y値側の最小値(min)は“0012”として表わされる。
最小値のみを管理するプリサーチテーブルを生成するため、データ量が減少するため複数のレジスタ等を設ける必要が無く回路面積を縮小することが可能である。
Claims (17)
- 各々がメモリセルアレイを含む複数のサブブロックと、
前記複数のサブブロックにそれぞれ対応して設けられた複数のサブサーチ部とを備え、
各前記サブブロックは、検索指示に従って、前記メモリセルアレイの行ごとに格納された複数のデータのうち、入力されるサーチデータに一致するものを検索し、前記行ごとに一致または不一致という検索結果を出力し、
各前記サブサーチ部は、
対応する前記メモリセルアレイに格納された前記複数のデータに基づいて、前記入力されるサーチデータの一部と比較するためのプリサーチ用のフラグデータを生成するフラグデータ生成部と、
前記入力されるサーチデータの一部と、前記フラグデータ生成部により生成されたフラグデータとを比較して、比較結果に基づいて対応するサブブロックに前記検索指示を出力する検索部とを含む、半導体装置。 - 各前記サブサーチ部は、前記生成したフラグデータを格納するメモリをさらに含む、請求項1記載の半導体装置。
- 前記検索部は、前記生成したフラグデータを格納する連想メモリである、請求項1記載の半導体装置。
- 前記フラグデータ生成部は、前記複数のデータに基づいて前記入力されるサーチデータの一部を指定するための指定データを格納するレジスタを有する、請求項1記載の半導体装置。
- 前記レジスタに格納された指定データに基づいて前記入力されるサーチデータの一部を選択するセレクタをさらに備える、請求項4記載の半導体装置。
- 前記メモリセルアレイは、所定列毎に分割された複数の領域を有し、
前記データ生成部は、
各領域毎に格納されているデータが全てバイナリ値であるか否かを判断し、
判断結果に基づいて、全てバイナリ値である領域のデータを前記プリサーチ用のフラグデータとして生成する、請求項1記載の半導体装置。 - 各前記サブサーチ部は、プリサーチ用のフラグデータを更新するための制御部を含む、請求項1記載の半導体装置。
- 前記制御部は、無効フラグを格納する無効レジスタを有する、請求項7記載の半導体装置。
- 前記制御部は、対応する前記メモリセルアレイの書き込み回数をカウントし、書き込み回数に基づいて前記フラグデータを更新する、請求項7記載の半導体装置。
- 前記制御部は、所定期間が経過するか否かを判断し、所定期間が経過した場合には前記フラグデータを更新する、請求項7記載の半導体装置。
- 前記制御部は、対応する前記メモリセルアレイに対する書込データに基づいて前記フラグデータを更新する、請求項7記載の半導体装置。
- 各前記サブサーチ部から前記対応するサブブロックへの前記検索指示の割合を算出し、算出結果に基づいて前記フラグデータの更新を指示する管理部をさらに備える、請求項7記載の半導体装置。
- 前記データ生成部は、前記制御部からの指示に従って、対応する前記メモリセルアレイに格納された前記複数のデータに基づいて、前記入力されるサーチデータの一部と比較するためのプリサーチ用のフラグデータを再生成する、請求項7記載の半導体装置。
- 前記メモリセルアレイは、所定列毎に分割された複数の領域を有し、
前記データ生成部は、
各領域毎に格納されているデータの一部領域が全てバイナリ値であるか否かを判断し、
判断結果に基づいて、前記一部領域のデータを前記プリサーチ用のフラグデータとして生成する、請求項1記載の半導体装置。 - 各々がメモリセルアレイを含む複数のサブブロックと、
前記複数のサブブロックにそれぞれ対応して設けられた複数のサブサーチ部とを備え、
各前記サブブロックは、検索指示に従って、前記メモリセルアレイの行ごとに格納された複数のデータのうち、入力されるサーチデータに一致するものを検索し、前記行ごとに一致または不一致という検索結果を出力し、
各前記サブサーチ部は、
対応する前記メモリセルアレイに格納された前記複数のデータに基づいて、前記入力されるサーチデータと比較するためのプリサーチ用の解析データを生成する解析データ生成部と、
前記入力されるサーチデータを解析した入力解析データと、前記解析データ生成部により生成された解析データとを比較して、比較結果に基づいて対応するサブブロックに前記検索指示を出力する検索部とを含む、半導体装置。 - 前記解析データ生成部は、
各前記複数のデータを第1のデータと、第2のデータとに分割し、
分割した前記第1および第2のデータをそれぞれデータ解析し、
それぞれのデータ解析結果に基づくデータテーブルを生成する、請求項15記載の半導体装置。 - 前記検索部は、
前記入力されるサーチデータを前記第1の入力データと、前記第2の入力データとに分割し、
分割した前記第1および第2の入力データをそれぞれデータ解析し、
前記第1および第2の入力データをデータ解析した解析結果と前記データテーブルとを比較する、請求項16記載の半導体装置。
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