JP5932167B2 - ハイブリッド３値連想メモリ - Google Patents

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Description

[0001]本開示は、一般に、３値連想メモリ（ＴＣＡＭ）に関する。より詳細には、本開示は、ＴＣＡＭのためのハイブリッドアーキテクチャに関する。
[0002]ＴＣＡＭは、一般に、インターネットプロトコル（ＩＰ）アドレス転送のためにルータおよびイーサネット（登録商標）スイッチ中で使用される。記憶要素は、一般に、動的ＮＯＲ／ＮＡＮＤタイプセルを使用するように設計される。
[0003]連想メモリ（ＣＡＭ）は、読取り動作、書込み動作、および比較動作をサポートする。ＣＡＭ中のエントリとしての同じ幅の（たとえば、ビット／ワード）の比較バスは、クロックエッジにおける入力である。比較バスのデータは、ＣＡＭ中のあらゆるエントリと同時に比較される。すなわち、比較は平行して行われ、したがって、バスは、１つのクロックサイクル中にＣＡＭ中のあらゆるエントリと比較され得る。エントリ中のあらゆるビットが比較バス中の対応するビットに一致するとき、エントリは一致となる。代替的に、エントリ中のいずれかのビットが比較バス中の対応するビットに一致しないとき、エントリは不一致となる。ＣＡＭ中のエントリのビットは０または１である。
[0004]ＴＣＡＭは、セルに記憶され得るマスク値を伴ったＣＡＭと同様のものである。マスク値は、ローカルマスクと呼ばれることがある。マスク値は比較ビットと比較されず、したがって、比較結果は常に一致になる。
[0005]図１に、従来のＴＣＡＭ１００のアーキテクチャを示す。図１に示すように、「１１０１」などの探索ワードは、ＴＣＡＭ１００のレジスタ１５０への入力である。探索ワードは、ＴＣＡＭセル１１０に記憶された値と比較される。ＴＣＡＭは、一般に、ステージごとに１６個のＴＣＡＭセルを有する。探索は、ＴＣＡＭセル１１０にわたって同時に行われる。ＴＣＡＭセル１１０のコンテンツは、高ビット（１）、低ビット（０）、またはマスク値（Ｘ）であり得る。探索の前に、ＴＣＡＭセルの各セット１２０〜１２６の一致ライン１３０〜１３６が高に設定される。一致ライン１３０〜１３６は、優先度エンコーダ１４０への入力である。ＴＣＡＭ１００は、探索ワードラインに一致するＴＣＡＭセルのセットのアドレスを出力する（ＭＬｏｕｔ）。探索が並列探索であるので、探索は、１クロックサイクルで完了し得る。マスク値は０または１であり得、依然として、本開示では、マスク値がＸと呼ばれることがあることに留意されたい。
[0006]一例として、図１に示すように、ＴＣＡＭセルの第１のセット１２０は、「１Ｘ０１」に設定され、ＴＣＡＭセルの第２のセット１２２は、「１０Ｘ１」に設定され、ＴＣＡＭセルの第３のセット１２４は、「１１ＸＸ」に設定され、ＴＣＡＭセルの第４のセット１２６は、「１Ｘ１Ｘ」に設定される。探索ビットとＴＣＡＭセルのコンテンツを比較するときに、ＴＣＡＭセルのコンテンツがマスク値Ｘであるとき、比較は一致をもたらすことになる。したがって、図１に示す例によれば、ＴＣＡＭセルの第１のセット１２０とＴＣＡＭセルの第３のセット１２４とは、レジスタ１５０中の探索ワードに一致する。したがって、ＴＣＡＭセルの第１のセット１２０およびＴＣＡＭセルの第３のセット１２４の一致ライン１３０および１３４は一致を示し、優先度エンコーダ１４０は、ＴＣＡＭセルの第１のセット１２０およびＴＣＡＭセルの第３のセット１２４のアドレスを出力する。
[0007]従来のＴＣＡＭアーキテクチャは、動的回路であり、高い動的消費電力を有する。場合によっては、ＴＣＡＭは、動的ＮＡＮＤアーキテクチャを有し得る。他の場合には、ＴＣＡＭは、動的ＮＯＲアーキテクチャを有し得る。
[0008]図２に、従来の動的ＮＡＮＤ ＴＣＡＭ２００を示す。図２に示すように、動的ＮＡＮＤアーキテクチャ２００は、プルアップトランジスタ２１０からプリチャージラインＰＲＥ＃によってチャージされる一致ラインＭＬNANDを含む。一致ラインＭＬNANDは、一連の中間一致ラインＭＬ0〜ＭＬn-1に接続される。中間一致ラインＭＬ0〜ＭＬn-1の各々は、トランスミッションゲートを介してマスクセルＭａｓｋ0〜Ｍａｓｋn-1およびキーセルＫｅｙ0〜Ｋｅｙn-1に結合される。トランスミッションゲートは、キーセルＫｅｙ0〜Ｋｅｙn-1に結合されたキーＮＭＯＳトランジスタ２０２と、マスクセルＭａｓｋ0〜Ｍａｓｋn-1に結合されたマスクＮＭＯＳトランジスタ２０４とを含む。
[0009]マスクセルＭａｓｋ0〜Ｍａｓｋn-1のコンテンツは、拡大されたマスクセル２２２に示されている。拡大されたマスクセル２２２に示すように、マスクセルＭａｓｋ0〜Ｍａｓｋn-1は、マスク値Ｍと、マスク値バーＭ＃と、マスクワードラインＷＬＭと、マスクビットラインＢＬＭと、マスクビットラインバーＢＬＭ＃とを含むＳＲＡＭセルである。キーセルＫｅｙ0〜Ｋｅｙn-1のコンテンツは、拡大されたキーセル２２０に示されている。拡大されたキーセル２２０に示すように、キーセルＫｅｙ0〜Ｋｅｙn-1は、ＸＮＯＲ論理を用いるＳＲＡＭセルである。キーセルＫｅｙ0〜Ｋｅｙn-1は、探索ラインＳＬと、探索ラインバーＳＬ＃と、キービットラインＢＬＫと、キービットラインバーＢＬＫ＃と、キー値Ｋと、キーバー値Ｋ＃と、キー書込みラインＷＬＫとをさらに含む。
[0010]動的ＮＡＮＤ ＴＣＡＭアーキテクチャでは、一致ラインは、高にプリチャージされ、一致を示すために低を評価する。すなわち、プリチャージ信号は、一致ラインを高に設定するために、あらゆるサイクル中に各マッチラインのために使用される。マスクセルまたはキーセルの状況に応じて、一致ラインは、低に引き下げられるか、または高にとどまり得る。各中間一致ラインは、マスクセルとキーセルとに関連付けられる。さらに、各キーセルは、ＸＮＯＲ論理をさらに含む。動的ＮＡＮＤ ＴＣＡＭは、直列動作を使用する。したがって、前の中間一致ライン（ｎ−２）が一致を示すために低に引き下げられたとき、中間一致ライン（ｎ−１）はディスチャージし得る。すなわち、動作は、一致があるとき、１つの中間一致ライン（ｎ−２）から後続の中間一致ライン（ｎ−１）に継続し、不一致があるとき、中間一致ラインを進行するのを停止する。
[0011]動的ＮＯＲ ＴＣＡＭアーキテクチャでは、一致ラインは、高にプリチャージされ、不一致を示すために低を評価する。比較の大部分は不一致をもたらし、したがって、動的ＮＯＲは、不一致を示すための高から低への切替えの結果として電力消費量が増加する。さらに、プリチャージ信号が各クロックサイクル中で各一致ラインによって使用されるので、動的ＮＯＲは、複雑なタイミング制御を有する。
[0012]図３に、従来の動的ＮＯＲ ＴＣＡＭ３００を示す。図３に示すように、動的ＮＯＲ ＴＣＡＭ３００は、キーセルＫｅｙ0〜Ｋｅｙn-1とマスクセルＭａｓｋ0〜Ｍａｓｋn-1とを含む。一般に、図３のＮＯＲ ＴＣＡＭ３００などのＮＯＲ ＴＣＡＭは、１６個のキーセルとマスクセルとを有し得る。データは、探索ライン（ＳＬ0〜ＳＬn-1およびＳＬ0＃〜ＳＬn-1＃）を介して入力される。データは、キーセルＫｅｙ0〜Ｋｅｙn-1とマスクセルＭａｓｋ0〜Ｍａｓｋn-1とに記憶された値と比較される。一致ラインＭＬNORは、プルアップトランジスタ３０３からのプリチャージラインＰＲＥ＃を介して高にプリチャージされる。探索ライン（ＳＬ0〜ＳＬn-1およびＳＬ0＃〜ＳＬn-1＃）のうちの１つを介して入力されたデータと、セルＫｅｙ0〜Ｋｅｙn-1、Ｍａｓｋ0〜Ｍａｓｋn-1のうちの１つに記憶されたデータとの間に不一致があるとき、一致ラインＭＬNORは低を評価することになる。セルＫｅｙ0〜Ｋｅｙn-1、Ｍａｓｋ0〜Ｍａｓｋn-1のすべての値が入力データに一致すると、一致ラインは高にとどまる。
[0013]キーセルＫｅｙ0〜Ｋｅｙn-1の構造は、拡大されたキーセル３３０に示されており、マスクセルＭａｓｋ0〜Ｍａｓｋn-1の構造は、拡大されたマスクセル３３３に示されている。拡大されたキーセル３３０に示すように、キーセルＫｅｙ0〜Ｋｅｙn-1は、ＳＲＡＭセルを介して実装される。比較動作中に、キーバーＫ＃は、探索ラインＳＬとの論理積がとられる。キーセルＫｅｙ0〜Ｋｅｙn-1は、ビットラインＢＬＫと、ビットラインバーＢＬＫ＃と、ワードラインＷＬＫとを含む。
[0014]拡大されたマスクセル３３３に示すように、マスクセルＭａｓｋ0〜Ｍａｓｋn-1は、ＳＲＡＭセルを介して実装される。比較動作中に、マスクバーＭ＃は、探索ラインバーＳＬ＃との論理積がとられる。マスクセルＭａｓｋ0〜Ｍａｓｋn-1は、ビットラインＢＬＭと、ビットラインバーＢＬＭ＃と、ワードラインＷＬＭとを含む。
[0015]上記で説明したように、動的ＮＯＲ ＴＣＡＭでは、一致ラインは、あらゆるサイクルの始めに高にプリチャージされ、一致ラインは、不一致を示すために低を評価する。ＴＣＡＭでのセルの比較の大部分は不一致をもたらす。したがって、不一致を示すときの高から低への切替えの結果として、動的ＮＯＲ ＴＣＡＭの電力消費量は増加する。場合によっては、一致ラインは、電力消費量を低減するために、低にプリディスチャージされ得る。依然として、その結果、一致ラインがプリディスチャージされたときでも、プリチャージ動作は、あらゆるサイクルの始めに一致ラインをチャージする。したがって、一致ラインのプリチャージは、電力消費量の増加さらには制御回路の増加につながる。
[0016]本開示の一態様によれば、ハイブリッド３値連想メモリ（ＴＣＡＭ）内の方法が提示される。本方法は、第１のＴＣＡＭステージにおいて、記憶されたワードの第１の部分と探索ワードの第１の部分を比較することを含む。本方法はまた、探索ワードの第１の部分が記憶されたワードの第１の部分に一致するとき、第２のＴＣＡＭステージにおいて、記憶されたワードの第２の部分と探索ワードの第２の部分を比較することを含む。第１のＴＣＡＭステージは、第２のＴＣＡＭステージとは異なる。
[0017]本開示の別の態様によれば、ハイブリッドＴＣＡＭが提示される。ハイブリッドＴＣＡＭは、記憶されたワードの第１の部分と探索ワードの第１の部分を比較するように構成された第１のＴＣＡＭステージを含む。ＴＣＡＭはまた、探索ワードの第１の部分が記憶されたワードの第１の部分に一致するとき、記憶されたワードの第２の部分と探索ワードの第２の部分を比較するように構成された第２のＴＣＡＭステージを含む。第１のＴＣＡＭステージは、第２のＴＣＡＭステージとは異なる。
[0018]本開示のさらに別の態様によれば、ハイブリッドＴＣＡＭが提示される。ハイブリッドＴＣＡＭは、記憶されたワードの第１の部分と探索ワードの第１の部分を比較するための第１の手段を含む。ハイブリッドＴＣＡＭは、探索ワードの第１の部分が記憶されたワードの第１の部分に一致するとき、記憶されたワードの第２の部分と探索ワードの第２の部分を比較するための第２の手段をさらに含む。比較するための第１の手段は、比較するための第２の手段とは異なる
[0019]ここでは、以下の発明を実施するための形態がより良く理解され得るように、本開示の特徴および技術的利点についてやや広く概説した。以下で、本開示の追加の特徴および利点について説明する。本開示は、本開示の同じ目的を実行するための他の構造を変更または設計するための基礎として容易に利用され得ることを、当業者は諒解されたい。また、そのような等価な構成は、添付の特許請求の範囲に記載の本開示の教示から逸脱しないことを、当業者は了解されたい。さらなる目的および利点とともに、本開示の編成と動作の方法の両方に関して、本開示を特徴づけると考えられる新規の特徴は、添付の図に関連して以下の説明を検討するとより良く理解されよう。ただし、図の各々は、例示および説明のみの目的で与えたものであり、本開示の限界を定めるものではないことを明確に理解されたい。
[0020]本開示の特徴、性質、および利点は、図面とともに、以下に記載する詳細な説明を読めばより明らかになろう。
[0021]ＴＣＡＭメモリシステムを示す図。 [0022]従来技術の動的ＮＡＮＤアーキテクチャを示す図。 [0023]従来技術の動的ＮＯＲアーキテクチャを示す図。 [0024]本開示の態様による、擬似ＮＯＲアーキテクチャを示す図。 本開示の態様による、擬似ＮＯＲアーキテクチャを示す図。 [0025]本開示の一態様による、静的ＮＡＮＤアーキテクチャを示す図。 [0026]本開示の一態様による、ハイブリッドＴＣＡＭアーキテクチャを示す図。 本開示の一態様による、ハイブリッドＴＣＡＭアーキテクチャを示す図。 [0027]本開示の一態様による、図７Ａおよび図７ＢのハイブリッドＴＣＡＭアーキテクチャを動作するための方法を示すフローチャート。 [0028]有利には本開示の一実施形態が採用され得る例示的なワイヤレス通信システムを示す図。 [0029]本開示の一態様による、半導体構成要素の回路、レイアウト、および論理設計のために使用される設計ワークステーションを示すブロック図。
[0030]添付の図面に関して以下に記載する発明を実施するための形態は、様々な構成を説明するものであり、本明細書で説明する概念が実施され得る構成のみを表すものではない。発明を実施するための形態は、様々な概念の完全な理解を与えるための具体的な詳細を含む。ただし、これらの概念はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの例では、そのような概念を不明瞭にしないように、よく知られている構造および構成要素をブロック図の形式で示す。
[0031]高性能で電力消費量が低いＴＣＡＭを提供することが望まれる。本開示の態様は、高性能で電力消費量が低い、静的ＮＡＮＤ ＴＣＡＭ記憶要素と擬似ＮＯＲ ＴＣＡＭ記憶要素との組合せを提供する。静的ＮＡＮＤと擬似ＮＯＲとの組合せを使用するＴＣＡＭは、ハイブリッドＴＣＡＭと呼ばれることがある。本開示では、静的ＮＡＮＤ ＴＣＡＭ記憶要素は静的ＮＡＮＤ ＴＣＡＭと呼ばれることがあり、擬似ＮＯＲ ＴＣＡＭ記憶要素は、擬似ＮＯＲ ＴＣＡＭと呼ばれることがある。
[0032]本開示によれば、一致ライン（ＭＬ）は各サイクルの前にプリチャージされないので、擬似ＮＯＲ ＴＣＡＭは、一致ラインプリチャージのために複雑なタイミング制御回路を使用しない。本態様では、擬似ＮＯＲ ＴＣＡＭは、プルアップデバイスとしてＰＭＯＳトランジスタスタックを使用し、プルダウンデバイスとしてＮＭＯＳトランジスタを使用する擬似ＮＭＯＳゲートを使用する。擬似ＮＭＯＳゲートは、擬似ＮＯＲゲートと呼ばれることがある。
[0033]図４に、本開示の一態様による、擬似ＮＯＲ ＴＣＡＭステージ４００Ａおよび４００Ｂのアーキテクチャを示す。図４に示すように、擬似ＮＯＲ ＴＣＡＭステージ４００Ａは、探索ラインのセットＳＬ0．．．ＳＬn-1と探索ラインの相補セットＳＬ0＃．．．ＳＬn-1＃とからの入力を受信するＮＯＲプルダウンネットワーク４１０Ａを含む。図４に、ただ２つの擬似ＮＯＲ ＴＣＡＭステージ（４００Ａおよび４００Ｂ）を示すが、実装形態では、（ＴＣＡＭエントリを記憶する）ＴＣＡＭ行がｍ個の擬似ＮＯＲステージを有し、ｍ個の擬似ＮＯＲステージの各々がｎ個のセルを有し得る。したがって、（ＴＣＡＭ行に記憶された）各ＴＣＡＭエントリは、ｎｘｍ個のセルによって記憶されるｎｘｍ個の値を備え得る。各セルは、以下でさらに説明するようにマスクセルとキーセルとを含む。擬似ＮＯＲ ＴＣＡＭステージ４００Ａおよび４００Ｂへの探索ラインおよび探索ラインバー入力がどちらも同様に標示されているが、探索ラインおよび探索ラインバー入力の各々は一意である。
[0034]さらに、擬似ＮＯＲ ＴＣＡＭステージ４００Ａはまた、一致ライン出力Ｍａｔｃｈ−ｏｕｔm-2と、一致ライン出力Ｍａｔｃｈ−ｏｕｔm-2に結合されたインバータ４４０Ａとを含み得る。さらに、ＮＯＲプルダウンネットワーク４１０Ａは、さらに、ＰＭＯＳスタック４１４Ａに結合される。ＰＭＯＳスタック４１４Ａは、２つのＰＭＯＳトランジスタを含み、一致ライン入力Ｍａｔｃｈ−ｉｎm-2からの入力を受信する。擬似ＮＯＲは、ＰＭＯＳスタック４１４Ａとプルダウントランジスタ４３５Ａとを備え得る。ＰＭＯＳスタック４１４Ａが２つのＰＭＯＳトランジスタに限定されないことに留意されたい。本開示の態様は、ただ１つの弱いＰＭＯＳトランジスタをもつスタックまたは３つ以上の弱いＰＭＯＳトランジスタをもつスタックを企図する。
[0035]一致ライン入力（Ｍａｔｃｈ−ｉｎ）が、前のＮＯＲプルダウンネットワーク（たとえば、擬似ＮＯＲ）の一致ライン出力（Ｍａｔｃｈ−ｏｕｔ）であることに留意されたい。すなわち、擬似ＮＯＲ（擬似ＮＯＲ ＴＣＡＭステージ４００Ｂ）への一致ライン入力は、前のＮＯＲステージ（擬似ＮＯＲ ＴＣＡＭステージ４００Ａ）の一致ライン出力に結合される。たとえば、図４に示すように、擬似ＮＯＲ ＴＣＡＭステージ４００Ａの一致ライン出力Ｍａｔｃｈ−ｏｕｔm-2は、後続の擬似ＮＯＲ ＴＣＡＭステージ４００Ｂの一致ライン入力Ｍａｔｃｈ−ｉｎm-1である。図４の擬似ＮＯＲ ＴＣＡＭステージ４００Ａおよび４００Ｂのアーキテクチャは同様のものである。詳細には、擬似ＮＯＲ ＴＣＡＭステージ４００Ｂはまた、ＮＯＲプルダウンネットワーク４１０Ｂと、プルダウントランジスタ４３５Ｂと、ＰＭＯＳスタック４１４Ｂと、インバータ４４０Ｂとを含む。本開示では、各擬似ＮＯＲ（たとえば、４００Ａおよび４００Ｂ）は、ＴＣＡＭステージと呼ばれることがある。
[0036]一構成では、ＴＣＡＭステージ（たとえば、擬似ＮＯＲ ＴＣＡＭステージ４００Ａおよび擬似ＮＯＲ ＴＣＡＭステージ４００Ｂ）は、ｍ個のＴＣＡＭステージ（０．．．ｍ−１）の行を形成するために直列に接続され得る。各ＴＣＡＭステージは、ｎ個（０．．．ｎ−１）の探索ラインと、キーセルと、マスクセルとを備える。図４の各擬似ＮＯＲ（たとえば、４００Ａおよび４００Ｂ）の探索ライン入力は、ＴＣＡＭの複数の探索ラインの例示的な入力である。いくつかの態様では、探索ライン、キーセル、およびマスクセルの数が各ＴＣＡＭステージ間で変動し得ることに留意されたい。すなわち、擬似ＮＯＲ ＴＣＡＭステージ４００Ａなどの１つのＴＣＡＭステージの（０．．．ｎ−１）の探索ライン、キーセル、およびマスクセルのｎ値は、擬似ＮＯＲ ＴＣＡＭステージ４００Ｂなどの別のＴＣＡＭステージの（０．．．ｎ−１）の探索ライン、キーセル、およびマスクセルのｎ値と同じでないことがある。
[0037]擬似ＮＯＲを直列に接続することによって電力が節約される。詳細には、比較が指定されないとき（たとえば、前の比較が不一致であったことを前の一致ライン出力／一致ライン入力が示すとき）、前の一致ライン出力がプルアップトランジスタをオフにする制御信号として作用するので、前の擬似ＮＯＲの一致ライン出力にプルアップトランジスタ（たとえば、ＰＭＯＳスタック）のゲートを接続することは電力を節約する。より詳細には、ＮＯＲプルダウンネットワークのＰＭＯＳスタックへの直列接続は、従来の動的ＮＯＲのプリチャージおよび／またはプリディスチャージを置き換える擬似ＮＯＲの構成要素である。
[0038]擬似ＮＯＲは、ＴＣＡＭの従来のＮＯＲアーキテクチャと比較して、より速い速度と、より少ないトランジスタカウントとをもたらす。依然として、擬似ＮＯＲは、プルアップトランジスタ（ＰＭＯＳスタック）のために静的電力消費があり、出力電圧スイングを低減する。とはいえ、静的電力消費量の増加に鑑みて、擬似ＮＯＲの全体的な速度向上が依然として望ましい。擬似ＮＯＲのプルアップトランジスタが、ＮＭＯＳブロックのリークを行うのに十分広く、ＮＭＯＳブロックが出力を安全にプルダウンするのに十分狭くあるべきであることに留意されたい。
[0039]図５に、本開示の態様による、例示的な擬似ＮＯＲ ＴＣＡＭステージ５００を示す。擬似ＮＯＲ ＴＣＡＭステージ５００は、図４の擬似ＮＯＲ ＴＣＡＭステージ４００Ａおよび４００Ｂなどの擬似ＮＯＲステージの拡大ビューである。
[0040]図５に示すように、擬似ＮＯＲ ＴＣＡＭステージ５００は、一致ライン出力Ｍａｔｃｈ−ｏｕｔm-1に結合されたインバータ５４０と、一致ライン入力Ｍａｔｃｈ−ｉｎm-1に結合されたＰＭＯＳスタック５１４と、一致ライン入力Ｍａｔｃｈ−ｉｎm-1に結合されたプルダウントランジスタ５３５と、ＮＯＲプルダウンネットワーク５１０とを含む。ＮＯＲプルダウンネットワーク５１０は、キーセルＫｅｙ0〜Ｋｅｙn-1とマスクセルＭａｓｋ0〜Ｍａｓｋn-1とを含む。キーセルおよびマスクセルの例示的な構造は、拡張キーセル５５０および拡張マスクセル５５５により詳細に示されている。
[0041]動作中、データは、探索ライン（ＳＬ0〜ＳＬn-1およびＳＬ0＃〜ＳＬn-1＃）を介して提示される。データは、キーセルＫｅｙ0〜Ｋｅｙn-1とマスクセルＭａｓｋ0〜Ｍａｓｋn-1とに記憶された値と比較される。拡大されたキーセル５５０に示すように、キーセルＫｅｙ0〜Ｋｅｙn-1は、ＳＲＡＭセルを用いて実装され得る。比較動作中に、キーバーＫ＃は、探索ラインＳＬとの論理積が論理的にとられる。キーセルＫｅｙ0〜Ｋｅｙn-1は、ビットラインＢＬおよびＢＬ＃とキーワードラインＷＬＫとを含む。拡大されたマスクセル５５５に示すように、マスクセルＭａｓｋ0〜Ｍａｓｋn-1は、ＳＲＡＭセルを介して実装され得る。比較動作中に、マスクバーＭ＃は、探索ラインバーＳＬ＃との論理積が論理的にとられる。マスクセルＭａｓｋ0〜Ｍａｓｋn-1は、ビットラインＢＬおよびＢＬ＃とマスクワードラインＷＬＭとを含む。すなわち、マスクセルＭａｓｋ0〜Ｍａｓｋn-1とキーセルＫｅｙ0〜Ｋｅｙn-1とはそれぞれ、それぞれのビットラインを共有し得るが、それらの自体のワードライン、すなわち、異なるワードラインを使用し得る。
[0042]擬似ＮＯＲ ＴＣＡＭステージ５００は、一致ラインバーＭａｔｃｈ−ｏｕｔm-1＃に結合された入力ステージ５６０をさらに含む。入力ステージ５６０は、前の擬似ＮＯＲステージの一致ライン出力Ｍａｔｃｈ−ｏｕｔm-2から入力Ｍａｔｃｈ−ｉｎm-1を受信する。前に説明したように、入力ステージ５６０は、プルダウントランジスタ５３５とＰＭＯＳスタック５１４とを含むことができる。場合によっては、擬似ＮＯＲ機能は、入力ステージ５６０とＮＯＲプルダウンネットワーク５１０との使用を指定する。最後に、インバータ５４０は、一致ラインバーＭａｔｃｈ−ｏｕｔm-1＃の終端に結合される。インバータ５４０からの出力は、一致ライン出力Ｍａｔｃｈ−ｏｕｔm-1である。
[0043]表１は、マスキングビットとキービットとのための真理値表である。表１中の状態が、記憶要素（キーセルおよびマスクセル）の状態を指すことに留意されたい。キービットが０の値を有し、マスクビットが１の値を有するとき、状態は０であり、キービットが１の値を有し、マスクビットが０の値を有するとき、状態は１であり、マスクビットとキービットの両方が１であるとき、状態はＸである。Ｘの状態は、一致も不一致もない、むしろ、探索ラインの値とマスクセルおよびキーセルの値との間の比較がないマスク状態を指す。したがって、状態がＸであるとき、一致ラインは常に一致を示す。
Figure 0005932167
[0044]表２は、擬似ＮＯＲのための真理値表であり、表１の状態値を使用する。
Figure 0005932167
[0045]表２に示すように、一致ライン出力Ｍａｔｃｈ−ｏｕｔm-1は、一致を示すために０（低）になる。状態と探索ラインＳＬn-1との値が等しいとき、一致が発生する。さらに、状態がＸであるとき、一致ライン出力Ｍａｔｃｈ−ｏｕｔm-1は、やはり、一致を示すために低になる。最後に、一致ライン出力Ｍａｔｃｈ−ｏｕｔm-1は、不一致を示すために１（高）になる。状態の値と探索ラインＳＬn-1の値とが等しくないとき、不一致が発生する。
[0046]表２の一致ライン出力Ｍａｔｃｈ−ｏｕｔm-1は、擬似ＮＯＲ ＴＣＡＭステージ５００のインバータ５４０の出力である。図５に示すように、一致ラインバーＭａｔｃｈ−ｏｕｔm-1＃は、インバータ５４０に先行する。一致ラインバーＭａｔｃｈ−ｏｕｔm-1＃は、不一致があるとき、低を評価することになる。すなわち、直列に接続された擬似ＮＯＲ（たとえば、４００Ａおよび４００Ｂ）のさらなる比較を無効化するために、後続の擬似ＮＯＲの入力ステージ５６０は、後続の擬似ＮＯＲの一致ラインバーＭａｔｃｈ−ｏｕｔm-1＃を低に引き下げるためにプルダウントランジスタ５３５をアクティブ化することになる高入力を受信するように指定される。したがって、インバータ５４０は、後続の擬似ＮＯＲを無効化するために、低信号から高信号に一致ラインバーＭａｔｃｈ−ｏｕｔm-1＃を変更することになる。
[0047]表２に、高に設定された一致ライン入力Ｍａｔｃｈ−ｉｎm-1を受信する結果をさらに示す。表２に示すように、一致ライン入力Ｍａｔｃｈ−ｉｎm-1が高であるとき、評価がないので、状態は１／０／Ｘである。さらに、一致ライン出力Ｍａｔｃｈ−ｏｕｔm-1は、やはり、後続の擬似ＮＯＲ４００を無効化するために、高になる。
[0048]代替的に、一致ライン入力が低であるとき、ＰＭＯＳスタック５１４がアクティブ化され、一致ラインバーＭａｔｃｈ−ｏｕｔm-1＃が高に評価される。すべての比較結果が一致する場合、一致ラインバーＭａｔｃｈ−ｏｕｔm-1＃は、高にとどまることになり、一致ライン出力Ｍａｔｃｈ−ｏｕｔm-1は低になる。比較が不一致を生じる場合、一致ラインバーＭａｔｃｈ−ｏｕｔm-1＃は、低を評価することになり、一致ライン出力Ｍａｔｃｈ−ｏｕｔm-1は、後続の擬似ＮＯＲを無効化するために高になる。
[0049]不一致があるとき、後続の比較が無効化されるので、擬似ＮＯＲの無効化はＴＣＡＭの全体的な電力消費量を低減する。すなわち、前の比較の比較結果にかかわらず各ＮＯＲプルダウンネットワークのための一致ラインと探索ラインとをプリチャージする動的ＮＯＲとは異なり、擬似ＮＯＲは、前の比較が一致を生じたときにのみ後続の比較を続ける。さらに、擬似ＮＯＲは、一致ラインと探索ラインとをプリチャージしない。したがって、本開示の態様は、ＴＣＡＭの全体的な電力消費量を低減し、さらに、制御回路およびタイミングの複雑さを低減する。
[0050]図６に、本開示の一態様による、静的ＮＡＮＤ ＴＣＡＭ６００のアーキテクチャを示す。図６に示すように、一致ライン出力ＭＬNANDは、一連の中間一致ラインＭＬ0〜ＭＬn-1に接続される。中間一致ラインＭＬ0〜ＭＬn-1の各々は、マスクＮＭＯＳトランジスタ６０４などの第１のプルダウントランジスタを介してマスクセルＭａｓｋ0〜Ｍａｓｋn-1に結合され、キーＮＭＯＳトランジスタ６０２などの第２のプルダウントランジスタを介してキーセルＫｅｙ0〜Ｋｅｙn-1に結合される。プルダウントランジスタは、並列に接続される。マスクセルＭａｓｋ0〜Ｍａｓｋn-1のコンテンツは、拡大されたマスクセル６２２に示されている。拡大されたマスクセル６２２に示すように、マスクセルＭａｓｋ0〜Ｍａｓｋn-1は、マスクビットＭと、マスクビットバーＭ＃と、マスクワードラインＷＬＭと、マスクビットラインＢＬＭと、マスクビットラインバーＢＬＭ＃とを含むＳＲＡＭセルである。キーセルＫｅｙ0〜Ｋｅｙn-1のコンテンツは、拡大されたキービットセル６２０に示されている。拡大されたキービットセル６２０に示すように、キーセルＫｅｙ0〜Ｋｅｙn-1は、ＸＮＯＲ論理を用いるＳＲＡＭセルである。キーセルＫｅｙ0〜Ｋｅｙn-1は、探索ラインＳＬと、探索ラインバーＳＬ＃と、キービットラインＢＬＫと、キービットラインバーＢＬＫ＃と、キービットＫと、キービットバーＫ＃と、キー書込みラインＷＬＫと、出力ラインＸＮＯＲとをさらに含む。
[0051]さらに、キーセルＫｅｙ0〜Ｋｅｙn-1の各々は、第１のＰＭＯＳトランジスタ６１２に結合され、マスクセルＭａｓｋ0〜Ｍａｓｋn-1の各々は、第２のＰＭＯＳトランジスタ６１４に結合される。各第１のＰＭＯＳトランジスタ６１２は、ＸＮＯＲライン（ＸＮＯＲ0〜ＸＮＯＲn-1）を介してそれぞれのキーセルＫｅｙ0〜Ｋｅｙn-1に結合され、各第２のＰＭＯＳトランジスタ６１４は、マスクビットラインバー（Ｍ0＃〜Ｍn-1＃）を介してそれぞれのマスクセルＭａｓｋ0〜Ｍａｓｋn-1に結合される。第１のＰＭＯＳトランジスタ６１２と第２のＰＭＯＳトランジスタ６１４とはまた、一致ライン出力（ＭＬNAND）に結合される。第１のＰＭＯＳトランジスタ６１２と第２のＰＭＯＳトランジスタ６１４とは、直列に接続され、直列ＰＭＯＳトランジスタと呼ばれることがある。したがって、本開示の一態様によれば、各セルペア（たとえば、１つのマスクセルおよび１つのキーセル）は、並列ＮＭＯＳトランジスタ（たとえば、キーＮＭＯＳトランジスタ６０２およびマスクＮＭＯＳトランジスタ６０４）と直列ＰＭＯＳトランジスタ（たとえば、第１のＰＭＯＳトランジスタ６１２および第２のＰＭＯＳトランジスタ６１４）とに結合される。
[0052]第１のＰＭＯＳトランジスタ６１２と第２のＰＭＯＳトランジスタ６１４とが各セルペアに結合されるので、一致ラインは、各クロックサイクルの前にプリチャージされない。したがって、静的ＮＡＮＤ ＴＣＡＭ６００は、複雑なタイミング制御方式を使用せず、動的ＮＡＮＤ ＴＣＡＭ（図３）と比較して、より多くの電力を節約する。さらに、中間一致ラインはＶDD〜Ｖtの電圧レベルにプリチャージされず、それによって、探索ラインのためのエリアの減少と電力消費量の減少とをもたらす。
[0053]表３に、本開示の一態様による、静的ＮＡＮＤのための真理値表を示す。
Figure 0005932167
[0054]前に説明したように、現在の中間一致ラインの左側の中間一致ラインのすべてが一致を示すために低を評価するときにのみ、ＭＬiなどの現在の中間一致ラインが低に引き下げられるので、静的ＮＡＮＤ ＴＣＡＭは直列動作である。同様に、現在の中間一致ラインＭＬiが低を評価する場合にのみ、後続の中間一致ラインＭＬi+1は低に引き下げられ得る。すなわち、１つの中間一致ラインが不一致を示す場合、後続の一致ライン（その１つの中間一致ラインの右側の中間一致ライン）は低に引き下げられない。より詳細には、前の中間一致ラインのすべてが一致を示すために低を評価するときにのみ、ＭＬi+1などの後続の中間一致ラインが低に引き下げられ得る。
[0055]さらに、静的ＮＡＮＤ ＴＣＡＭでは、動的ＮＡＮＤ ＴＣＡＭとは対照的に、一致ライン出力ＭＬNANDが直列ＰＭＯＳトランジスタ（たとえば、第１のＰＭＯＳトランジスタ６１２および第２のＰＭＯＳトランジスタ６１４）に接続されるので、不一致があるとき、ＭＬNAND値は浮動小数点値でなく、むしろ、直列ＰＭＯＳトランジスタは、不一致を示すために一致ライン出力ＭＬNANDを高に引き上げる。さらに、中間一致ラインは、直列に接続され、すべての一致ラインが評価されるまで、または不一致が決定されるまで、一致ライン出力ＭＬNANDの状態は知られない。したがって、表３に示すように、出力がまだ知られていない場合、不一致がまだ決定されていないとき、一致ライン出力ＭＬNANDは０／１のいずれかになる。
[0056]さらに、表３に示すように、ＸＮＯＲが１であるか、またはマスクビット（Ｍ）が０であるかのいずれかのとき、現在の中間一致ラインＭＬiから後続の中間一致ラインＭＬi+1への伝搬（ＭＬi→ＭＬi+1への伝搬）はアクティブ化し得る（オン）。すなわち、ＸＮＯＲが１であるとき、キーＮＭＯＳトランジスタ６０２が、アクティブ化され、一致を示すために現在の中間一致ラインＭＬiを低に引き下げる。代替的に、マスクビット（Ｍ）が０であるとき、マスクセルのマスクビットバー（Ｍ＃）は、１になり、マスクＮＭＯＳトランジスタ６０４は、アクティブ化され、一致を示すために現在の中間一致ラインＭＬiを低に引き下げる。表３に示すように、マスクビットが０であるとき、状態、キービット、および探索ラインなどの他の値にかかわらず、現在の中間が一致を示すために低に引き下げることになるので、他の変数の状態はＸである。より詳細には、Ｘの状態は、一致も不一致もない、むしろ、探索ラインの値とキーセルの値との間の比較がないマスク状態を指す。
[0057]さらに、ＸＮＯＲが０であり、マスクビット（Ｍ）が１であるとき、不一致が示される。表３には示されていないが、マスクビットが１であるとき、マスクビットバー（Ｍ＃）は０であり、その逆も同様である。すなわち、ＸＮＯＲが０であるとき、ＸＮＯＲライン（ＸＮＯＲ0〜ＸＮＯＲn-1）も０である。さらに、マスクビットバーが０である（たとえば、マスクビットが１である）とき、マスクビットバーライン（Ｍ0＃〜Ｍn-1＃）は０である。したがって、ＸＮＯＲラインとマスクビットバーラインの両方が０であるとき、第１のＰＭＯＳトランジスタ６１２と第２のＰＭＯＳトランジスタ６１４とが有効化され、一致ライン出力（ＭＬNAND）が高に設定される。前に説明したように、一致ラインが高であるとき、不一致が示される。
[0058]最後に、表３において、状態は、記憶要素（キーセルおよびマスクセル）の状態を指す。キーセルが０の値を有するとき、状態は０であり、キーセルが１の値を有するとき、状態は１であり、マスクセルが０であるとき、状態はＸである。すなわち、Ｘの状態の場合、マスクセルが０であるとき、マスクＮＭＯＳトランジスタ６０４は、ＸＮＯＲ値にかかわらず、有効化され、中間一致ラインを低に引き下げる。
[0059]表４は、静的ＮＡＮＤ ＴＣＡＭのための真理値表を示す。表４中の状態が、記憶要素（キービットセルとマスクビットセルの組合せ）の状態を指すことに留意されたい。キーセルが０の値を有するとき、状態は０であり、キーセルとマスクセルとが１の値を有するとき、状態は１であり、キーセルが状態Ｘにあるとき、状態はＸである。Ｘの状態は、一致も不一致もないマスク状態を指す。むしろ、探索ラインの値とキーセルの値との間の比較がない。したがって、一致ラインは、常に一致を示す。
Figure 0005932167
[0060]表１（擬似ＮＯＲ ＴＣＡＭ真理値表）と表４（静的ＮＡＮＤ ＴＣＡＭ真理値表）との間の比較は、ＴＣＡＭの各タイプの状態ビットが、キービットとマスクビットとに基づいて変動することを示す。すなわち、擬似ＮＯＲ ＴＣＡＭ真理値表（表１）は、静的ＮＡＮＤ ＴＣＡＭ真理値表（表４）と同じでない。
[0061]図７Ａおよび図７Ｂに、本開示の態様による、ハイブリッドＴＣＡＭ７００を示す。図７Ａおよび図７Ｂに示すように、ハイブリッドＴＣＡＭ７００は、静的ＮＡＮＤ ＴＣＡＭ７７０と、インターフェースユニット７１０と、擬似ＮＯＲ ＴＣＡＭ７８０とを含む。静的ＮＡＮＤ ＴＣＡＭ７７０は、静的ＮＡＮＤ ＴＣＡＭの記号表現であり、詳細には、図７Ａおよび図７Ｂの静的ＮＡＮＤ ＴＣＡＭ７７０は、図６の静的ＮＡＮＤ ＴＣＡＭ６００の論理表現である。さらに、擬似ＮＯＲ ＴＣＡＭ７８０は、擬似ＮＯＲ ＴＣＡＭの記号表現であり、詳細には、擬似ＮＯＲ ＴＣＡＭ７８０は、図４および図５の擬似ＮＯＲ ＴＣＡＭステージ４００Ａ、４００Ｂ、および５００の論理表現である。
[0062]一構成では、ＴＣＡＭの第１の値（Ｍ）は、静的ＮＡＮＤ ＴＣＡＭ７７０を介して比較される。さらに、残りの値（Ｎ−Ｍ）が擬似ＮＯＲ ＴＣＡＭ７８０において比較される。インターフェースユニット７１０は、擬似ＮＯＲ ＴＣＡＭ７８０と静的ＮＡＮＤ ＴＣＡＭ７７０をインターフェースするように指定される。静的ＮＡＮＤ ＴＣＡＭ７７０は、静的ＮＡＮＤステージと呼ばれることがあり、擬似ＮＯＲ ＴＣＡＭ７８０は、擬似ＮＯＲステージと呼ばれることがある。
[0063]静的ＮＡＮＤ ＴＣＡＭでは、一致は、不一致よりも多くの電力を消費する。すなわち、不一致は、電力をほとんど消費しない。代替的に、擬似ＮＯＲ ＴＣＡＭでは、不一致は、後続の擬似ＮＯＲ ＴＣＡＭステージのＰＭＯＳスタックを遮断し、したがって、電力を消費しない。依然として、擬似ＮＯＲ ＴＣＡＭステージのＰＭＯＳスタックがアクティブであるとき、不一致は、一致よりも多くの電力を消費する。
[0064]最長プレフィックス一致（ＬＰＭ：longest prefix match）アルゴリズムは、一般に、ルータ中でパケット転送のために使用される。最長プレフィックス一致は、最下位ビット（ＬＳＢ）でよりも最上位ビット（ＭＳＢ）での一致をもたらすマスク値を有する。したがって、最長プレフィックス一致のためのハイブリッドＴＣＡＭの使用は、ＴＣＡＭの電力消費量の低減をもたらす。
[0065]ＴＣＡＭ電力は、２つのカテゴリーに分割され得る。第１のカテゴリーは、一致ライン電力であり得る。最初のＭ個の値のほとんどの値が静的ＮＡＮＤにおいてスクリーニングされる。したがって、不一致があるとき、比較動作が後続の（Ｎ−Ｍ）個の擬似ＮＯＲステージについて中止され、したがって、一致ライン電力が低減され得る。
[0066]第２のカテゴリーは、探索ライン電力であり得る。静的ＮＡＮＤ探索ラインは、擬似ＮＯＲ探索ラインよりも多くの電力を消費する。Ｍ個の値のみが静的ＮＡＮＤステージにおいて比較されるので、残りの値（Ｎ−Ｍ）個が擬似ＮＯＲステージにおいて比較され、したがって、全体的な探索ライン電力消費量が低減される。
[0067]上記で説明したように、擬似ＮＯＲ ＴＣＡＭは、静的ＮＡＮＤ ＴＣＡＭと比較してより高速である。ハイブリッドＴＣＡＭは、擬似ＮＯＲ ＴＣＡＭ中で（Ｎ−Ｍ）個のビットを使用する。したがって、ハイブリッドＴＣＡＭにおけるパフォーマンスを改善するために、Ｍ個のビット数はしきい値内にあり、したがって、（Ｎ−Ｍ）個のビット数は、Ｍ個のビット数よりも十分に大きくなる。
[0068]依然として、ハイブリッドＴＣＡＭ７００を使用するために、インターフェースユニット７１０は、擬似ＮＯＲステージ７８０と静的ＮＡＮＤステージ７７０をインターフェースするように指定される。インターフェースユニット７１０は、擬似ＮＯＲステージ７８０の入力に静的ＮＡＮＤステージ７７０の出力を与える。図７Ｂに示すように、インターフェースユニット７１０は、静的ＮＡＮＤステージ７７０の一致ライン出力７０２を受信するフリップフロップゲートであり得る。インターフェースユニット７１０はまた、クロック入力ＣＬＫを受信し得る。インターフェースユニット７１０は、擬似ＮＯＲステージ７８０に一致ラインＮＡＮＤビットＭＬNANDを出力する。擬似ＮＯＲステージ７８０は、入力として一致ラインＮＡＮＤビットＭＬNANDとＮ−Ｍ個の値を受信する。擬似ＮＯＲステージ７８０は、インターフェースユニット７１０に一致ライン出力７０４を出力し、インターフェースユニットは、一致ラインＮＯＲ ＭＬNORを出力する。
[0069]さらに、一構成では、静的ＮＡＮＤステージ７７０と擬似ＮＯＲステージ７８０とは、並列にマスクビットとキービットとを受信する。一構成では、入力ビット（ＤＡＴＡIN）は、静的ＮＡＮＤステージ７７０のための真理値表（表４）に基づき得る。擬似ＮＯＲステージ７８０のための真理値表（表１）は、静的ＮＡＮＤステージ７７０のための真理値表（表４）とは異なるので、エンコーダ／デコーダは、擬似ＮＯＲステージ７８０のために指定され、したがって、ＤＡＴＡINを介して入力されたマスクビットとキービットとは擬似ＮＯＲ真理値表（表１）に一致する。
[0070]さらに、読取り動作中に、デコーダ７２４は、擬似ＮＯＲステージ７８０から出力されたマスクビットおよびキービットを復号し、したがって、ＤＡＴＡOUTストリーム中のマスクビットとキービットとは、静的ＮＡＮＤステージ７７０の真理値表（表４）に一致する。エンコーダ／デコーダ７２０は、エンコーダ７２２とデコーダ７２４とを含む。別の構成では、エンコーダ／デコーダ７２０は、擬似ＮＯＲ真理値表（表１）に基づいて入力／出力ビットを符号化／復号するために、静的ＮＡＮＤステージ７７０に接続され得る。
[0071]本開示の一態様によれば、キービットは、以下の式に基づいて符号化され得る。
Figure 0005932167
[0073]ここで、Ｋはキービットであり、Ｍはマスクビットである。
[0074]さらに、マスクビットは、以下の式に基づいて符号化され得る。
Figure 0005932167
[0076]さらに、キービットは、以下の式に基づいて復号され得る。
Figure 0005932167
[0078]最後に、マスクビットは、以下の式に基づいて復号され得る。
Figure 0005932167
[0080]一構成によれば、符号化は、擬似ＮＯＲまたは静的ＮＡＮＤへの書込み動作中に実行され得、復号は、擬似ＮＯＲまたは静的ＮＡＮＤからの読取り動作中に実行され得る。
[0081]さらに、本開示の態様に基づいて、符号化および復号中に、キー値は、最初にマスキングされる場合、失われ得る。すなわち、一例として、静的ＮＡＮＤ ＴＣＡＭの状態０の場合、マスクビット（Ｍ）は１であり、キー値（Ｋ）は０である。符号化後に、マスクビットは１であり、キー値は０である。復号後に、マスクビットは１であり、キー値は０である。この例では、キー値は失われなかった。
[0082]別の例では、静的ＮＡＮＤ ＴＣＡＭのＸの状態の場合、マスクビットは０であり、キー値は０であり得る。この例では、符号化後に、キー値は１であり、マスクビットは１である。さらに、この例では、復号後に、キー値は１であり、マスクビットは０である。したがって、符号化および復号のプロセスにおいて、キー値が失われた。依然として、キー値がＸの状態で使用されないので、状態がＸであるとき、キー値は、ハイブリッドＴＣＡＭに影響を及ぼすことなしに、符号化および復号プロセス中に失われ得る。
[0083]図８に、ハイブリッドＴＣＡＭ８００内の方法のブロック図を示す。図８に示すように、ブロック８０２において、第１のＴＣＡＭステージは、記憶されたワードの第１の部分と探索ワードの第１の部分を比較する。ブロック８０４において、第１のＴＣＡＭステージの出力は、第２のＴＣＡＭステージの入力にインターフェースされる。ブロック８０６において、第２のＴＣＡＭステージは、探索ワードの第１の部分が記憶されたワードの第１の部分に一致するとき、第２のＴＣＡＭステージにおいて、記憶されたワードの第２の部分と探索ワードの第２の部分を比較する。
[0084]図９に、有利には本開示の一実施形態が採用され得る例示的なワイヤレス通信システム９００を示す。説明のために、図９に、３つのリモートユニット９２０、９３０、および９５０と、２つの基地局９４０とを示す。ワイヤレス通信システムはより多くのリモートユニットおよび基地局を有し得ることを認識されよう。リモートユニット９２０、９３０、および９５０は、ハイブリッドＴＣＡＭ９２５Ａ、９２５Ｂ、および９２５Ｃを用いるマルチコアプロセッサを含む。図９に、基地局９４０およびリモートユニット９２０、９３０、および９５０からの順方向リンク信号９８０と、リモートユニット９２０、９３０、および９５０から基地局９４０への逆方向リンク信号９９０とを示す。
[0085]図９では、リモートユニット９２０は携帯電話として示され、リモートユニット９３０はポータブルコンピュータとして示され、リモートユニット９５０はワイヤレスローカルループシステム中の固定ロケーションリモートユニットとして示されている。たとえば、リモートユニットは、セルフォン、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、個人情報端末などのポータブルデータユニット、またはメーター読取り機器などの固定ロケーションデータユニットであり得る。図９は、本開示の教示による、ハイブリッドＴＣＡＭ９２５Ａ、９２５Ｂ、および９２５Ｃを用いるマルチコアプロセッサを採用し得るリモートユニットを示すが、本開示は、これらの例示的な図示されたユニットに限定されない。たとえば、本開示の態様によるハイブリッドＴＣＡＭを用いるマルチコアプロセッサは、任意のデバイスにおいて適切に採用され得る。
[0086]図１０は、上記で開示したハイブリッドＴＣＡＭを用いるマルチコアプロセッサなど、半導体構成要素の回路、レイアウト、および論理設計のために使用される設計ワークステーションを示すブロック図である。設計ワークステーション１０００は、オペレーティングシステムソフトウェア、サポートファイル、およびＣａｄｅｎｃｅまたはＯｒＣＡＤなどの設計ソフトウェアを含んでいる、ハードディスク１００１を含む。設計ワークステーション１０００はまた、回路１０１０、またはハイブリッドＴＣＡＭなどの半導体構成要素１０１２の設計を容易にするためのディスプレイ１００２を含む。回路設計１０１０または半導体構成要素１０１２を有形に記憶するための記憶媒体１００４が提供される。回路設計１０１０または半導体構成要素１０１２は、ＧＤＳＩＩまたはＧＥＲＢＥＲなど、ファイル形式で記憶媒体１００４に記憶され得る。記憶媒体１００４は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスであり得る。さらに、設計ワークステーション１０００は、記憶媒体１００４から入力を受け付けるか、または記憶媒体１００４に出力を書き込むためのドライブ装置１００３を含む。
[0087]記憶媒体１００４に記録されたデータは、論理回路構成、フォトリソグラフィマスクのためのパターンデータ、または電子ビームリソグラフィなどのシリアル書込みツールのためのマスクパターンデータを指定し得る。データは、論理シミュレーションに関連するタイミング図またはネット回路など、論理検証データをさらに含み得る。記憶媒体１００４にデータを与えることにより、半導体ウエハを設計するためのプロセスの数が減少するので、回路設計１０１０または半導体構成要素１０１２の設計が容易になる。
[0088]一構成では、ＴＣＡＭは、比較手段を含む。比較手段は、比較手段によって具陳される機能を実行するように構成された静的ＮＡＮＤ ＴＣＡＭステージ７７０および／または擬似ＮＯＲ ＴＣＡＭ ７８０であり得る。一構成では、ＴＣＡＭはまた、インターフェース手段を含み、インターフェース手段は、インターフェース手段によって具陳される機能を実行するように構成されたインターフェースユニット７１０であり得る。別の構成では、ＴＣＡＭはまた、符号化手段と復号手段とを含む。符号化手段および復号手段は、符号化手段および復号手段によって具陳される機能を実行するように構成されたエンコーダ／デコーダ７２０であり得る。
[0089]特定の回路について説明したが、開示する実施形態を実施するために、開示する回路のすべてが必要とされるとは限らないことを、当業者は諒解されよう。さらに、本開示への集中を維持するために、いくつかのよく知られている回路については説明していない。
[0090]本明細書で説明する方法は、適用例に応じて様々な手段によって実装され得る。たとえば、これらの方法は、ハードウェア、ファームウェア、ソフトウェア、またはそれらの任意の組合せで実装され得る。ハードウェア実装の場合、処理ユニットは、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、デジタル信号処理デバイス（ＤＳＰＤ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、本明細書で説明した機能を実行するように設計された他の電子ユニット、またはそれらの組合せの中で実装され得る。
[0091]ファームウェアおよび／またはソフトウェア実装の場合、本方法は、本明細書で説明した機能を実行するモジュール（たとえば、プロシージャ、関数など）を用いて実装され得る。命令を有形に実施するいかなる機械またはコンピュータ可読媒体も、本明細書で説明した方法を実装する際に使用され得る。たとえば、ソフトウェアコードは、メモリに記憶され、プロセッサによって実行され得る。実行ソフトウェアコードは、プロセッサによって実行されたときに、本明細書で提示した教示の異なる態様の様々な方法および機能を実装する動作環境を生成する。メモリは、プロセッサの内部またはプロセッサの外部に実装され得る。本明細書で使用する「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのいずれかのタイプを指し、メモリの特定のタイプまたはメモリの数、あるいはメモリが記憶される媒体のタイプに限定されるべきではない。
[0092]本明細書で説明した方法および機能を定義するソフトウェアコードを記憶する機械またはコンピュータ可読媒体は、物理コンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく、例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。本明細書で使用するディスク（disk）および／またはディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびブルーレイ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含めるべきである。
[0093]コンピュータ可読媒体上での記憶に加えて、命令および／またはデータは、通信装置中に含まれる伝送媒体上の信号として与えられ得る。たとえば、通信装置は、命令とデータとを示す信号を有するトランシーバを含み得る。命令およびデータは、１つまたは複数のプロセッサに、特許請求の範囲で概説する機能を実装させるように構成される。
[0094]本教示およびそれらの利点について詳細に説明したが、添付の特許請求の範囲によって規定される本教示の技術から逸脱することなく様々な変更、置換および改変を本明細書で行うことができることを理解されたい。さらに、本出願の範囲は、本明細書で説明するプロセス、機械、製造、組成物、手段、方法およびステップの特定の態様に限定されるものではない。当業者なら本開示から容易に諒解するように、本明細書で説明する対応する態様と実質的に同じ機能を実行するか、または実質的に同じ結果を達成する、現存するかまたは後で開発される、プロセス、機械、製造、組成物、手段、方法、またはステップは本教示に従って利用され得る。したがって、添付の特許請求の範囲は、それらの範囲内にそのようなプロセス、機械、製造、組成物、手段、方法、またはステップを含むものとする。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
ハイブリッド３値連想メモリ（ＴＣＡＭ）内の方法であって、
第１のＴＣＡＭステージにおいて、記憶されたワードの第１の部分と探索ワードの第１の部分を比較することと、
前記探索ワードの前記第１の部分が前記記憶されたワードの前記第１の部分に一致するとき、第２のＴＣＡＭステージにおいて、前記記憶されたワードの第２の部分と前記探索ワードの第２の部分を比較することと
を備え、前記第１のＴＣＡＭステージは、前記第２のＴＣＡＭステージとは異なる、
方法。
［Ｃ２］
書込み動作中に前記第２のＴＣＡＭステージにおいてマスクビットとキービットとを符号化することをさらに備え、前記符号化することは、前記第１のＴＣＡＭステージのために使用される値から前記第２のＴＣＡＭステージのために使用される値に前記マスクビットと前記キービットとを変換することを備える、
Ｃ１に記載の方法。
［Ｃ３］
読取り動作中に前記第２のＴＣＡＭステージにおいてマスクビットとキービットとを復号することをさらに備え、前記復号することは、前記第２のＴＣＡＭステージのために使用される値から前記第１のＴＣＡＭステージのために使用される値に前記マスクビットと前記キービットとを変換することを備える、
Ｃ１に記載の方法。
［Ｃ４］
前記第２のＴＣＡＭステージの入力に前記第１のＴＣＡＭステージの出力をインターフェースすることをさらに備える、
Ｃ１に記載の方法。
［Ｃ５］
前記第１のＴＣＡＭステージは、静的ＮＡＮＤステージであり、前記第２のＴＣＡＭステージは、擬似ＮＯＲステージである、
Ｃ１に記載の方法。
［Ｃ６］
前記第１のＴＣＡＭステージは、擬似ＮＯＲステージであり、前記第２のＴＣＡＭステージは、静的ＮＡＮＤステージである、
Ｃ１に記載の方法。
［Ｃ７］
ハイブリッド３値連想メモリ（ＴＣＡＭ）であって、
記憶されたワードの第１の部分と探索ワードの第１の部分を比較するように構成された第１のＴＣＡＭステージと、
前記探索ワードの前記第１の部分が前記記憶されたワードの前記第１の部分に一致するとき、前記記憶されたワードの第２の部分と前記探索ワードの第２の部分を比較するように構成された第２のＴＣＡＭステージと
を備え、前記第１のＴＣＡＭステージは、前記第２のＴＣＡＭステージとは異なる、
ＴＣＡＭ。
［Ｃ８］
書込み動作中に前記第２のＴＣＡＭステージにおいてマスクビットとキービットとを符号化するように構成されたエンコーダをさらに備え、前記符号化することは、前記第１のＴＣＡＭステージのために使用される値から前記第２のＴＣＡＭステージのために使用される値に前記マスクビットと前記キービットとを変換することを備える、
Ｃ７に記載のＴＣＡＭ。
［Ｃ９］
読取り動作中に前記第２のＴＣＡＭステージにおいてマスクビットとキービットとを復号するように構成されたデコーダをさらに備え、前記復号することは、前記第２のＴＣＡＭステージのために使用される値から前記第１のＴＣＡＭステージのために使用される値に前記マスクビットと前記キービットとを変換することを備える、
Ｃ７に記載のＴＣＡＭ。
［Ｃ１０］
前記第２のＴＣＡＭステージの入力に前記第１のＴＣＡＭステージの出力をインターフェースするように構成されたインターフェースユニットをさらに備える、
Ｃ７に記載のＴＣＡＭ。
［Ｃ１１］
前記第１のＴＣＡＭステージは、静的ＮＡＮＤステージであり、前記第２のＴＣＡＭステージは、擬似ＮＯＲステージである、
Ｃ７に記載のＴＣＡＭ。
［Ｃ１２］
前記第１のＴＣＡＭステージは、擬似ＮＯＲステージであり、前記第２のＴＣＡＭステージは、静的ＮＡＮＤステージである、
Ｃ７に記載のＴＣＡＭ。
［Ｃ１３］
ハイブリッド３値連想メモリ（ＴＣＡＭ）であって、
記憶されたワードの第１の部分と探索ワードの第１の部分を比較するための第１の手段と、
前記探索ワードの前記第１の部分が前記記憶されたワードの前記第１の部分に一致するとき、前記記憶されたワードの第２の部分と前記探索ワードの第２の部分を比較するための第２の手段と、
を備え、比較するための前記第１の手段は、比較するための前記第２の手段とは異なる、
ＴＣＡＭ。
［Ｃ１４］
書込み動作中に比較するための前記第２の手段においてマスクビットとキービットとを符号化するための手段をさらに備え、前記符号化することは、比較するための前記第１の手段のために使用される値から比較するための前記第２の手段のために使用される値に前記マスクビットと前記キービットとを変換することを備える、
Ｃ１３に記載のＴＣＡＭ。
［Ｃ１５］
読取り動作中に比較するための前記第２の手段においてマスクビットとキービットとを復号するための手段をさらに備え、前記復号することは、比較するための前記第２の手段のために使用される値から比較するための前記第１の手段のために使用される値に前記マスクビットと前記キービットとを変換することを備える、
Ｃ１３に記載のＴＣＡＭ。
［Ｃ１６］
比較するための前記第２のものの入力に比較するための前記第１のものの出力をインターフェースするための手段をさらに備える、
Ｃ１３に記載のＴＣＡＭ。

Claims (26)

  1. ハイブリッド３値連想メモリ（ＴＣＡＭ）内の方法であって、
    第１のＴＣＡＭステージにおいて、記憶されたワードの第１の部分と探索ワードの第１の部分を比較することと、
    前記探索ワードの前記第１の部分が前記記憶されたワードの前記第１の部分に一致するとき、第２のＴＣＡＭステージにおいて、前記記憶されたワードの第２の部分と前記探索ワードの第２の部分を比較することと、
    を備え、前記探索ワードの前記第１の部分は、前記探索ワードの前記第２の部分とは異なり、前記第１のＴＣＡＭステージは、第１のタイプのＴＣＡＭとして構成され、前記第２のＴＣＡＭステージは、第２のタイプのＴＣＡＭとして構成され、前記第１のタイプのＴＣＡＭは、前記第２のタイプのＴＣＡＭとは異なる、
    方法。
  2. 書込み動作中に前記第２のＴＣＡＭステージにおいてマスクビットとキービットとを符号化することをさらに備え、前記符号化することは、前記第１のＴＣＡＭステージのために使用される値から前記第２のＴＣＡＭステージのために使用される値に前記マスクビットと前記キービットとを変換することを備える、
    請求項１に記載の方法。
  3. 読取り動作中に前記第２のＴＣＡＭステージにおいてマスクビットとキービットとを復号することをさらに備え、前記復号することは、前記第２のＴＣＡＭステージのために使用される値から前記第１のＴＣＡＭステージのために使用される値に前記マスクビットと前記キービットとを変換することを備える、
    請求項１に記載の方法。
  4. 前記第２のＴＣＡＭステージの入力に前記第１のＴＣＡＭステージの出力をインターフェースすることをさらに備える、
    請求項１に記載の方法。
  5. 前記第１のタイプのＴＣＡＭは、静的ＮＡＮＤを備え、前記第２のタイプのＴＣＡＭは、擬似ＮＯＲを備える、
    請求項１に記載の方法。
  6. ハイブリッド３値連想メモリ（ＴＣＡＭ）であって、
    記憶されたワードの第１の部分と探索ワードの第１の部分を比較するように構成された第１のＴＣＡＭステージと、
    前記探索ワードの前記第１の部分が前記記憶されたワードの前記第１の部分に一致するとき、前記記憶されたワードの第２の部分と前記探索ワードの第２の部分を比較するように構成された第２のＴＣＡＭステージと
    を備え、前記探索ワードの前記第１の部分は、前記探索ワードの前記第２の部分とは異なり、前記第１のＴＣＡＭステージは、第１のタイプのＴＣＡＭとして構成され、前記第２のＴＣＡＭステージは、第２のタイプのＴＣＡＭとして構成され、前記第１のタイプのＴＣＡＭは、前記第２のタイプのＴＣＡＭとは異なる、
    ＴＣＡＭ。
  7. 書込み動作中に前記第２のＴＣＡＭステージにおいてマスクビットとキービットとを符号化するように構成されたエンコーダをさらに備え、前記符号化することは、前記第１のＴＣＡＭステージのために使用される値から前記第２のＴＣＡＭステージのために使用される値に前記マスクビットと前記キービットとを変換することを備える、
    請求項６に記載のＴＣＡＭ。
  8. 読取り動作中に前記第２のＴＣＡＭステージにおいてマスクビットとキービットとを復号するように構成されたデコーダをさらに備え、前記復号することは、前記第２のＴＣＡＭステージのために使用される値から前記第１のＴＣＡＭステージのために使用される値に前記マスクビットと前記キービットとを変換することを備える、
    請求項６に記載のＴＣＡＭ。
  9. 前記第２のＴＣＡＭステージの入力に前記第１のＴＣＡＭステージの出力をインターフェースするように構成されたインターフェースユニットをさらに備える、
    請求項６に記載のＴＣＡＭ。
  10. 前記第１のタイプのＴＣＡＭは、静的ＮＡＮＤを備え、前記第２のタイプのＴＣＡＭは、擬似ＮＯＲを備える、
    請求項６に記載のＴＣＡＭ。
  11. ハイブリッド３値連想メモリ（ＴＣＡＭ）であって、
    記憶されたワードの第１の部分と探索ワードの第１の部分を比較するための第１の手段と、
    前記探索ワードの前記第１の部分が前記記憶されたワードの前記第１の部分に一致するとき、前記記憶されたワードの第２の部分と前記探索ワードの第２の部分を比較するための第２の手段と、
    を備え、前記探索ワードの前記第１の部分は、前記探索ワードの前記第２の部分とは異なり、比較するための前記第１の手段は、第１のタイプのＴＣＡＭとして構成され、比較するための前記第２の手段は、第２のタイプのＴＣＡＭとして構成され、前記第１のタイプのＴＣＡＭは、前記第２のタイプのＴＣＡＭとは異なる、
    ＴＣＡＭ。
  12. 書込み動作中に比較するための前記第２の手段においてマスクビットとキービットとを符号化するための手段をさらに備え、前記符号化することは、比較するための前記第１の手段のために使用される値から比較するための前記第２の手段のために使用される値に前記マスクビットと前記キービットとを変換することを備える、
    請求項１１に記載のＴＣＡＭ。
  13. 読取り動作中に比較するための前記第２の手段においてマスクビットとキービットとを復号するための手段をさらに備え、前記復号することは、比較するための前記第２の手段のために使用される値から比較するための前記第１の手段のために使用される値に前記マスクビットと前記キービットとを変換することを備える、
    請求項１１に記載のＴＣＡＭ。
  14. 比較するための前記第２の手段の入力に比較するための前記第１の手段の出力をインターフェースするための手段をさらに備える、
    請求項１１に記載のＴＣＡＭ。
  15. 前記第１のタイプのＴＣＡＭは、静的ＮＡＮＤを備え、前記第２のタイプのＴＣＡＭは、擬似ＮＯＲステージを備える、
    請求項１１に記載のＴＣＡＭ。
  16. 前記第１のタイプのＴＣＡＭは、擬似ＮＯＲを備え、前記第２のタイプのＴＣＡＭは、静的ＮＡＮＤを備える、
    請求項１１に記載のＴＣＡＭ。
  17. 前記探索ワードはＮ値から成り、前記探索ワードの前記第１の部分はＭ値から成り、前記探索ワードの前記第２の部分はＮ−Ｍ値から成る、
    請求項６に記載のＴＣＡＭ。
  18. 前記第２のタイプのＴＣＡＭは、比較を評価するのに、前記第１のタイプのＴＣＡＭよりも高速である、
    請求項１７に記載のＴＣＡＭ。
  19. Ｎ−ＭはＭよりも大きい、
    請求項１８に記載のＴＣＡＭ。
  20. 前記第１のＴＣＡＭステージは、不一致として比較を評価するよりも一致として比較を評価するのにより多くの電力を消費するように構成され、前記第２のＴＣＡＭステージは、一致として比較を評価するよりも不一致として比較を評価するのにより多くの電力を消費するように構成される、
    請求項６に記載のＴＣＡＭ。
  21. 前記記憶されたワードの前記第１の部分と前記探索ワードの前記第１の部分の前記比較は、前記記憶されたワードの前記第２の部分と前記探索ワードの前記第２の部分の前記比較よりも多くの不一致を統計的にもたらす、
    請求項２０に記載のＴＣＡＭ。
  22. 前記第２のＴＣＡＭステージは、少なくとも第１および第２の直列の比較ステージを備え、前記第２の直列の比較ステージは、
    前記第１の直列の比較ステージから入力信号を受信し、
    前記入力信号が、前記探索ワードの前記第２の部分の第１のサブセットの、前記探索ワードの前記第２の部分の対応する第１のサブセットとの一致を示すことに応答して、ノードに高論理電圧を印加し、
    前記入力信号が、前記探索ワードの前記第２の部分の前記第１のサブセットの、前記探索ワードの前記第２の部分の前記対応する前記第１のサブセットの不一致を示すことに応答して、前記ノードに低論理電圧を印加する、
    ように構成された入力回路と、
    不一致が、前記探索ワードの前記第２の部分の第２のサブセットと、前記探索ワードの前記第２の部分の対応する第２のサブセットとの間で決定されることに応答して、前記ノードにおける前記高論理電圧を前記低論理電圧に変更し、
    一致が、前記探索ワードの前記第２の部分の前記第２のサブセットと、前記探索ワードの前記第２の部分の前記対応する第２のサブセットとの間で決定されることに応答して、前記ノードにおいて前記高論理電圧を維持する、
    ように構成された比較回路と、
    前記ノードにおいて、前記結果として生じる高論理電圧または前記低論理電圧を論理的に反転させるように構成された反転回路と、
    を備え、前記反転された高論理電圧または前記反転された低論理電圧は、前記第２のＴＣＡＭステージの出力で生成されるか、または後に続く直列の比較ステージの入力に印加される、
    請求項６に記載のＴＣＡＭ。
  23. 前記第１のＴＣＡＭステージは、出力と接地との間で結合された複数の直列の比較ステージを備え、前記直列の比較ステージの少なくとも１つは、
    少なくとも１つの切替え要素と、
    前記探索ワードの前記第１の部分の値と、前記記憶されたワードの前記第１の部分の対応する値との間の一致に応答して、隣接する直列の比較ステージを互いに結合するために前記少なくとも１つの切替え要素を閉じるように構成された比較回路と、
    を備える、請求項６に記載のＴＣＡＭ。
  24. 前記直列の比較ステージの前記少なくとも１つは、前記比較回路が前記探索ワードの前記第１の部分の前記値と前記記憶されたワードの前記第１の部分の前記対応する値との間の不一致を示すことに応答して、前記出力において不一致指示を生成するように構成された不一致指示回路をさらに備える、
    請求項２３に記載のＴＣＡＭ。
  25. 前記直列の比較ステージの前記少なくとも１つは、
    マスク値を生成し、
    前記マスク値がアサートされることに応答して前記少なくとも１つの切替え要素を閉じる、
    ように構成されたマスクセル、
    を備える、請求項２３に記載のＴＣＡＭ。
  26. 前記直列の比較ステージの前記少なくとも１つは、前記比較回路が前記探索ワードの前記第１の部分の前記値と前記記憶されたワードの前記第１の部分の前記対応する値との間の不一致を示し、前記マスク値がアサート停止されることに応答して、前記出力において不一致指示を生成するように構成された不一致指示回路をさらに備える、
    請求項２５に記載のＴＣＡＭ。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102769850B (zh) * 2012-04-16 2015-10-28 中兴通讯股份有限公司 单卡多模多运营商鉴权方法及装置
US8891273B2 (en) 2012-12-26 2014-11-18 Qualcomm Incorporated Pseudo-NOR cell for ternary content addressable memory
US8958226B2 (en) 2012-12-28 2015-02-17 Qualcomm Incorporated Static NAND cell for ternary content addressable memory (TCAM)
US9374294B1 (en) 2013-11-05 2016-06-21 Cisco Technology, Inc. On-demand learning in overlay networks
US9502111B2 (en) 2013-11-05 2016-11-22 Cisco Technology, Inc. Weighted equal cost multipath routing
US9655232B2 (en) 2013-11-05 2017-05-16 Cisco Technology, Inc. Spanning tree protocol (STP) optimization techniques
US10778584B2 (en) 2013-11-05 2020-09-15 Cisco Technology, Inc. System and method for multi-path load balancing in network fabrics
US9769078B2 (en) 2013-11-05 2017-09-19 Cisco Technology, Inc. Dynamic flowlet prioritization
US9832122B2 (en) 2013-11-05 2017-11-28 Cisco Technology, Inc. System and method for identification of large-data flows
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9785373B2 (en) * 2015-11-25 2017-10-10 International Business Machines Corporation Optimizing fine grained context addressability in highly dimensional environments using TCAM hybrid memory and storage architectures
US9934857B2 (en) * 2016-08-04 2018-04-03 Hewlett Packard Enterprise Development Lp Ternary content addressable memories having a bit cell with memristors and serially connected match-line transistors
US9941008B1 (en) * 2017-03-23 2018-04-10 National Taiwan University Ternary content addressable memory device for software defined networking and method thereof
CN107257322A (zh) * 2017-07-24 2017-10-17 山东大学 一种混合tcam架构系统及流表处理方法
CN108199969B (zh) * 2017-12-22 2020-09-29 大连理工大学 查表型硬件搜索引擎
CN108055206B (zh) * 2017-12-22 2020-09-29 大连理工大学 紧凑查表型硬件搜索引擎及其数据转换方法
TWI766773B (zh) * 2021-07-23 2022-06-01 旺宏電子股份有限公司 多階內容可定址記憶體、多階編碼方法與多階搜尋方法
US11532337B1 (en) 2021-07-23 2022-12-20 Macronix International Co., Ltd. Multilevel content addressable memory, multilevel coding method of and multilevel searching method
US12001719B2 (en) * 2022-06-27 2024-06-04 Western Digital Technologies, Inc. Storage media based search function for key value data storage devices
US20240021224A1 (en) * 2022-07-18 2024-01-18 Macronix International Co., Ltd. Content addressable memory for large search words
CN116156026B (zh) * 2023-04-20 2023-07-04 中国人民解放军国防科技大学 一种支持rmt的解析器、逆解析器、解析方法及交换机

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6044005A (en) 1999-02-03 2000-03-28 Sibercore Technologies Incorporated Content addressable memory storage device
US6574702B2 (en) 1999-02-23 2003-06-03 Netlogic Microsystems, Inc. Method and apparatus for determining an exact match in a content addressable memory device
US6499081B1 (en) * 1999-02-23 2002-12-24 Netlogic Microsystems, Inc. Method and apparatus for determining a longest prefix match in a segmented content addressable memory device
US6411538B1 (en) 2000-11-28 2002-06-25 Silicon Access Networks Compact load-less static ternary CAM
US6400593B1 (en) 2001-02-08 2002-06-04 Intregrated Device Technology, Inc. Ternary CAM cell with DRAM mask circuit
US6385070B1 (en) 2001-03-13 2002-05-07 Tality, L.P. Content Addressable Memory array, cell, and method using 5-transistor compare circuit and avoiding crowbar current
DE60210322T2 (de) * 2001-12-28 2006-12-28 Mosaid Technologies Incorporated, Kanata Assoziativspeicherarchitektur mit geringem leistungsverbrauch
US6768659B2 (en) 2001-12-31 2004-07-27 Mosaid Technologies Incorporated Circuit and method for reducing power usage in a content addressable memory
TWI302706B (en) * 2002-01-31 2008-11-01 Mosaid Technologies Inc Circuit and method for reducing power usage in a content addressable memory
US6760242B1 (en) 2002-04-10 2004-07-06 Integrated Device Technology, Inc. Content addressable memory (CAM) devices having speed adjustable match line signal repeaters therein
KR100435804B1 (ko) * 2002-06-28 2004-06-10 삼성전자주식회사 터너리 내용 주소화 메모리 장치
US6906937B1 (en) 2003-03-21 2005-06-14 Netlogic Microsystems, Inc. Bit line control circuit for a content addressable memory
DE602004001623T2 (de) * 2003-04-25 2007-08-09 Samsung Electronics Co., Ltd., Suwon TCAM Speicher und Betriebsverfahren
US6900999B1 (en) 2003-06-30 2005-05-31 Integrated Device Technology, Inc. Ternary content addressable memory (TCAM) cells with small footprint size and efficient layout aspect ratio
US7120040B2 (en) 2004-06-01 2006-10-10 Mosaid Technologies Incorporation Ternary CAM cell for reduced matchline capacitance
US7555594B2 (en) 2004-07-22 2009-06-30 Netlogic Microsystems, Inc. Range representation in a content addressable memory (CAM) using an improved encoding scheme
US7050318B1 (en) * 2004-10-01 2006-05-23 Netlogic Microsystems, Inc. Selective match line pre-charging in a CAM device using pre-compare operations
US7286379B1 (en) 2005-09-08 2007-10-23 Lsi Corporation Content addressable memory (CAM) architecture and method of operating the same
US7577785B2 (en) * 2005-09-30 2009-08-18 Qualcomm Incorporated Content addressable memory with mixed serial and parallel search
US7355890B1 (en) 2006-10-26 2008-04-08 Integrated Device Technology, Inc. Content addressable memory (CAM) devices having NAND-type compare circuits
US8125810B2 (en) 2007-08-01 2012-02-28 Texas Instruments Incorporated Low power ternary content-addressable memory (TCAM)
US7633830B2 (en) 2007-11-29 2009-12-15 Agere Systems Inc. Reduced leakage driver circuit and memory device employing same
US8169808B2 (en) 2008-01-25 2012-05-01 Micron Technology, Inc. NAND flash content addressable memory
US7940541B2 (en) 2008-05-21 2011-05-10 Texas Instruments Incorporated Bit cell designs for ternary content addressable memory
TWI369683B (en) 2008-06-11 2012-08-01 Realtek Semiconductor Corp Content addressable memory
TWI391946B (zh) * 2008-09-18 2013-04-01 Realtek Semiconductor Corp 內容可定址記憶體
WO2010138639A2 (en) 2009-05-26 2010-12-02 Arizona Board Of Regents, For And On Behalf Of Arizona State University Longest prefix match internet protocol content addressable memories and related methods
US7907432B2 (en) * 2009-06-30 2011-03-15 Netlogic Microsystems, Inc. Content addressable memory device for simultaneously searching multiple flows
US8582338B1 (en) 2010-08-31 2013-11-12 Netlogic Microsystems, Inc. Ternary content addressable memory cell having single transistor pull-down stack
US8891273B2 (en) 2012-12-26 2014-11-18 Qualcomm Incorporated Pseudo-NOR cell for ternary content addressable memory
US8958226B2 (en) 2012-12-28 2015-02-17 Qualcomm Incorporated Static NAND cell for ternary content addressable memory (TCAM)

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