KR100495669B1 - 로우 디코더 - Google Patents

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KR100495669B1
KR100495669B1 KR10-2003-0019692A KR20030019692A KR100495669B1 KR 100495669 B1 KR100495669 B1 KR 100495669B1 KR 20030019692 A KR20030019692 A KR 20030019692A KR 100495669 B1 KR100495669 B1 KR 100495669B1
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설욱
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매그나칩 반도체 유한회사
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    • E04—BUILDING
    • E04G—SCAFFOLDING; FORMS; SHUTTERING; BUILDING IMPLEMENTS OR AIDS, OR THEIR USE; HANDLING BUILDING MATERIALS ON THE SITE; REPAIRING, BREAKING-UP OR OTHER WORK ON EXISTING BUILDINGS
    • E04G21/00—Preparing, conveying, or working-up building materials or building elements in situ; Other devices or measures for constructional work
    • E04G21/02—Conveying or working-up concrete or similar masses able to be heaped or cast
    • E04G21/04—Devices for both conveying and distributing
    • E04G21/0418—Devices for both conveying and distributing with distribution hose
    • E04G21/0445—Devices for both conveying and distributing with distribution hose with booms

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  • Architecture (AREA)
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  • Civil Engineering (AREA)
  • Structural Engineering (AREA)
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Abstract

본 발명은 고속 저소비전력의 메모리소자에 사용되는 노아 타입의 로우 디코더를 개시한다. 본 발명의 로우 디코더는 전원전압과 제1노드사이에 연결되어, 클럭신호에 의해 상기 제1노드를 프리차아지시켜 주기위한 프리차아지수단과; 제2노드와 접지사이에 연결되고, 어드레스신호를 디코딩하기 위한 어드레스 디코딩수단과; 상기 제1노드와 제2노드사이에 연결되고, 상기 클럭신호에 의해 상기 어드레스 디코딩수단의 부하캐패시턴스를 분할하기 위한 분할수단과; 상기 제2노드와 접지사이에 상기 어드레스 디코딩수단과 병렬연결되며, 반전클럭신호에 의해 프리차아지상태에서 상기 어드레스 디코딩수단의 부하 캐패시턴스를 방전시켜 주기위한 방전수단과; 상기 제1노드의 전위를 반전시켜 어드레스 디코딩신호를 출력하기 위한 출력수단으로 이루어진다.

Description

로우 디코더{ROW DECODER}
본 발명은 로우 디코더에 관한 것으로서, 보다 구체적으로는 고속 저전력의 노아타입의 로우 디코더에 관한 것이다.
도 1은 종래의 낸드타입의 로우 디코더의 회로구성도를 도시한 것이다.
도 1을 참조하면, 종래의 낸드타입의 로우 디코더는 전원전압(Vcc)과 노드(N11)사이에 연결되고 게이트에 클럭신호(CLK)가 인가되는 PMOS 트랜지스터(MP10)와, 상기 노드(N11)과 접지사이에 직렬연결되고 각각 게이트에 어드레스신호(A0-An) 및 클럭신호(CLK)가 인가되는 NMOS 트랜지스터(MN10-MN1A)와, 상기 노드(N1)의 전위를 반전시켜 디코딩신호(Dout)를 워드라인으로 제공하기 위한 인버터(IN11)로 이루어진다.
상기한 바와같은 구성을 갖는 종래의 낸드 타입의 로우 디코더는 클럭신호(CLK)가 로우레벨인 경우에는 프리차아지 상태(precharge)이고, 클럭신호(CLK)가 하이레벨인 경우에는 디코딩상태(evaluation)이다. 프리차아지상태에서는 클럭신호(CLK)에 의해 PMOS 트랜지스터(MP10)가 턴온되어 노드(N11)가 하이상태로 되므로, 어드레스신호(A0-An)에 관계없이 디코딩신호(Dout)는 로우상태로 되어 워드라인을 디스에이블시켜 준다.
한편, 디코딩상태에서는, 클럭신호(CLK)에 의해 PMOS 트랜지스터(MP10)가 턴오프되므로, 어드레스신호(A0-An)에 의해 디코딩신호(Dout)가 결정된다. 어드레스신호(A0-An)가 모두 하이상태이면 노드(N11)는 로우상태로 되어 인버터(IN11)를 통해 하이상태로 반전되므로, 디코딩신호(Dout)는 하이상태로 되어 해당하는 워드라인을 인에이블시켜 준다.
그러나, 상기한 바와같은 낸드타입의 로우 디코더는 집적도가 낮은 ROM 에는 적용가능하지만, 집적도가 높은 ROM의 경우에는 어드레스신호의 비트수가 증가함에 따라 직렬연결되는 NMOS 트랜지스터(MN10-MN1A)의 수가 증가하게 된다. 그러므로, 프리차아지상태에서 하이상태로 충전된 노드(N11)의 전위가 디코딩시 방전될 때, 직렬연결된 NMOS 트랜지스터(MN10-MN1A)를 통해 방전되므로, 방전패스가 길어진다. 따라서, 해당하는 워드라인을 인에이블시켜 주기위한 디코딩신호가 로우레벨에서 하이레벨로 천이되는 시간이 길어져 롬의 처리속도를 저하시키는 문제점이 있었다.
도 2는 종래의 노아타입의 로우 디코더의 회로구성도이다.
도 2를 참조하면, 종래의 노아타입의 로우 디코더는 클럭신호(CLK)가 인버터(IN21), (IN22)를 통해 게이트에 인가되는 PMOS 트랜지스터(MP20)와 NMOS 트랜지스터(MN2A)사이에 각각 게이트에 어드레스신호(A0-An)가 인가되는 NMOS 트랜지스터(MN20-MN2n)가 병렬로 연결구성된다.
상기한 바와같은 종래의 노아타입의 로우 디코더는 어드레스 신호(A0-An)가 각각 게이트에 인가되는 NMOS 트랜지스터(MN20-MN2n)가 병렬로 연결되므로, 노드(N23)의 방전시간이 감소하여 도 1의 낸드 타입의 로우디코더보다는 동작속도가 개선된다. 또한, 병렬연결된 NMOS 트랜지스터(MN20-MN2n)중 해당하는 하나의 NMOS 트랜지스터만이 스위칭동작을 하므로, 상대적으로 소모되는 전력이 감소하는 이점이 있다.
그러나, 종래의 노아 타입의 로우 디코더는 노드(N23)에서 발생하는 부하캐패시턴스(Cc)가 어드레스신호의 수가 증가하면 할수록 증가하게 되어 처리속도가 지연되는 문제점이 있었다.
따라서, 본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 고속의 처리속도와 낮은 소비전력을 갖는 로우 디코더를 제공하는 데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 전원전압과 제1노드사이에 연결되어, 클럭신호에 의해 상기 제1노드를 프리차아지시켜 주기위한 프리차아지수단과; 제2노드와 접지사이에 연결되고, 어드레스신호를 디코딩하기 위한 어드레스 디코딩수단과; 상기 제1노드와 제2노드사이에 연결되고, 상기 클럭신호에 의해 상기 어드레스 디코딩수단의 부하캐패시턴스를 분할하기 위한 분할수단과; 상기 제2노드와 접지사이에 상기 어드레스 디코딩수단과 병렬연결되며, 반전클럭신호에 의해 프리차아지상태에서 상기 어드레스 디코딩수단의 부하 캐패시턴스를 방전시켜 주기위한 방전수단과; 상기 제1노드의 전위를 반전시켜 어드레스 디코딩신호를 출력하기 위한 출력수단으로 이루어지는 로우 디코더를 제공하는 것을 특징으로 한다.
상기 프리차아지수단은 전원전압과 제1노드사이에 연결되고, 상기 클럭신호가 게이트에 인가되는 PMOS 트랜지스터로 이루어지고, 상기 어드레스 디코딩수단은 제2노드와 접지사이에 병렬로 연결되며, 게이트에 각각 어드레스신호가 인가되는 다수의 NMOS 트랜지스터로 이루어진다.
상기 분할수단은 제1 및 제2노드사이에 연결되고, 게이트에 상기 클럭신호가 인가되는 NMOS 트랜지스터로 이루어진다. 상기 방전수단은 상기 제2노드와 접지사이에 상기 어드레스 디코딩수단과 병렬연결되고, 게이트에 상기 반전클럭신호가 인가되는 NMOS 트랜지스터로 이루어진다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 노아타입의 로우 디코더의 회로구성도를 도시한 것이다.
도 3를 참조하면, 본 발명의 실시예에 따른 로우 디코더는 전원전압(Vcc)과 노드(N33)사이에 연결되고, 클럭신호(CLK)가 인버터(IN31), (IN32)를 통해 게이트에 인가되는 프리차아지용 PMOS 트랜지스터(MP30)와 상기 노드(N33)의 전위를 반전시켜 디코딩신호(Dout)를 해당하는 워드라인으로 제공하기 위한 인버터(IN33)를 구비한다. 또한, 로우 디코더는 노드(N33)과 노드(N34)사이에 연결되고, 게이트에 인버터(IN31), (IN32)를 통해 클럭신호(CLK)가 인가되는, 부하 캐패시턴스를 분할시켜 주기위한 NMOS 트랜지스터(MN3B)를 구비한다.
또한, 본 발명의 로우 디코더는 상기 노드(N34)와 접지사이에 연결되고, 각각 게이트에 어드레스신호(A0-An)가 인가되는, 병렬연결된 NMOS 트랜지스터(MN30-MN3n)와, 상기 NMOS 트랜지스터(MN30-MN3n)과 병렬연결되고, 게이트에 인버터(IN31)를 통해 반전된 클럭신호(CLKB)가 인가되는, 프리차아지상태에서 상기 NMOS 트랜지스터(MN30-MN3n)의 드레인전위를 방전시켜주기 위한 NMOS 트랜지스터(MN3A)를 구비한다.
이때, 노드(N33)는 PMOS 트랜지스터(MP30), NMOS 트랜지스터(MN3B) 및 인터버(IN33)의 입력에 해당하는 부하캐패시턴스(Cc)를 가지며, 노드(D)는 어드레스신호의 비트수의 증가에 따라 증가하는 부하 캐패시턴스(Cd)를 갖는다.
상기한 바와같은 구성을 갖는 본 발명의 노아타입의 로우 디코더의 동작을 설명하면 다음과 같다.
먼저, 프리차아지상태가 되면, 클럭신호(CLK)는 로우상태로 되며, 노드(N32)의 전위도 로우상태가 되므로, PMOS 트랜지스터(MP30)가 턴온되어 노드(N33)는 하이상태로 프리차아지된다. 노드(N33)의 전위는 인버터(IN33)를 통해 반전되어 로우상태의 디코딩신호(Dout)가 출력되므로 워드라인을 디스에이블시킨다.
이때, 노드(N32)의 로우상태신호에 의해 NMOS 트랜지스터(MN3B)가 턴오프되므로, 노드(N33)과 노드(N34)는 분리된다. 따라서, 노드(N33)의 부하캐패시턴스값은 노드(N34)에 병렬연결된 NMOS 트랜지스터(MN3A)와 (NM30-NM3n)의 드레인단의 부하 캐패시턴스(Cd)와는 완전히 독립적으로 되므로, 매우 빠른 프리차아지시간을 갖게 된다.
또한, 하이상태의 노드(N31)의 전위에 의해 NMOS 트랜지스터(MN3A)가 턴온되되므로, 어드레스 디코딩용 NMOS트랜지스터(MN30-MN3n)의 드레인단의 부하 캐패시턴tm(Cd)는 NMOS 트랜지스터(MN3A)를 통해 접지로 완전히 방전된다.
다음, 디코딩상태에서는, 클럭신호(CLK)가 하이상태로 되고 임의의 어드레스(A0-An)가 선택되면, 노드(N32)는 하이상태가 되어 PMOS 트랜지스터(MP30)는 턴오프되어 더 이상 프리차아지는 이루어지지 않는다. 그러므로, 노드(N32)의 하이상태의 전위에 의해 NMOS 트랜지스터(MN3B)는 턴온되고, 노드(N31)의 로우상태의 전위에 의해 NMOS 트랜지스터(MN3A)는 턴오프된다.
선택된 임의의 어드레스 A0-An 에 의해 NMOS 트랜지스터(MN30-MN3n)중 해당하는 하나의 NMOS 트랜지스터가 턴온되므로, 노드(N33)에 연결된 캐패시터(Cc)에 충전되어 있는 값은 턴온된 NMOS 트랜지스터를 통해 방전된다. 이때 NMOS 트랜지스터(MN30-MN3n)의 드레인에 연결된 캐패시터(Cd)에 충전된 값은 이미 완전히 방전되어 있으므로 방전속도는 매우 빨라지게 된다.
상기한 바와같이 본 발명에서는, 프리차아지용 PMOS 트랜지스터(PM30)와 어드레스 디코딩용 NMOS 트랜지스터(MN30-MN3n)사이에 NMOS 트랜지스터(MN3B)를 연결하여 부하캐패시턴스를 감소시켜 주고, 어드레스 디코딩용 NMOS 트랜지스터(MN30-MN3n)과 병렬로 NMOS 트랜지스터(MN3A)를 연결하여 프리차아지상태에서 부하 캐패시턴스를 방전시켜 준다. 그러므로, 해당하는 워드라인으로 제공되는 디코딩신호(Dout)는 로우상태에서 하이레벨로 또는 하이레벨에서 로우레벨로 빠르게 천이하게 된다.
상기한 바와 같은 본 발명의 실시예에 따른 로우 디코더는 어드레스 디코딩용 NMOS 트랜지스터의 드레인단의 부하캐패시턴스를 분할하여 줌으로써 프리차아지속도를 개선하고, 프리차아지상태에서 어드레스 디코딩용 NMOS 트랜지스터의 드레이단의 부하캐패시턴스를 방전시켜 디코딩시의 속도를 개선할 수 있는 이점이 있다. 또한, 디코딩시 NMOS 트랜지스터중 해당하는 하나만을 스위칭시켜 줌으로써 소비전력을 감소시킬 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 낸드타입의 로우디코더의 회로구성도,
도 2는 종래의 노아타입의 로우디코더의 회로구성도,
도 3은 본 발명의 실시예에 따른 노아타입의 로우 디코더의 회로구성도,
*도면의 주요 부분에 대한 부호의 설명*
MP30 : PMOS 트랜지스터 IN31-IN33 : 인버터
MN30-MN3n, MN3A, MN3B : NMOS 트랜지스터

Claims (4)

  1. 전원전압과 제1노드사이에 연결되어, 클럭신호에 의해 상기 제1노드를 프리차아지시켜 주기위한 프리차아지수단;
    제2노드와 접지사이에 연결되고, 어드레스신호를 디코딩하기 위한 어드레스 디코딩수단;
    상기 제1노드와 제2노드사이에 연결되고, 상기 클럭신호에 의해 상기 어드레스 디코딩수단의 부하캐패시턴스를 분할하기 위한 분할수단;
    상기 제2노드와 접지사이에 상기 어드레스 디코딩수단과 병렬연결되며, 반전클럭신호에 의해 프리차아지상태에서 상기 어드레스 디코딩수단의 부하 캐패시턴스를 방전시켜 주기위한 방전수단; 및
    상기 제1노드의 전위를 반전시켜 어드레스 디코딩신호를 출력하기 위한 출력수단
    을 포함하는 것을 특징으로 하는 로우 디코더.
  2. 제1항에 있어서,
    상기 프리차아지수단은 전원전압과 제1노드사이에 연결되고, 상기 클럭신호가 게이트에 인가되는 PMOS 트랜지스터로 이루어지고, 상기 어드레스 디코딩수단은 제2노드와 접지사이에 병렬로 연결되며, 게이트에 각각 어드레스신호가 인가되는 다수의 NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 로우 디코더.
  3. 제1항에 있어서,
    상기 분할수단은 제1 및 제2노드사이에 연결되고, 게이트에 상기 클럭신호가 인가되는 NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 로우 디코더.
  4. 제1항에 있어서,
    상기 방전수단은 상기 제2노드와 접지사이에 상기 어드레스 디코딩수단과 병렬연결되고, 게이트에 상기 반전클럭신호가 인가되는 NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 로우 디코더.
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