JPH11219591A - メモリ・アレイ用センス・アンプ - Google Patents
メモリ・アレイ用センス・アンプInfo
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- JPH11219591A JPH11219591A JP31092998A JP31092998A JPH11219591A JP H11219591 A JPH11219591 A JP H11219591A JP 31092998 A JP31092998 A JP 31092998A JP 31092998 A JP31092998 A JP 31092998A JP H11219591 A JPH11219591 A JP H11219591A
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- Japan
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- node
- fet
- voltage
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 高性能な基準電圧回路を必要としない、簡単
な構成のメモリ・アレイ用センス・アンプ。 【解決手段】 ２つのプルアップ経路またはプルダウン
経路夫々にチャネル幅の異なるＦＥＴを使用する。例え
ば第１のプルアップＦＥＴ１０４のチャネル幅が第２の
プルアップＦＥＴ１１４のそれに比べて大きく、または
第２のプルダウンＦＥＴ１１６のチャネル幅が第１のプ
ルダウンＦＥＴ１０６のそれに比べて大きくすることに
より、ＦＥＴ１２４をオンにした時のノード１０８及び
１２０における電圧がほぼ等しければ、ノード１０８に
はプルアップ、ノード１２０にはプルダウンが生じ、ノ
ード１０８がハイ、ノード１２０がローのバイアス状態
で安定する。一方、ノード１０８の電圧がある閾値以上
にノード１２０における電圧より低ければ、上記バイア
ス状態に打ち勝って、ノード１０８がロー、１２０がハ
イとなって安定する。
な構成のメモリ・アレイ用センス・アンプ。 【解決手段】 ２つのプルアップ経路またはプルダウン
経路夫々にチャネル幅の異なるＦＥＴを使用する。例え
ば第１のプルアップＦＥＴ１０４のチャネル幅が第２の
プルアップＦＥＴ１１４のそれに比べて大きく、または
第２のプルダウンＦＥＴ１１６のチャネル幅が第１のプ
ルダウンＦＥＴ１０６のそれに比べて大きくすることに
より、ＦＥＴ１２４をオンにした時のノード１０８及び
１２０における電圧がほぼ等しければ、ノード１０８に
はプルアップ、ノード１２０にはプルダウンが生じ、ノ
ード１０８がハイ、ノード１２０がローのバイアス状態
で安定する。一方、ノード１０８の電圧がある閾値以上
にノード１２０における電圧より低ければ、上記バイア
ス状態に打ち勝って、ノード１０８がロー、１２０がハ
イとなって安定する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、センス・
アンプ回路に関するものであり、とりわけ、シングル・
エンディッド半導体メモリ・アレイに用いられるセンス
・アンプ回路に関するものである。
アンプ回路に関するものであり、とりわけ、シングル・
エンディッド半導体メモリ・アレイに用いられるセンス
・アンプ回路に関するものである。
【０００２】
【従来の技術】センス・アンプは、読み取り操作の速度
を改善するために、メモリ・アレイの設計において広く
用いられてきた。通例、メモリ・アレイにおけるメモリ
・セルには、それぞれ、それに記憶された１ビット値の
反転及び非反転を示す相補出力が備わっている。各読み
取り操作に先立ち、２つのビット線がハイにプリチャー
ジされる。次に、メモリ・アレイのアドレス復号化回路
要素によって、特定のメモリ・セルが選択されると、選
択されたセルの相補出力が、２つのプリチャージ・ビッ
ト線に接続される。選択されたセルに記憶されている値
に従って、２つのビット線の一方またはもう一方が大地
電位まで降下する。２つのビット線の一方が大地電位へ
の降下を開始する時の２つのビット線間に生じ始める差
動電圧の検出のために、相補出力を備えたセンス・アン
プが用いられる。前記ビット線間に、センス・アンプを
トリガするのに十分な電圧差が生じると、即座に、セン
ス・アンプ出力の極性によって、選択されたメモリ・セ
ルの内容が反映される。その結果、メモリ・セルの内容
が信頼できる状態になる前において、前記ビット線の一
方が完全に大地電位まで降下するまで待つ必要がなくな
るので、センス・アンプは読み取り操作の実施に必要な
時間の劇的な改善をもたらす。
を改善するために、メモリ・アレイの設計において広く
用いられてきた。通例、メモリ・アレイにおけるメモリ
・セルには、それぞれ、それに記憶された１ビット値の
反転及び非反転を示す相補出力が備わっている。各読み
取り操作に先立ち、２つのビット線がハイにプリチャー
ジされる。次に、メモリ・アレイのアドレス復号化回路
要素によって、特定のメモリ・セルが選択されると、選
択されたセルの相補出力が、２つのプリチャージ・ビッ
ト線に接続される。選択されたセルに記憶されている値
に従って、２つのビット線の一方またはもう一方が大地
電位まで降下する。２つのビット線の一方が大地電位へ
の降下を開始する時の２つのビット線間に生じ始める差
動電圧の検出のために、相補出力を備えたセンス・アン
プが用いられる。前記ビット線間に、センス・アンプを
トリガするのに十分な電圧差が生じると、即座に、セン
ス・アンプ出力の極性によって、選択されたメモリ・セ
ルの内容が反映される。その結果、メモリ・セルの内容
が信頼できる状態になる前において、前記ビット線の一
方が完全に大地電位まで降下するまで待つ必要がなくな
るので、センス・アンプは読み取り操作の実施に必要な
時間の劇的な改善をもたらす。
【０００３】あいにく、こうした方式の場合、各アクセ
ス・ポート毎に、２つのビット線がメモリ・アレイをわ
たってセンス・アンプに達するように経路指定しなけれ
ばならない。このため、選択されたメモリ・セルからの
単一のビット線だけしか用いないシングル・エンディッ
ド方式が最も有効な代替設計技法となった。シングル・
エンディッド方式を用いる場合、メモリ・アレイの実施
のために形成しなければならない金属トラック数であ
る、メモリ・アレイに必要なビット線数が減少する。こ
れによって、メモリ・アレイの実施に必要な面積が縮小
される場合も多い。シングル・エンディッド方式の場
合、センス・アンプは、単一ビット線と基準電圧の比較
をしなければならない。ビット線の電圧が基準電圧より
低い場合、センス・アンプはある値を示す。ビット線の
電圧が基準電圧より高い場合、センス・アンプはその逆
の値を示す。従って、シングル・エンディッド方式にお
ける性能を最適化しようとして、大地電位より高くＶDD
より低い基準電圧を生成し維持する、高性能な回路要素
を使ったセンス・アンプが設計された。しかし、こうし
たセンス・アンプ回路は複雑で、検知限界を低下させる
場合が多い。
ス・ポート毎に、２つのビット線がメモリ・アレイをわ
たってセンス・アンプに達するように経路指定しなけれ
ばならない。このため、選択されたメモリ・セルからの
単一のビット線だけしか用いないシングル・エンディッ
ド方式が最も有効な代替設計技法となった。シングル・
エンディッド方式を用いる場合、メモリ・アレイの実施
のために形成しなければならない金属トラック数であ
る、メモリ・アレイに必要なビット線数が減少する。こ
れによって、メモリ・アレイの実施に必要な面積が縮小
される場合も多い。シングル・エンディッド方式の場
合、センス・アンプは、単一ビット線と基準電圧の比較
をしなければならない。ビット線の電圧が基準電圧より
低い場合、センス・アンプはある値を示す。ビット線の
電圧が基準電圧より高い場合、センス・アンプはその逆
の値を示す。従って、シングル・エンディッド方式にお
ける性能を最適化しようとして、大地電位より高くＶDD
より低い基準電圧を生成し維持する、高性能な回路要素
を使ったセンス・アンプが設計された。しかし、こうし
たセンス・アンプ回路は複雑で、検知限界を低下させる
場合が多い。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
は、基準電圧の生成及び維持を行うための高性能な回路
を必要としない、シングル・エンディッド・メモリ方式
に用いるのに適した単純なセンス・アンプ回路を提供す
ることにある。
は、基準電圧の生成及び維持を行うための高性能な回路
を必要としない、シングル・エンディッド・メモリ方式
に用いるのに適した単純なセンス・アンプ回路を提供す
ることにある。
【０００５】
【課題を解決するための手段】本発明には、一つの局面
においては、ビット入力、基準入力、イネーブル入力、
及び、双安定出力回路要素が含まれている。該双安定出
力回路要素は、ビット入力、基準入力、及び、イネーブ
ル入力に応答し、第１及び第２の出力ノードを含んでい
る。第１の出力ノードが、第１のプル・アップ経路と第
１のプル・ダウン経路の間に配置されている。第２の出
力ノードが、第２のプル・アップ経路と第２のプル・ダ
ウン経路の間に配置されている。第１のプル・アップ及
びプル・ダウン経路にそれぞれ、第１のプル・アップ及
びプル・ダウン電界効果トランジスタ（「ＦＥＴ」）・
チャネルを設けることが可能である。第２のプル・アッ
プ及びプル・ダウン経路にそれぞれ、第２のプル・アッ
プ及びプル・ダウン電界効果トランジスタ（「ＦＥ
Ｔ」）・チャネルを設けることが可能である。双安定出
力回路要素は、第１と第２の状態において安定して働く
ことが可能である。第１の状態の場合、第１の出力ノー
ドは「ハイ」電圧であり、第２の出力ノードは「ロー」
電圧である。第２の状態の場合、第１の出力ノードは
「ロー」電圧であり、第２の出力ノードは「ハイ」電圧
である。センス・アンプは、第２のプル・ダウンＦＥＴ
チャネルが、第１のプル・ダウンＦＥＴチャネルより広
いか、あるいは、第１のプル・アップＦＥＴチャネル
が、第２のプル・アップＦＥＴチャネルより広いか、あ
るいは、その両方である、という意味で非対称性であ
る。非対称性の結果として、双安定出力回路要素には、
その第１の状態に向かうバイアスが加えられる。バイア
スは、次の機能性を実現するのに十分な程度が望まし
い：イネーブル入力がアサートされた時のビット入力に
おける電圧が基準入力における電圧に等しければ、双安
定出力回路要素が第１の状態において安定化するが、イ
ネーブル入力がアサートされた時のビット入力における
電圧が、しきい値量以上に基準入力における電圧より低
ければ、バイアスが負けて、双安定出力回路要素が前記
第２の状態において安定化する。
においては、ビット入力、基準入力、イネーブル入力、
及び、双安定出力回路要素が含まれている。該双安定出
力回路要素は、ビット入力、基準入力、及び、イネーブ
ル入力に応答し、第１及び第２の出力ノードを含んでい
る。第１の出力ノードが、第１のプル・アップ経路と第
１のプル・ダウン経路の間に配置されている。第２の出
力ノードが、第２のプル・アップ経路と第２のプル・ダ
ウン経路の間に配置されている。第１のプル・アップ及
びプル・ダウン経路にそれぞれ、第１のプル・アップ及
びプル・ダウン電界効果トランジスタ（「ＦＥＴ」）・
チャネルを設けることが可能である。第２のプル・アッ
プ及びプル・ダウン経路にそれぞれ、第２のプル・アッ
プ及びプル・ダウン電界効果トランジスタ（「ＦＥ
Ｔ」）・チャネルを設けることが可能である。双安定出
力回路要素は、第１と第２の状態において安定して働く
ことが可能である。第１の状態の場合、第１の出力ノー
ドは「ハイ」電圧であり、第２の出力ノードは「ロー」
電圧である。第２の状態の場合、第１の出力ノードは
「ロー」電圧であり、第２の出力ノードは「ハイ」電圧
である。センス・アンプは、第２のプル・ダウンＦＥＴ
チャネルが、第１のプル・ダウンＦＥＴチャネルより広
いか、あるいは、第１のプル・アップＦＥＴチャネル
が、第２のプル・アップＦＥＴチャネルより広いか、あ
るいは、その両方である、という意味で非対称性であ
る。非対称性の結果として、双安定出力回路要素には、
その第１の状態に向かうバイアスが加えられる。バイア
スは、次の機能性を実現するのに十分な程度が望まし
い：イネーブル入力がアサートされた時のビット入力に
おける電圧が基準入力における電圧に等しければ、双安
定出力回路要素が第１の状態において安定化するが、イ
ネーブル入力がアサートされた時のビット入力における
電圧が、しきい値量以上に基準入力における電圧より低
ければ、バイアスが負けて、双安定出力回路要素が前記
第２の状態において安定化する。
【０００６】本発明に従って製作されたセンス・アンプ
回路には、大地電位より高くＶDDより低い、安定した基
準電圧が得られるように設計された複雑な回路ではな
く、ＶDDに対して基準入力を簡単に接続することができ
るという特有の利点がある。
回路には、大地電位より高くＶDDより低い、安定した基
準電圧が得られるように設計された複雑な回路ではな
く、ＶDDに対して基準入力を簡単に接続することができ
るという特有の利点がある。
【０００７】双安定出力回路要素には、第１と第２の交
差結合ＣＭＯＳインバータを含むことが可能である。こ
うした実施態様の場合、第１のプル・アップ経路には、
第１のｐチャネルＦＥＴを設けることが可能であり、第
１のプル・ダウン経路には、第１のｎチャネルＦＥＴを
設けることが可能であり、第２のプル・アップ経路に
は、第２のｐチャネルＦＥＴを設けることが可能であ
り、第２のプル・ダウン経路には、第２のｎチャネルＦ
ＥＴを設けることが可能である。第１のｐチャネルＦＥ
Ｔのゲートは、第１のｎチャネルＦＥＴのゲート及び第
２の出力ノードに接続される。第２のｐチャネルＦＥＴ
のゲートは、第２のｎチャネルＦＥＴのゲート及び第１
の出力ノードに接続される。
差結合ＣＭＯＳインバータを含むことが可能である。こ
うした実施態様の場合、第１のプル・アップ経路には、
第１のｐチャネルＦＥＴを設けることが可能であり、第
１のプル・ダウン経路には、第１のｎチャネルＦＥＴを
設けることが可能であり、第２のプル・アップ経路に
は、第２のｐチャネルＦＥＴを設けることが可能であ
り、第２のプル・ダウン経路には、第２のｎチャネルＦ
ＥＴを設けることが可能である。第１のｐチャネルＦＥ
Ｔのゲートは、第１のｎチャネルＦＥＴのゲート及び第
２の出力ノードに接続される。第２のｐチャネルＦＥＴ
のゲートは、第２のｎチャネルＦＥＴのゲート及び第１
の出力ノードに接続される。
【０００８】ある実施態様において、該回路には、ビッ
ト入力ＦＥＴと基準入力ＦＥＴを設けることが可能であ
る。こうした実施態様の場合、ビット入力は、ビット入
力ＦＥＴのチャネルを介して第１の出力ノードに接続さ
れ、基準入力は、基準入力ＦＥＴのチャネルを介して第
２の出力ノードに接続される。
ト入力ＦＥＴと基準入力ＦＥＴを設けることが可能であ
る。こうした実施態様の場合、ビット入力は、ビット入
力ＦＥＴのチャネルを介して第１の出力ノードに接続さ
れ、基準入力は、基準入力ＦＥＴのチャネルを介して第
２の出力ノードに接続される。
【０００９】もう１つの実施態様において、基準入力
は、そのチャネルが第１のプル・ダウン経路の一部をな
すＦＥＴのゲートに接続することが可能であり、ビット
入力は、そのチャネルが第２のプル・ダウン経路の一部
をなすＦＥＴのゲートに接続することが可能である。
は、そのチャネルが第１のプル・ダウン経路の一部をな
すＦＥＴのゲートに接続することが可能であり、ビット
入力は、そのチャネルが第２のプル・ダウン経路の一部
をなすＦＥＴのゲートに接続することが可能である。
【００１０】
【実施例】図１のセンス・アンプ回路１００には、２つ
の交差結合ＣＭＯＳインバータ回路１０２、１１２が含
まれている。インバータ回路１０２には、ｐチャネルＦ
ＥＴ１０４及びｎチャネルＦＥＴ１０６が含まれてい
る。ＦＥＴ１０４のドレインは、ノード１０８において
ＦＥＴ１０６のドレインに接続され、ＦＥＴ１０４、１
０６のゲートは、ノード１１０で互いに接続される。同
様に、インバータ回路１１２には、ｐチャネルＦＥＴ１
１４及びｎチャネルＦＥＴ１１６が含まれている。ＦＥ
Ｔ１１４のドレインは、ノード１２０においてＦＥＴ１
１６のドレインに接続され、ＦＥＴ１１４、１１６のゲ
ートは、ノード１１８で互いに接続される。インバータ
回路１０２、１１２の交差結合は、ノード１１０（イン
バータ回路１０２の入力）をノード１２０（インバータ
回路１１２の出力）に接続し、ノード１１８（インバー
タ回路１１２の入力）をノード１０８（インバータ回路
１０２の出力）に接続することによって実施される。イ
ンバータ回路１０２、１１２は共に、センス・アンプ１
００の双安定出力回路を形成する。
の交差結合ＣＭＯＳインバータ回路１０２、１１２が含
まれている。インバータ回路１０２には、ｐチャネルＦ
ＥＴ１０４及びｎチャネルＦＥＴ１０６が含まれてい
る。ＦＥＴ１０４のドレインは、ノード１０８において
ＦＥＴ１０６のドレインに接続され、ＦＥＴ１０４、１
０６のゲートは、ノード１１０で互いに接続される。同
様に、インバータ回路１１２には、ｐチャネルＦＥＴ１
１４及びｎチャネルＦＥＴ１１６が含まれている。ＦＥ
Ｔ１１４のドレインは、ノード１２０においてＦＥＴ１
１６のドレインに接続され、ＦＥＴ１１４、１１６のゲ
ートは、ノード１１８で互いに接続される。インバータ
回路１０２、１１２の交差結合は、ノード１１０（イン
バータ回路１０２の入力）をノード１２０（インバータ
回路１１２の出力）に接続し、ノード１１８（インバー
タ回路１１２の入力）をノード１０８（インバータ回路
１０２の出力）に接続することによって実施される。イ
ンバータ回路１０２、１１２は共に、センス・アンプ１
００の双安定出力回路を形成する。
【００１１】ＦＥＴ１０６及び１２４は、ノード１０８
のプル・ダウン経路として機能する。ＦＥＴ１１６及び
１２４は、ノード１２０のプル・ダウン経路として機能
する。ＦＥＴ１０４はノード１０８のプル・アップ経路
として機能し、ＦＥＴ１１４はノード１２０のプル・ア
ップ経路として機能する。図示実施態様の場合、ＦＥＴ
１０４、１０６、１１４、及び１１６のチャネル長はほ
ぼ等しい。しかし、ＦＥＴ１０４のチャネル幅は、ＦＥ
Ｔ１０６のチャネル幅より広く、ＦＥＴ１１６のチャネ
ル幅は、ＦＥＴ１１４のチャネル幅より広い。センス・
アンプ１００の場合、チャネル幅の大きいほうのトラン
ジスタが、チャネル幅の小さいほうのトランジスタより
チャネル幅がかなり大きいのではなく、わずかに大きい
場合に最良の機能性が得られることが分かった。望まし
い実施態様の場合、［ＦＥＴ１０４のチャネル幅］：
［ＦＥＴ１０６のチャネル幅］の比と、［ＦＥＴ１１６
のチャネル幅］：［ＦＥＴ１１４のチャネル幅］の比
は、両方ともほぼ１．１：１に等しかった。しかし、最
適なチャネル幅の比は、おそらく、このセンス・アンプ
を含む集積回路の製作に用いられるプロセスによって異
なるものと思われる。
のプル・ダウン経路として機能する。ＦＥＴ１１６及び
１２４は、ノード１２０のプル・ダウン経路として機能
する。ＦＥＴ１０４はノード１０８のプル・アップ経路
として機能し、ＦＥＴ１１４はノード１２０のプル・ア
ップ経路として機能する。図示実施態様の場合、ＦＥＴ
１０４、１０６、１１４、及び１１６のチャネル長はほ
ぼ等しい。しかし、ＦＥＴ１０４のチャネル幅は、ＦＥ
Ｔ１０６のチャネル幅より広く、ＦＥＴ１１６のチャネ
ル幅は、ＦＥＴ１１４のチャネル幅より広い。センス・
アンプ１００の場合、チャネル幅の大きいほうのトラン
ジスタが、チャネル幅の小さいほうのトランジスタより
チャネル幅がかなり大きいのではなく、わずかに大きい
場合に最良の機能性が得られることが分かった。望まし
い実施態様の場合、［ＦＥＴ１０４のチャネル幅］：
［ＦＥＴ１０６のチャネル幅］の比と、［ＦＥＴ１１６
のチャネル幅］：［ＦＥＴ１１４のチャネル幅］の比
は、両方ともほぼ１．１：１に等しかった。しかし、最
適なチャネル幅の比は、おそらく、このセンス・アンプ
を含む集積回路の製作に用いられるプロセスによって異
なるものと思われる。
【００１２】図１に示す実施態様の場合、２つのプル・
アップ経路におけるＦＥＴのチャネル幅は非対称的であ
る。さらに、２つのプル・ダウン経路におけるＦＥＴの
チャネル幅も非対称的である。他の実施態様の場合、プ
ル・アップ経路だけに、または、プル・ダウン経路だけ
に非対称性の設計を取り入れることによって、同様の結
果を得ることが可能である。ＦＥＴ１２４をオンにした
時のノード１０８及び１２０における電圧がほぼ等しけ
れば、チャネル幅の非対称性によって、双安定出力回路
には、ノード１０８がＶDDに等しくなって、ノード１２
０が大地電位に等しくなって安定化するような偏りが生
じる。これは、大きいチャネル幅によって、ノード１０
８においてより強いプル・アップが生じ、ノード１２０
においてより強いプル・ダウンが生じるためである。一
方、ＦＥＴ１２４をオンにした時のノード１０８におけ
る電圧がしきい値量以上にノード１２０における電圧よ
り低ければ、非対称性チャネル幅によって生じるバイア
スが抑えられ、双安定出力回路が、今度はノード１０８
が大地電位に等しく、ノード１２０がＶDDに等しくなっ
て安定化する。
アップ経路におけるＦＥＴのチャネル幅は非対称的であ
る。さらに、２つのプル・ダウン経路におけるＦＥＴの
チャネル幅も非対称的である。他の実施態様の場合、プ
ル・アップ経路だけに、または、プル・ダウン経路だけ
に非対称性の設計を取り入れることによって、同様の結
果を得ることが可能である。ＦＥＴ１２４をオンにした
時のノード１０８及び１２０における電圧がほぼ等しけ
れば、チャネル幅の非対称性によって、双安定出力回路
には、ノード１０８がＶDDに等しくなって、ノード１２
０が大地電位に等しくなって安定化するような偏りが生
じる。これは、大きいチャネル幅によって、ノード１０
８においてより強いプル・アップが生じ、ノード１２０
においてより強いプル・ダウンが生じるためである。一
方、ＦＥＴ１２４をオンにした時のノード１０８におけ
る電圧がしきい値量以上にノード１２０における電圧よ
り低ければ、非対称性チャネル幅によって生じるバイア
スが抑えられ、双安定出力回路が、今度はノード１０８
が大地電位に等しく、ノード１２０がＶDDに等しくなっ
て安定化する。
【００１３】図示したように、ＦＥＴ１０４、１１４の
ソースは、ノード１２２において接続される。ＦＥＴ１
０６、１１６のドレインは、そのゲートが「センス・ア
ンプ・イネーブル」信号に接続されるＦＥＴ１２４を介
してアースに接続される。センス・アンプ回路１００の
相補出力は、次のようにして得られる。ノード１０８か
ら「ＯＵＴ」が取り出され（インバータ回路１０２の出
力）、ノード１２０からその反転出力「＊ＯＵＴ」
（「＊ＯＵＴ」は「ＯＵＴ」の反転値を表す）が取り出
される（インバータ１１２の出力）。ノード１０８は、
そのゲートが「カラム・セレクト」信号に接続されるＦ
ＥＴ１２８を介してビット入力に接続される。ノード１
２０は、これもそのゲートが「カラム・セレクト」信号
に接続されるＦＥＴ１２６を介して、ＶDDに接続され
る。
ソースは、ノード１２２において接続される。ＦＥＴ１
０６、１１６のドレインは、そのゲートが「センス・ア
ンプ・イネーブル」信号に接続されるＦＥＴ１２４を介
してアースに接続される。センス・アンプ回路１００の
相補出力は、次のようにして得られる。ノード１０８か
ら「ＯＵＴ」が取り出され（インバータ回路１０２の出
力）、ノード１２０からその反転出力「＊ＯＵＴ」
（「＊ＯＵＴ」は「ＯＵＴ」の反転値を表す）が取り出
される（インバータ１１２の出力）。ノード１０８は、
そのゲートが「カラム・セレクト」信号に接続されるＦ
ＥＴ１２８を介してビット入力に接続される。ノード１
２０は、これもそのゲートが「カラム・セレクト」信号
に接続されるＦＥＴ１２６を介して、ＶDDに接続され
る。
【００１４】動作時、ビット線は、適合するプリチャー
ジ回路要素（不図示）を用いてＶDDまでプリチャージさ
れ、適合する復号化回路要素（不図示）を利用して、メ
モリ・セルが選択される間、「センス・アンプ・イネー
ブル」はアサートされない。次に、「カラム・セレク
ト」が、サンプリング期間中「ロー」になり、サンプリ
ング期間が終了すると、再び「ハイ」になる。「カラム
・セレクト」が「ロー」になると、ＦＥＴ１２６及び１
２８がオンになる。この結果、ビット線がノード１０８
に接続され、基準電圧（ＶDD）がノード１２０に接続さ
れる。選択されたメモリ・セルに「ハイ」電圧値が含ま
れている場合、ノード１０８は、サンプリング期間中に
ＶDDまでプリチャージされる。一方、選択されたメモリ
・セルに「０」が含まれている場合、ノード１０８は、
ビット線が評価するサンプリング期間中、ビット線にお
ける電圧に追従する。サンプリング期間は、一般に、ビ
ット線が完全に「０」まで評価するのに必要な時間より
も短いが、サンプリング期間の終了までに、ノード１０
８は、ＶDDより幾分低い値までプリチャージを済ませて
いる。メモリ・セルに「０」が含まれている場合に、双
安定出力回路のバイアスに打ち勝つために、サンプリン
グ期間のタイミングに調整を加えることによって、ビッ
ト線がＶDDよりかなり低い値まで降下する時間を確保で
きるようにすることが望ましい。容易に明らかになるよ
うに、このしきい値電圧の量は、回路の特定の実施によ
って変化する。サンプリング期間後、「センス・アンプ
・イネーブル」がアサートされ、ＦＥＴ１２４がオンに
なる。その時点において、双安定出力回路は、ノード１
０８及び１２０の初期状態によって決まる、その２つの
前述の安定状態の１つに達する。
ジ回路要素（不図示）を用いてＶDDまでプリチャージさ
れ、適合する復号化回路要素（不図示）を利用して、メ
モリ・セルが選択される間、「センス・アンプ・イネー
ブル」はアサートされない。次に、「カラム・セレク
ト」が、サンプリング期間中「ロー」になり、サンプリ
ング期間が終了すると、再び「ハイ」になる。「カラム
・セレクト」が「ロー」になると、ＦＥＴ１２６及び１
２８がオンになる。この結果、ビット線がノード１０８
に接続され、基準電圧（ＶDD）がノード１２０に接続さ
れる。選択されたメモリ・セルに「ハイ」電圧値が含ま
れている場合、ノード１０８は、サンプリング期間中に
ＶDDまでプリチャージされる。一方、選択されたメモリ
・セルに「０」が含まれている場合、ノード１０８は、
ビット線が評価するサンプリング期間中、ビット線にお
ける電圧に追従する。サンプリング期間は、一般に、ビ
ット線が完全に「０」まで評価するのに必要な時間より
も短いが、サンプリング期間の終了までに、ノード１０
８は、ＶDDより幾分低い値までプリチャージを済ませて
いる。メモリ・セルに「０」が含まれている場合に、双
安定出力回路のバイアスに打ち勝つために、サンプリン
グ期間のタイミングに調整を加えることによって、ビッ
ト線がＶDDよりかなり低い値まで降下する時間を確保で
きるようにすることが望ましい。容易に明らかになるよ
うに、このしきい値電圧の量は、回路の特定の実施によ
って変化する。サンプリング期間後、「センス・アンプ
・イネーブル」がアサートされ、ＦＥＴ１２４がオンに
なる。その時点において、双安定出力回路は、ノード１
０８及び１２０の初期状態によって決まる、その２つの
前述の安定状態の１つに達する。
【００１５】図２には、本発明の代替実施態様が示され
ている。センス・アンプ回路２００には、２つの交差結
合ＣＭＯＳインバータ回路２０２、２１２が含まれてい
る。インバータ回路２０２には、ｐチャネルＦＥＴ２０
４及びｎチャネルＦＥＴ２０６が含まれている。ＦＥＴ
２０４のドレインは、ノード２０８においてＦＥＴ２０
６のドレインに接続され、ＦＥＴ２０４、２０６のゲー
トは、ノード２１０において互いに接続されている。同
様に、インバータ回路２１２には、ｐチャネルＦＥＴ２
１４及びｎチャネルＦＥＴ２１６が含まれている。ＦＥ
Ｔ２１４のドレインは、ノード２２０においてＦＥＴ２
１６のドレインに接続され、ＦＥＴ２１４、２１６のゲ
ートは、ノード２１８において互いに接続されている。
インバータ回路２０２、２１２の交差結合は、ノード２
１０（インバータ回路２０２の入力）をノード２２０
（インバータ回路２１２の出力）に接続し、ノード２１
８（インバータ回路２１２の入力）をノード２０８（イ
ンバータ回路２０２の出力）に接続することによって実
施される。インバータ回路２０２、２１２は、プル・ダ
ウンＦＥＴ２２６及び２２８と共に、センス・アンプ２
００の双安定出力回路を形成する。
ている。センス・アンプ回路２００には、２つの交差結
合ＣＭＯＳインバータ回路２０２、２１２が含まれてい
る。インバータ回路２０２には、ｐチャネルＦＥＴ２０
４及びｎチャネルＦＥＴ２０６が含まれている。ＦＥＴ
２０４のドレインは、ノード２０８においてＦＥＴ２０
６のドレインに接続され、ＦＥＴ２０４、２０６のゲー
トは、ノード２１０において互いに接続されている。同
様に、インバータ回路２１２には、ｐチャネルＦＥＴ２
１４及びｎチャネルＦＥＴ２１６が含まれている。ＦＥ
Ｔ２１４のドレインは、ノード２２０においてＦＥＴ２
１６のドレインに接続され、ＦＥＴ２１４、２１６のゲ
ートは、ノード２１８において互いに接続されている。
インバータ回路２０２、２１２の交差結合は、ノード２
１０（インバータ回路２０２の入力）をノード２２０
（インバータ回路２１２の出力）に接続し、ノード２１
８（インバータ回路２１２の入力）をノード２０８（イ
ンバータ回路２０２の出力）に接続することによって実
施される。インバータ回路２０２、２１２は、プル・ダ
ウンＦＥＴ２２６及び２２８と共に、センス・アンプ２
００の双安定出力回路を形成する。
【００１６】ＦＥＴ２０６、２２６、及び、２２４は、
ノード２０８のプル・ダウン経路として機能する。ＦＥ
Ｔ２０４は、ノード２０８のプル・アップ経路として機
能し、ＦＥＴ２１４は、ノード２２０のプル・アップ経
路として機能する。図示実施態様の場合、ＦＥＴ２０
４、２０６、２２６、２１４、２１６、及び、２２８の
チャネル長はほぼ等しい。しかし、ＦＥＴ２０６、２１
４、及び、２２６のチャネル幅は、ＦＥＴ２０４、２１
６、及び、２２８のチャネル幅より広い。センス・アン
プ２００の望ましい実施態様の場合、チャネル幅の大き
いほうのトランジスタのチャネル幅とチャネル幅の小さ
いほうのトランジスタのそれとの比は、約３：１であっ
た。しかし、この場合も、最適なチャネル幅比はセンス
・アンプを含む集積回路の製作に用いられるプロセスに
よって異なるものと考えられる。
ノード２０８のプル・ダウン経路として機能する。ＦＥ
Ｔ２０４は、ノード２０８のプル・アップ経路として機
能し、ＦＥＴ２１４は、ノード２２０のプル・アップ経
路として機能する。図示実施態様の場合、ＦＥＴ２０
４、２０６、２２６、２１４、２１６、及び、２２８の
チャネル長はほぼ等しい。しかし、ＦＥＴ２０６、２１
４、及び、２２６のチャネル幅は、ＦＥＴ２０４、２１
６、及び、２２８のチャネル幅より広い。センス・アン
プ２００の望ましい実施態様の場合、チャネル幅の大き
いほうのトランジスタのチャネル幅とチャネル幅の小さ
いほうのトランジスタのそれとの比は、約３：１であっ
た。しかし、この場合も、最適なチャネル幅比はセンス
・アンプを含む集積回路の製作に用いられるプロセスに
よって異なるものと考えられる。
【００１７】図２に示す実施態様の場合、２つのプル・
アップ経路におけるＦＥＴのチャネル幅は、非対称的で
ある。さらに、２つのプル・ダウン経路におけるＦＥＴ
のチャネル幅は、非対称的である。他の実施態様の場
合、プル・アップ経路だけに、または、プル・ダウン経
路だけに、非対称性の設計を取り入れることによって、
同様の結果を得ることが可能である。ＦＥＴ２２４をオ
ンにした時のノード２０８及び２２０における電圧がほ
ぼ等しく、かつ、「ＢＩＴ（ビット）」入力がその時点
において基準電圧に等しければ、チャネル幅の非対称性
によって、双安定出力回路には、ノード２２０がＶDDに
等しく、ノード２０８が大地電位に等しくなって安定化
するようなバイアス状態が生じる。これは、大きいチャ
ネル幅によって、ノード２２０においてより強いプル・
アップが生じ、ノード２０８においてより強いプル・ダ
ウンが生じるためである。一方、ＦＥＴ２２４をオンに
した時の「ＢＩＴ」入力における電圧がしきい値量以上
に基準電圧より低ければ、非対称性チャネル幅によって
生じるバイアスが抑えられ、双安定出力回路が、今度は
ノード２２０が大地電位に等しく、ノード２０８がＶDD
に等しくなって安定化する。
アップ経路におけるＦＥＴのチャネル幅は、非対称的で
ある。さらに、２つのプル・ダウン経路におけるＦＥＴ
のチャネル幅は、非対称的である。他の実施態様の場
合、プル・アップ経路だけに、または、プル・ダウン経
路だけに、非対称性の設計を取り入れることによって、
同様の結果を得ることが可能である。ＦＥＴ２２４をオ
ンにした時のノード２０８及び２２０における電圧がほ
ぼ等しく、かつ、「ＢＩＴ（ビット）」入力がその時点
において基準電圧に等しければ、チャネル幅の非対称性
によって、双安定出力回路には、ノード２２０がＶDDに
等しく、ノード２０８が大地電位に等しくなって安定化
するようなバイアス状態が生じる。これは、大きいチャ
ネル幅によって、ノード２２０においてより強いプル・
アップが生じ、ノード２０８においてより強いプル・ダ
ウンが生じるためである。一方、ＦＥＴ２２４をオンに
した時の「ＢＩＴ」入力における電圧がしきい値量以上
に基準電圧より低ければ、非対称性チャネル幅によって
生じるバイアスが抑えられ、双安定出力回路が、今度は
ノード２２０が大地電位に等しく、ノード２０８がＶDD
に等しくなって安定化する。
【００１８】図示したように、ＦＥＴ２０４、２１４の
ソースは、ノード２２２においてＶDDに接続される。Ｆ
ＥＴ２０６、２１６のソースは、それぞれ、ＦＥＴ２２
６及び２２８を介して、さらにＦＥＴ２２４を介してア
ースに接続される。ＦＥＴ２２４のゲートは、「センス
・アンプ・イネーブル」信号に接続される。センス・ア
ンプ回路２００の相補出力は、次のようにして得られ
る。ノード２２０から「ＯＵＴ」が取り出され（インバ
ータ回路２１２の出力）、ノード２０８から「＊ＯＵ
Ｔ」が取り出される（インバータ２０２の出力）。ＦＥ
Ｔ２２６のゲートは「ＢＩＴ」入力であり、ＦＥＴ２２
８のゲートは基準電圧入力である。
ソースは、ノード２２２においてＶDDに接続される。Ｆ
ＥＴ２０６、２１６のソースは、それぞれ、ＦＥＴ２２
６及び２２８を介して、さらにＦＥＴ２２４を介してア
ースに接続される。ＦＥＴ２２４のゲートは、「センス
・アンプ・イネーブル」信号に接続される。センス・ア
ンプ回路２００の相補出力は、次のようにして得られ
る。ノード２２０から「ＯＵＴ」が取り出され（インバ
ータ回路２１２の出力）、ノード２０８から「＊ＯＵ
Ｔ」が取り出される（インバータ２０２の出力）。ＦＥ
Ｔ２２６のゲートは「ＢＩＴ」入力であり、ＦＥＴ２２
８のゲートは基準電圧入力である。
【００１９】動作時、ＣＬＫ（クロック）信号は、セン
ス・アンプがイネーブルになる前に、瞬間的に「ロー」
になる。これによって、ＦＥＴ２３０及び２３２がオン
になり、ノード２０８及び２２０が両方ともＶDDまでプ
リチャージされる。次に、メモリ・セルが選択され（及
び、その出力がビット線に接続され）、「センス・アン
プ・イネーブル」がハイになる。選択されたメモリ・セ
ルに「１」が含まれている場合、ノード２２７及び２２
９は等しい電位になる。この結果、双安定出力回路要素
は、ノード２０８が「ロー」電圧値になり、ノード２２
０が「ハイ」電圧値になって安定状態に達する。これ
は、ノード２０８においてはプル・ダウン経路のほうが
チャネル幅が大きく（従って、強く）、ノード２２０に
おいてはプル・アップ経路のほうがチャネル幅が大きい
（従って、強い）ためである。一方、選択されたメモリ
・セルに「０」が含まれている場合、ノード２２７は、
ビット線が評価する、ノード２２９より低い電位に達す
る。ノード２２７と２２９の電位差が、非対称性チャネ
ル幅によって生じるバイアスに打ち勝つのに十分な大き
さになるや否や、双安定出力回路要素は、ノード２０８
が「ハイ」電圧値になり、ノード２２０が「ロー」電圧
値となり、もう１つの安定状態に達する。「０」の読み
取りに必要なノード２２７及び２２９の両端間における
しきい値電圧差の量は、もちろん、回路の特定の実施例
によって異なる。
ス・アンプがイネーブルになる前に、瞬間的に「ロー」
になる。これによって、ＦＥＴ２３０及び２３２がオン
になり、ノード２０８及び２２０が両方ともＶDDまでプ
リチャージされる。次に、メモリ・セルが選択され（及
び、その出力がビット線に接続され）、「センス・アン
プ・イネーブル」がハイになる。選択されたメモリ・セ
ルに「１」が含まれている場合、ノード２２７及び２２
９は等しい電位になる。この結果、双安定出力回路要素
は、ノード２０８が「ロー」電圧値になり、ノード２２
０が「ハイ」電圧値になって安定状態に達する。これ
は、ノード２０８においてはプル・ダウン経路のほうが
チャネル幅が大きく（従って、強く）、ノード２２０に
おいてはプル・アップ経路のほうがチャネル幅が大きい
（従って、強い）ためである。一方、選択されたメモリ
・セルに「０」が含まれている場合、ノード２２７は、
ビット線が評価する、ノード２２９より低い電位に達す
る。ノード２２７と２２９の電位差が、非対称性チャネ
ル幅によって生じるバイアスに打ち勝つのに十分な大き
さになるや否や、双安定出力回路要素は、ノード２０８
が「ハイ」電圧値になり、ノード２２０が「ロー」電圧
値となり、もう１つの安定状態に達する。「０」の読み
取りに必要なノード２２７及び２２９の両端間における
しきい値電圧差の量は、もちろん、回路の特定の実施例
によって異なる。
【００２０】そのさまざまな望ましい実施態様に関連し
て、本発明の詳細な説明を行ってきたが、言うまでもな
く、解説の実施態様は、例示だけのために提示されたも
のであり、制限のためのものではない。当該技術者には
明らかなように、付属の請求項によって定義される本発
明の精神及び範囲、及び、その均等物から逸脱すること
なく、実施態様の形態及び細部について、さまざまな変
更を加えることが可能である。
て、本発明の詳細な説明を行ってきたが、言うまでもな
く、解説の実施態様は、例示だけのために提示されたも
のであり、制限のためのものではない。当該技術者には
明らかなように、付属の請求項によって定義される本発
明の精神及び範囲、及び、その均等物から逸脱すること
なく、実施態様の形態及び細部について、さまざまな変
更を加えることが可能である。
【００２１】〔実施態様〕なお、本発明の実施態様の例
を以下に示す。
を以下に示す。
【００２２】〔実施態様１〕 ビット入力と、基準入力
と、イネーブル入力と、前記ビット入力、前記基準入
力、及び前記イネーブル入力に応答する双安定出力回路
とを有するセンス・アンプであって、前記双安定出力回
路は、第１のプル・アップ経路と第１のプル・ダウン経
路の間に配置され、前記第１のプル・ダウン経路に第１
のプル・ダウンＦＥＴチャネルが設けられている、第１
の出力ノードと、第２のプル・アップ経路と第２のプル
・ダウン経路の間に配置され、前記第２のプル・ダウン
経路に第２のプル・ダウンＦＥＴチャネルが設けられて
いる、第２の出力ノードとを有していることと、前記双
安定出力回路要素が、第１と第２の状態のそれぞれにお
いて安定するように動作可能であることと、前記第１の
状態において、前記第１の出力ノードが「ハイ」電圧と
なり、前記第２の出力ノードが「ロー」電圧となること
と、前記第２の状態において、前記第１の出力ノードが
「ロー」電圧となり、前記第２の出力ノードが「ハイ」
電圧となることと、前記第２のプル・ダウンＦＥＴのチ
ャネル幅が、前記第１のプル・ダウンＦＥＴのそれより
も大きく、前記双安定出力回路要素に前記第１の状態に
おける安定化に向けたバイアスが加えられるようになっ
ていることと、前記バイアスは、前記イネーブル入力が
アサートされた時の前記ビット入力における電圧が前記
基準入力における電圧に等しければ、前記双安定出力回
路要素は前記第１の状態において安定化するが、前記イ
ネーブル入力がアサートされた時の前記ビット入力にお
ける電圧がしきい値量以上に前記基準入力における電圧
より低ければ、前記バイアスが負けて、前記双安定出力
回路要素は前記第２の状態において安定化するという機
能性を実現するのに十分な程度のものであることを特徴
とするセンス・アンプ。
と、イネーブル入力と、前記ビット入力、前記基準入
力、及び前記イネーブル入力に応答する双安定出力回路
とを有するセンス・アンプであって、前記双安定出力回
路は、第１のプル・アップ経路と第１のプル・ダウン経
路の間に配置され、前記第１のプル・ダウン経路に第１
のプル・ダウンＦＥＴチャネルが設けられている、第１
の出力ノードと、第２のプル・アップ経路と第２のプル
・ダウン経路の間に配置され、前記第２のプル・ダウン
経路に第２のプル・ダウンＦＥＴチャネルが設けられて
いる、第２の出力ノードとを有していることと、前記双
安定出力回路要素が、第１と第２の状態のそれぞれにお
いて安定するように動作可能であることと、前記第１の
状態において、前記第１の出力ノードが「ハイ」電圧と
なり、前記第２の出力ノードが「ロー」電圧となること
と、前記第２の状態において、前記第１の出力ノードが
「ロー」電圧となり、前記第２の出力ノードが「ハイ」
電圧となることと、前記第２のプル・ダウンＦＥＴのチ
ャネル幅が、前記第１のプル・ダウンＦＥＴのそれより
も大きく、前記双安定出力回路要素に前記第１の状態に
おける安定化に向けたバイアスが加えられるようになっ
ていることと、前記バイアスは、前記イネーブル入力が
アサートされた時の前記ビット入力における電圧が前記
基準入力における電圧に等しければ、前記双安定出力回
路要素は前記第１の状態において安定化するが、前記イ
ネーブル入力がアサートされた時の前記ビット入力にお
ける電圧がしきい値量以上に前記基準入力における電圧
より低ければ、前記バイアスが負けて、前記双安定出力
回路要素は前記第２の状態において安定化するという機
能性を実現するのに十分な程度のものであることを特徴
とするセンス・アンプ。
【００２３】〔実施態様２〕 前記基準入力が、前記ビ
ット入力に印加することが可能なさまざまな電圧のうち
可能性のある最大値に等しい固定電圧に結合されること
を特徴とする、実施態様１に記載のセンス・アンプ。
ット入力に印加することが可能なさまざまな電圧のうち
可能性のある最大値に等しい固定電圧に結合されること
を特徴とする、実施態様１に記載のセンス・アンプ。
【００２４】〔実施態様３〕 前記固定電圧が、電源電
圧ＶDDであることを特徴とする、実施態様２に記載のセ
ンス・アンプ。
圧ＶDDであることを特徴とする、実施態様２に記載のセ
ンス・アンプ。
【００２５】〔実施態様４〕 前記双安定出力回路要素
に、第１と第２の交差結合ＣＭＯＳインバータが含まれ
ることを特徴とする、実施態様１に記載のセンス・アン
プ。
に、第１と第２の交差結合ＣＭＯＳインバータが含まれ
ることを特徴とする、実施態様１に記載のセンス・アン
プ。
【００２６】〔実施態様５〕 前記第１のプル・アップ
経路に、第１のｐチャネルＦＥＴが含まれることと、前
記第１のプル・ダウン経路に、第１のｎチャネルＦＥＴ
が含まれることと、前記第２のプル・アップ経路に、第
２のｐチャネルＦＥＴが含まれることと、前記第２のプ
ル・ダウン経路に、第２のｎチャネルＦＥＴが含まれる
ことを特徴とする、実施態様１に記載のセンス・アン
プ。
経路に、第１のｐチャネルＦＥＴが含まれることと、前
記第１のプル・ダウン経路に、第１のｎチャネルＦＥＴ
が含まれることと、前記第２のプル・アップ経路に、第
２のｐチャネルＦＥＴが含まれることと、前記第２のプ
ル・ダウン経路に、第２のｎチャネルＦＥＴが含まれる
ことを特徴とする、実施態様１に記載のセンス・アン
プ。
【００２７】〔実施態様６〕 前記第１のｐチャネルＦ
ＥＴのゲートが、前記第１のｎチャネルＦＥＴのゲート
及び前記第２の出力ノードに結合されることと、前記第
２のｐチャネルＦＥＴのゲートが、前記第２のｎチャネ
ルＦＥＴのゲート及び前記第１の出力ノードに結合され
ることを特徴とする、実施態様５に記載のセンス・アン
プ。
ＥＴのゲートが、前記第１のｎチャネルＦＥＴのゲート
及び前記第２の出力ノードに結合されることと、前記第
２のｐチャネルＦＥＴのゲートが、前記第２のｎチャネ
ルＦＥＴのゲート及び前記第１の出力ノードに結合され
ることを特徴とする、実施態様５に記載のセンス・アン
プ。
【００２８】〔実施態様７〕 ビット入力ＦＥＴ及び基
準入力ＦＥＴがさらに含まれていることと、前記ビット
入力が、前記ビット入力ＦＥＴのチャネルを介して前記
第１の出力ノードに結合されることと、前記基準入力
が、前記基準入力ＦＥＴのチャネルを介して前記第２の
出力ノードに結合されることを特徴とする、実施態様１
に記載のセンス・アンプ。
準入力ＦＥＴがさらに含まれていることと、前記ビット
入力が、前記ビット入力ＦＥＴのチャネルを介して前記
第１の出力ノードに結合されることと、前記基準入力
が、前記基準入力ＦＥＴのチャネルを介して前記第２の
出力ノードに結合されることを特徴とする、実施態様１
に記載のセンス・アンプ。
【００２９】〔実施態様８〕 前記基準入力が、そのチ
ャネルが前記第１のプル・ダウン経路の一部をなすＦＥ
Ｔのゲートに結合されることと、前記ビット入力が、そ
のチャネルが前記第２のプル・ダウン経路の一部をなす
ＦＥＴのゲートに結合されることを特徴とする、実施態
様１に記載のセンス・アンプ。
ャネルが前記第１のプル・ダウン経路の一部をなすＦＥ
Ｔのゲートに結合されることと、前記ビット入力が、そ
のチャネルが前記第２のプル・ダウン経路の一部をなす
ＦＥＴのゲートに結合されることを特徴とする、実施態
様１に記載のセンス・アンプ。
【００３０】〔実施態様９〕 ビット入力と、基準入力
と、イネーブル入力と、前記ビット入力、前記基準入
力、及び、前記イネーブル入力に応答する双安定出力回
路とを有するセンス・アンプであって、前記双安定出力
回路は、第１のプル・アップ経路と第１のプル・ダウン
経路の間に配置され、前記第１のプル・アップ経路に第
１のプル・アップＦＥＴチャネルが含まれている、第１
の出力ノードと、第２のプル・アップ経路と第２のプル
・ダウン経路の間に配置され、前記第２のプル・アップ
経路に第２のプル・アップＦＥＴチャネルが含まれてい
る、第２の出力ノードとを有していることと、前記双安
定出力回路要素が、第１と第２の状態それぞれにおいて
安定するように動作可能であることと、前記第１の状態
において、前記第１の出力ノードが「ハイ」電圧とな
り、前記第２の出力ノードが「ロー」電圧となること
と、前記第２の状態において、前記第１の出力ノードが
「ロー」電圧となり、前記第２の出力ノードが「ハイ」
電圧となることと、前記第１のプル・アップＦＥＴのチ
ャネル幅が、前記第２のプル・アップＦＥＴのそれより
も大きく、それによって、前記双安定出力回路要素に、
前記第１の状態において安定するようなバイアスが生じ
るようになっていることと、前記バイアスは、前記イネ
ーブル入力がアサートされた時の前記ビット入力におけ
る電圧が前記基準入力における電圧に等しければ、前記
双安定出力回路要素が前記第１の状態において安定化す
るが、前記イネーブル入力がアサートされた時の前記ビ
ット入力における電圧がしきい値量以上に前記基準入力
における電圧より低ければ、前記バイアスが負けて、前
記双安定出力回路要素が前記第２の状態において安定化
するという機能性を実現するのに十分な程度のものであ
ることを特徴とする、センス・アンプ。
と、イネーブル入力と、前記ビット入力、前記基準入
力、及び、前記イネーブル入力に応答する双安定出力回
路とを有するセンス・アンプであって、前記双安定出力
回路は、第１のプル・アップ経路と第１のプル・ダウン
経路の間に配置され、前記第１のプル・アップ経路に第
１のプル・アップＦＥＴチャネルが含まれている、第１
の出力ノードと、第２のプル・アップ経路と第２のプル
・ダウン経路の間に配置され、前記第２のプル・アップ
経路に第２のプル・アップＦＥＴチャネルが含まれてい
る、第２の出力ノードとを有していることと、前記双安
定出力回路要素が、第１と第２の状態それぞれにおいて
安定するように動作可能であることと、前記第１の状態
において、前記第１の出力ノードが「ハイ」電圧とな
り、前記第２の出力ノードが「ロー」電圧となること
と、前記第２の状態において、前記第１の出力ノードが
「ロー」電圧となり、前記第２の出力ノードが「ハイ」
電圧となることと、前記第１のプル・アップＦＥＴのチ
ャネル幅が、前記第２のプル・アップＦＥＴのそれより
も大きく、それによって、前記双安定出力回路要素に、
前記第１の状態において安定するようなバイアスが生じ
るようになっていることと、前記バイアスは、前記イネ
ーブル入力がアサートされた時の前記ビット入力におけ
る電圧が前記基準入力における電圧に等しければ、前記
双安定出力回路要素が前記第１の状態において安定化す
るが、前記イネーブル入力がアサートされた時の前記ビ
ット入力における電圧がしきい値量以上に前記基準入力
における電圧より低ければ、前記バイアスが負けて、前
記双安定出力回路要素が前記第２の状態において安定化
するという機能性を実現するのに十分な程度のものであ
ることを特徴とする、センス・アンプ。
【００３１】〔実施態様１０〕 前記基準入力が、前記
ビット入力に印加することが可能なさまざまな電圧のう
ち可能性のある最大値に等しい固定電圧に結合されるこ
とを特徴とする、実施態様９に記載のセンス・アンプ。
ビット入力に印加することが可能なさまざまな電圧のう
ち可能性のある最大値に等しい固定電圧に結合されるこ
とを特徴とする、実施態様９に記載のセンス・アンプ。
【００３２】〔実施態様１１〕 前記固定電圧が電源電
圧ＶDDであることを特徴とする、実施態様１０に記載の
センス・アンプ。
圧ＶDDであることを特徴とする、実施態様１０に記載の
センス・アンプ。
【００３３】〔実施態様１２〕 前記双安定出力回路要
素に、第１と第２の交差結合ＣＭＯＳインバータが含ま
れることを特徴とする、実施態様９に記載のセンス・ア
ンプ。
素に、第１と第２の交差結合ＣＭＯＳインバータが含ま
れることを特徴とする、実施態様９に記載のセンス・ア
ンプ。
【００３４】〔実施態様１３〕 前記第１のプル・アッ
プ経路に、第１のｐチャネルＦＥＴが含まれることと、
前記第１のプル・ダウン経路に、第１のｎチャネルＦＥ
Ｔが含まれることと、前記第２のプル・アップ経路に、
第２のｐチャネルＦＥＴが含まれることと、前記第２の
プル・ダウン経路に、第２のｎチャネルＦＥＴが含まれ
ることを特徴とする、実施態様９に記載のセンス・アン
プ。
プ経路に、第１のｐチャネルＦＥＴが含まれることと、
前記第１のプル・ダウン経路に、第１のｎチャネルＦＥ
Ｔが含まれることと、前記第２のプル・アップ経路に、
第２のｐチャネルＦＥＴが含まれることと、前記第２の
プル・ダウン経路に、第２のｎチャネルＦＥＴが含まれ
ることを特徴とする、実施態様９に記載のセンス・アン
プ。
【００３５】〔実施態様１４〕 前記第１のｐチャネル
のゲートが、前記第１のｎチャネルＦＥＴのゲート及び
前記第２の出力ノードに結合されることと、前記第２の
ｐチャネルＦＥＴのゲートが、前記第２のｎチャネルＦ
ＥＴのゲート及び前記第１の出力ノードに結合されるこ
とを特徴とする、実施態様１３に記載のセンス・アン
プ。
のゲートが、前記第１のｎチャネルＦＥＴのゲート及び
前記第２の出力ノードに結合されることと、前記第２の
ｐチャネルＦＥＴのゲートが、前記第２のｎチャネルＦ
ＥＴのゲート及び前記第１の出力ノードに結合されるこ
とを特徴とする、実施態様１３に記載のセンス・アン
プ。
【００３６】〔実施態様１５〕 ビット入力ＦＥＴ及び
基準入力ＦＥＴがさらに含まれていることと、前記ビッ
ト入力が、前記ビット入力ＦＥＴのチャネルを介して前
記第１の出力ノードに結合されることと、前記基準入力
が、前記基準入力ＦＥＴのチャネルを介して前記第２の
出力ノードに結合されることを特徴とする、実施態様９
に記載のセンス・アンプ。
基準入力ＦＥＴがさらに含まれていることと、前記ビッ
ト入力が、前記ビット入力ＦＥＴのチャネルを介して前
記第１の出力ノードに結合されることと、前記基準入力
が、前記基準入力ＦＥＴのチャネルを介して前記第２の
出力ノードに結合されることを特徴とする、実施態様９
に記載のセンス・アンプ。
【００３７】〔実施態様１６〕 前記基準入力が、その
チャネルが前記第１のプル・ダウン経路の一部をなすＦ
ＥＴのゲートに結合されることと、前記ビット入力が、
そのチャネルが前記第２のプル・ダウン経路の一部をな
すＦＥＴのゲートに結合されることを特徴とする、実施
態様９に記載のセンス・アンプ。
チャネルが前記第１のプル・ダウン経路の一部をなすＦ
ＥＴのゲートに結合されることと、前記ビット入力が、
そのチャネルが前記第２のプル・ダウン経路の一部をな
すＦＥＴのゲートに結合されることを特徴とする、実施
態様９に記載のセンス・アンプ。
【図１】本発明の望ましい実施態様による非対称センス
・アンプ回路を示す概略図である。
・アンプ回路を示す概略図である。
【図２】本発明の望ましい代替実施態様による非対称セ
ンス・アンプ回路を示す概略図である。
ンス・アンプ回路を示す概略図である。
１００ センス・アンプ回路 １０２ インバータ回路 １０４ ｐチャネルＦＥＴ １０６ ｎチャネルＦＥＴ １０８ ノード １１０ ノード １１２ インバータ回路 １１４ ｐチャネルＦＥＴ １１６ ｎチャネルＦＥＴ １１８ ノード １２０ ノード １２２ ノード １２４ ＦＥＴ １２６ ＦＥＴ １２８ ＦＥＴ ２００ センス・アンプ回路 ２０２ インバータ回路 ２０４ ｐチャネルＦＥＴ ２０６ ｎチャネルＦＥＴ ２０８ ノード ２１０ ノード ２１２ インバータ回路 ２１４ ｐチャネルＦＥＴ ２１６ ｎチャネルＦＥＴ ２１８ ノード ２２０ ノード ２２４ ＦＥＴ ２２６ プル・ダウンＦＥＴ ２２７ ノード ２２８ プル・ダウンＦＥＴ ２２９ ノード ２３０ ＦＥＴ ２３２ ＦＥＴ
Claims (1)
- 【請求項１】 ビット入力と、 基準入力と、 イネーブル入力と、 前記ビット入力、前記基準入力、及び前記イネーブル入
力に応答する双安定出力回路とを有するセンス・アンプ
であって、 前記双安定出力回路は、 第１のプル・アップ経路と第１のプル・ダウン経路の間
に配置され、前記第１のプル・ダウン経路に第１のプル
・ダウンＦＥＴチャネルが設けられている、第１の出力
ノードと、 第２のプル・アップ経路と第２のプル・ダウン経路の間
に配置され、前記第２のプル・ダウン経路に第２のプル
・ダウンＦＥＴチャネルが設けられている、第２の出力
ノードとを有していることと、 前記双安定出力回路要素が、第１と第２の状態のそれぞ
れにおいて安定するように動作可能であることと、 前記第１の状態において、前記第１の出力ノードが「ハ
イ」電圧となり、前記第２の出力ノードが「ロー」電圧
となることと、前記第２の状態において、前記第１の出
力ノードが「ロー」電圧となり、前記第２の出力ノード
が「ハイ」電圧となることと、 前記第２のプル・ダウンＦＥＴのチャネル幅が、前記第
１のプル・ダウンＦＥＴのそれよりも大きく、前記双安
定出力回路要素に前記第１の状態における安定化に向け
たバイアスが加えられるようになっていることと、前記
バイアスは、前記イネーブル入力がアサートされた時の
前記ビット入力における電圧が前記基準入力における電
圧に等しければ、前記双安定出力回路要素は前記第１の
状態において安定化するが、前記イネーブル入力がアサ
ートされた時の前記ビット入力における電圧がしきい値
量以上に前記基準入力における電圧より低ければ、前記
バイアスが負けて、前記双安定出力回路要素は前記第２
の状態において安定化するという機能性を実現するのに
十分な程度のものであることを特徴とするセンス・アン
プ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US961,844 | 1997-10-31 | ||
| US08/961,844 US5949256A (en) | 1997-10-31 | 1997-10-31 | Asymmetric sense amplifier for single-ended memory arrays |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11219591A true JPH11219591A (ja) | 1999-08-10 |
Family
ID=25505092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31092998A Pending JPH11219591A (ja) | 1997-10-31 | 1998-10-30 | メモリ・アレイ用センス・アンプ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5949256A (ja) |
| JP (1) | JPH11219591A (ja) |
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-
1997
- 1997-10-31 US US08/961,844 patent/US5949256A/en not_active Expired - Lifetime
-
1998
- 1998-10-30 JP JP31092998A patent/JPH11219591A/ja active Pending
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|---|---|
| US5949256A (en) | 1999-09-07 |
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