KR100358135B1 - 단일 위상 클럭을 이용한 프로그램가능 논리 어레이 - Google Patents

Abstract

본 발명은 단일 위상 클럭만을 사용하여 프리차지와 이벨류에이션을 수행하므로써, 클럭의 스큐가 없고 파워 소모가 줄어든 반도체 집적회로의 프로그램가능한 논리 어레이(PLA)를 제공하고자 하는 것으로서, 이를 위한 본 발명은 클럭신호에 프리차지되며, 소정의 입력신호를 코딩하기 위한 제1 및 제2앤드 플레인; 상기 클럭신호에 프리차지되며, 상기 제1 및 제2앤드 플레인의 출력을 논리합하기 위한 오아 플레인; 및 상기 오아 플레인의 출력을 입력으로하며, 상기 클럭신호에 응답하여 안정화된 출력신호를 출력하기 위한 출력단을 구비하며, 상기 출력단은, 상기 오아 플레인의 출력을 공통입력으로 하며 전원전압과 접지단 사이에 직렬접속된 제1피모스 트랜지스터와 제1엔모스 트랜지스터; 및 상기 클럭신호를 게이트 입력으로 하며, 상기 제1피모스 트랜지스터 및 제1엔모스 트랜지스터 사이에 접속된 제2엔모스 트랜지스터를 포함하는 것을 특징으로 하는 프로그램가능 논리 어레이를 제공한다.

Description

단일 위상 클럭을 이용한 프로그램가능 논리 어레이{PLA using single phase clock}

본 발명은 반도체 집적회로에 관한 것으로, 특히 프로그램가능한 논리 어레이(PLA: Programmable Logic Array, 이하 PLA라 칭함)에 관한 것이다.

일반적으로 PLA는 표준의 논리 회로로, 특정한 기능을 수행할 수 있도록 프로그램할 수 있고 따라서 롬(ROM)과 같이 동작시킬 수 있는 것이다.

기본적으로 반도체 집적회로 프로세서의 제어 유닛 또는 유한상태머신(FSM, finit-state machine)등에 사용되어지는 로직 기능들은 랜덤(Random) 로직으로써 하드웨어를 구현하는 PLA를 사용하는 바, 전술한 PLA는 두 개의 플레인(Plane)으로 나누어지는 구조로 구성되어 있다.

도1은 종래기술의 PLA 구조를 나타내는 회로도이다.

도1을 참조하면, 종래기술의 PLA 구조는 제1클럭신호(CLKA)와 입력신호(input)을 입력받는 앤드 플레인(100)과, 제2클럭신호(CLKB)와 상기 앤드 플레인(100)의 출력을 입력받아 출력신호(outputs)를 출력하는 오아 플레인(110)을 구비한다.

한편, 종래의 PLA에서 오아(OR) 플레인(110)과 앤드(AND) 플레인(100)은 오아(OR)나 앤드(AND)와 같은 특별한 기능을 수행하고 스태틱(Static)과 다이나믹(Dynamic) 형태들로 실행되어 진다. 기본적인 동작은 아래의 입력단에서 각각의 입력이 들어오면, 앤드 플레인(100)의 피모스트랜지스터들이 제1클럭신호(CLKA)에 의하여 프리차지되면서 "논리 하이" 값을 로드하고, 다음 단인 오아(OR) 플레인(110)의 피모스트랜지스터들이 제2클럭신호(CLKB)에 의하여 프리차지되면서 "논리 하이" 값을 로드하여 출력단으로 신호들을 내보낸다.

앤드 플레인(100)과 오아 플레인(110)의 값을 순차적으로 이벨류에이션(Evaluation)하기 위하여 통상적으로 한 개의 클럭신호(CLKA)를 반전하는 방법을 사용한다. 그러나 코딩(Coding) 로드가 많아질 경우, 혹은 PLA의 사이즈가 커질 경우에 앤드 플레인에서 입력에 대한 코딩 값이 두 개의 인버터단으로 로드되기 전에 오아 플레인의 프리차지로 인하여 신호가 중첩되지 않도록 하기 위해서 상기 제1클럭신호(CLKA)와 상기 제2클럭신호(CLKB)의 두 개의 위상 클럭에 대한 마진을 주는 스킴(Scheme)을 많이 사용하거나 두 개 이상의 클럭신호를 사용하는 경우가 많다.

이렇게 두 개 이상의 클럭신호를 사용하는 경우엔 다른 위상 클럭을 만들기 위한 회로가 필요하게 되고, 또한 클럭 스큐(Skew)와 클럭의 경사(Slop)에 따른 문제점이 발생한다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로써, 단일 위상 클럭을 이용하여 각각의 회로에 프리차지 및 이벨류에이션을 수행할 수 있으며, 클럭 스큐가 없고 파워 소모가 없는 PLA를 제공하는데 그 목적이 있다.

도1은 종래기술의 PLA 구조를 나타내는 회로도,

도2a와 도2b는 본 발명의 단일 위상 도미노 로직의 원리를 나타내는 개념적인 회로도와 타이밍도,

도3은 본 발명에서 제안한 단일 위상 클럭을 이용한 PLA의 구조를 나타낸 회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

300 : 앤드 플레인 310 : 오아 플레인

320 : 출력 인버터단

상기 목적을 달성하기 위한 본 발명은, 클럭신호에 프리차지되며, 소정의 입력신호를 코딩하기 위한 제1 및 제2앤드 플레인; 상기 클럭신호에 프리차지되며, 상기 제1 및 제2앤드 플레인의 출력을 논리합하기 위한 오아 플레인; 및 상기 오아 플레인의 출력을 입력으로하며, 상기 클럭신호에 응답하여 안정화된 출력신호를 출력하기 위한 출력단을 구비하며, 상기 출력단은, 상기 오아 플레인의 출력을 공통입력으로 하며 전원전압과 접지단 사이에 직렬접속된 제1피모스 트랜지스터와 제1엔모스 트랜지스터; 및 상기 클럭신호를 게이트 입력으로 하며, 상기 제1피모스 트랜지스터 및 제1엔모스 트랜지스터 사이에 접속된 제2엔모스 트랜지스터를 포함하는 것을 특징으로 하는 프로그램가능 논리 어레이를 제공한다.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

도2a와 도2b는 본 발명의 단일 위상 클럭 도미노(domino) 로직의 원리를 나타내는 개념적인 회로도와 타이밍도이다.

상기 도2a를 참조하면, 본 발명의 도미노 로직은 클럭신호(clk)를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 노드1 사이에 형성된 피모스트랜지스터(201)와, 입력신호(IN)을 입력받고 상기 노드1과 노드2 사이에 형성된 제1블록(202)과, 상기 클럭신호(clk)를 게이트단으로 입력받고 소스-드레인 경로가 상기 노드2와 접지단 사이에 형성된 엔모스트랜지스터(203)와, 상기 노드1을 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 출력노드(OUT) 사이에 형성된 피모스트랜지스터(204)와, 상기 클럭신호(clk)와 상기 노드1을 입력받고 상기 출력노드(OUT)와 접지단 사이에 직렬접속된 두 개의 엔모스트랜지스터(205, 206)을 구비한다. 여기서 제1블록은 일반적인 트랜지스터로 구성된다.

상기 도2b를 참조하면, 본 발명의 도미노 로직은 클럭신호(clk)를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 노드3 사이에 형성된 피모스트랜지스터(211)와, 입력신호(IN)을 입력받고 상기 노드3과 노드4 사이에 형성된 제2블록(212)와, 상기 클럭신호(clk)를 게이트단으로 입력받고 소스-드레인 경로가 상기 노드4와 접지단 사이에 형성된 엔모스트랜지스터(213)와, 상기 노드3을 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 출력노드(OUT) 사이에 형성된 피모스트랜지스터(214)와, 상기 클럭신호(clk)와 상기 노드3을 입력받고 상기 출력노드(OUT)와 접지단 사이에 직렬접속된 두 개의 엔모스트랜지스터(215, 216)을 구비한다. 여기서 제2블록은 일반적인 트랜지스터로 구성된다.

상기 도미노 로직은 씨모스(CMOS) 회로에서 단일 위상 신호로써 구현되어질 수 있는 최대한의 이점을 활용한 것이다. 다이나믹 로직이 프리차지되어지는 단일 위상은 도2a와 도2b에서와 같이 제1블록과 제2블록을 기본으로 한다.

상기 도2a와 도2b에서와 같이 다이나믹 로직을 프리차지하는 단일 위상이 제1블록(202)과 제2블록(212) 상에 있다면, 각각의 타이밍도들이 갖는 기능은 다음과 같다.

도2a를 참조하면, 클럭신호가 "논리 로우"일 때 상기 제1블록(202)은 프리차지되어지고 클럭신호가 "논리 하이"일 때 상기 제1블록(202)의 안정화된 입력 값이 이벨류에이션(Evaluation)되어 진다.

도2b를 참조하면, 클럭신호가 "논리 하이"일 때 상기 제2블록(212)이 프리차지되어지고 클럭신호(clk)가 "논리 로우"일 때 상기 제2블록(212)의 입력 값이 이벨류에이션되어진다.

따라서, 상기 제2블록(212)은 상기 제1블록(202)이 이벨류에이션되어지는 구간에서 프리차지되고, 프리차지되는 구간에서는 이벨류에이션되어지고 있으므로, 제1블록과 제2블록은 입력된 데이터가 안정화된 상태이고 출력된 데이터가 안정화된 후의 전달 시간지연 동안 특성화되어질 수 있다.

즉, 상기와 같은 원리는 단일 위상 클럭을 이용하여 제1블록(202)과 제2블록(212)의 프리차지 및 입력신호들에 대한 이벨류에이션을 할 수 있는 일종의 도미노 로직 회로의 원리를 이용한 것이다.

도3은 본 발명에서 제안한 단일 위상 클럭을 이용한 PLA의 구조를 나타낸 회로도이다.

상기 도3을 참조하면, 본 발명의 PLA는 클럭신호(clock)에 프리차지되며, 소정의 입력신호(input)를 코딩하기 위한 제1 및 제2앤드 플레인(300)과, 클럭신호(clock)에 프리차지되며, 상기 제1 및 제2앤드 플레인(300)의 출력을 논리합하기 위한 오아 플레인(310)과, 상기 오아 플레인(310)의 출력을 입력으로하며, 상기 클럭신호(clock)에 응답하여 안정화된 출력신호(output)를 출력하기 위한 출력단(320)을 구비하며, 상기 출력단(320)은 상기 오아 플레인(310)의 출력을 공통입력으로하며 전원전압과 접지단 사이에 직렬접속된 피모스 트랜지스터(321)와 엔모스 트랜지스터(323)와, 클럭신호(clock)를 게이트 입력으로 하며, 피모스 트랜지스터(321)와 엔모스 트랜지스터(323) 사이에 접속된 엔모스트랜지스터(322)을 구비하는 바, 피모스 트랜지스터(321)와 엔모스 트랜지스터(323)는 하나의 인버터를 이룬다.여기서, 제1 및 제2앤드 플레인(300)은, 각각 클럭신호(clock)를 게이트단으로 입력받고 즉, 응답하여 소스-드레인 경로가 전원전압과 제1노드 사이에 접속된 프리차지부 즉, 피모스트랜지스터(301)와, 입력신호(onput)와 클럭신호(clock)에 응답하여 제1노드의 신호를 이벨류에이션하디 위한 이벨류에이션부 예컨대, 도면에서 도시된 바와 같이 입력신호(input)와 상기 클럭신호(clock)를 입력받고 제1노드와 접지단 사이에 직렬접속된 세 개의 엔모스트랜지스터(302, 303, 304)와, 상기 제1노드의 신호를 반전하여 제2노드로 출력하는 인버터(305)를 구비한다.

또한, 상기 오아 플레인(310)은 상기 클럭신호(clock)에 응답하여 자신의 출력노드를 프리차지하기 위한 프리차지부 즉, 도면에 도시된 바와 같이 입력신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 제3노드 사이에 형성된 피모스트랜지스터(311)와, 제1 및 제2앤드 플레인(300)의 출력신호와 클럭신호(clock)에 응답하여 자신의 출력노드 신호를 이벨류에이션하기 위한이벨류에이션부 즉, 도면에 도시된 바와 같이, 제1앤드 플레인의 출력인 제2노드의 신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제3노드와 제4노드 사이에 형성된 엔모스 트랜지스터(312)와, 상기 제2앤드 플레인의 출력인 제2노드의 신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제3노드와 제4노드 사이에 형성된 엔모스 트랜지스터(312)와, 클럭신호(clock)를 게이트단으로 입력받고 소스-드레인 경로가 제4노드와 접지단 사이에 형성된 엔모스 트랜지스터를 구비한다.

상기 앤드 플레인(300)과 상기 오아 플레인(310)의 상단의 피모스트랜지스터는 각 플레인의 출력노드를 프리차지하기 위한 것이며, 하단의 엔모스트랜지스터는 각 플레인의 출력 값을 이벨류에이션하기 위한 것이다.

클럭이 "논리 로우"일 동안에 앤드 플레인(300)은 프리차지되고, 입력 신호에 대하여 직렬로 구성되어 있으므로 낸드 코딩되어 인버터(305)를 통하여 앤드 플레인의 역할을 한다.

여기서 인버터(305)의 또 다른 기능은 노이즈를 줄이고 연속적인 도미노 로직을 구현하는 것이다.

인버터(305)를 통하여 앤드 플레인(300)과 오아 플레인(310)을 병렬로 접속함으로써, 오아 플레인 코딩을 이루어 클럭이 논리 하이로 될 때 출력 인버터단(320)을 통하여 이벨류에이션한다. 출력 인버터단(320)의 출력은 엔모스트랜지스터(322)를 통하여 클럭이 "논리 하이"일 때 동기되도록 되어 있다.

추가하여 오아 플레인(310)에 피모스트랜지스터를 사용하여 코딩을 구성하는 것도 가능하다.

단일 위상 클럭을 이용한 구조로써 한 개의 클럭동안 상단의 피모스트랜지스터(301, 311)와 하단의 엔모스트랜지스터(304, 313)가 동시에 턴-온되는 상태가 이루어질 수 없기 때문에 전체적인 파워의 소비를 기존의 PLA보다 크게 감소시킨다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 본 발명은 단일 위상 클럭만을 사용하여 PLA를 구성하는 각 앤드 플레인과 오아 플레인에서 코딩된 값을 프리차지시키고 출력을 안정화시켜서 이벨류에이션함으로써 전체적으로 구현되는 게이트 수를 감소시켜 원가 절감을 달성하고 파워의 소비를 감소시킬 수 있다.

Claims (6)

1. 클럭신호에 프리차지되며, 소정의 입력신호를 코딩하기 위한 제1 및 제2앤드 플레인;

   상기 클럭신호에 프리차지되며, 상기 제1 및 제2앤드 플레인의 출력을 논리합하기 위한 오아 플레인; 및

   상기 오아 플레인의 출력을 입력으로하며, 상기 클럭신호에 응답하여 안정화된 출력신호를 출력하기 위한 출력단을 구비하며,

   상기 출력단은,

   상기 오아 플레인의 출력을 공통입력으로 하며 전원전압과 접지단 사이에 직렬접속된 제1피모스 트랜지스터와 제1엔모스 트랜지스터; 및

   상기 클럭신호를 게이트 입력으로 하며, 상기 제1피모스 트랜지스터 및 제1엔모스 트랜지스터 사이에 접속된 제2엔모스 트랜지스터

   를 포함하는 것을 특징으로 하는 프로그램가능 논리 어레이.
2. 제 1 항에 있어서,

   상기 제1 및 제2앤드 플레인은, 각각

   상기 클럭신호에 응답하여 제1노드를 프리차지하는 제1프리차지부;

   상기 입력신호와 상기 클럭신호에 응답하여 상기 제1노드의 신호를 이벨류에이션하기 위한 제1이벨류에이션부; 및

   상기 제1노드의 신호를 반전하여 출력하는 제1인버터

   를 포함하는 것을 특징으로 하는 프로그램가능 논리 어레이.
3. 제 1 항에 있어서,

   상기 제1 및 제2앤드 플레인은, 각각

   상기 클럭신호를 게이트 입력으로 하고 소스-드레인 경로가 전원전압과 제1노드 사이에 접속된 제2피모스 트랜지스터;

   상기 입력신호와 상기 클럭신호를 입력받고 상기 제1노드와 접지단 사이에 직렬접속된 제3 내지 제5엔모스 트랜지스터; 및

   상기 제1노드의 신호를 반전하여 출력하는 제1인버터

   를 포함하는 것을 특징으로 하는 프로그램가능 논리 어레이.
4. 제 1 항에 있어서,

   상기 오아 플레인은,

   상기 클럭신호에 응답하여 자신의 출력노드를 프리차지하기 위한 제2프리차지부; 및

   상기 제1 및 제2앤드플레인의 출력신호와 상기 클럭신호에 응답하여 자신의 출력노드 신호를 이벨류에이션하기 위한 제2이벨류에이션부

   를 포함하는 것을 특징으로 하는 프로그램가능 논리 어레이.
5. 제 1 항에 있어서,

   상기 오아 플레인은,

   상기 클럭신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 상기 오아 플레인의 출력노드인 제3노드 사이에 형성된 제3피모스트랜지스터;

   상기 제1앤드 플레인의 출력인 제2노드의 신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제3노드와 제4노드 사이에 형성된 제6엔모스트랜지스터;

   상기 제2앤드 플레인의 출력인 제2노드의 신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제3노드와 제4노드 사이에 형성된 제7엔모스트랜지스터; 및

   상기 클럭신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제4노드와 접지단 사이에 형성된 제8엔모스트랜지스터

   를 포함하는 것을 특징으로 하는 프로그램가능 논리 어레이.
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