KR100394254B1

KR100394254B1 - 논리 회로

Info

Publication number: KR100394254B1
Application number: KR10-2001-0008937A
Authority: KR
Inventors: 사토후미히코; 타카하시히로유키
Original assignee: 엔이씨 일렉트로닉스 코포레이션
Priority date: 2000-02-23
Filing date: 2001-02-22
Publication date: 2003-08-09
Also published as: US20010015659A1; KR20010085472A; US6424176B2; JP3548487B2; JP2001237692A; TW486870B

Abstract

감소된 전압 스윙을 갖는 논리 출력(D2)과 감소된 입력 용량을 갖는 크리티컬 경로 입력 신호(C2)를 구비하는 논리 회로(200)가 개시된다. 일 실시예에 따르면, 논리 회로는 입력 회로(210)와, 드라이버 회로(220), 및 부하 회로(230)를 포함한다. 드라이버 회로(220)는 감소된 전압 스윙을 갖는 논리 출력(D2)을 생성하는 동일 도전형의 적층된 트랜지스터(N4 및 N5)를 포함한다. 드라이버 회로(220)는 부하 회로(230)의 임피던스를 제어하는 피드백 신호를 생성한다. 부하 회로(230)는 능동적으로 제어되어 논리 평가 노드(V2)의 응답을 향상시킨다.

Description

논리 회로{Logic Circuit}

기술 분야

본 발명은 일반적으로 논리 회로에 관한 것으로, 특히 어드레스 디코딩에 사용되는 논리 회로에 관한 것이다.

발명의 배경

반도체 메모리와 같은 반도체 장치는 외부 어드레스 또는 내부적으로 생성된 어드레스에 기초하여 메모리 셀을 선택적으로 활성화시키기 위해 어드레스 디코더를 사용한다. 판독, 기록, 리프레시(DRAM) 및 소거(EPROM) 싸이클 동안, 디코더는 활성화될 수 있다. 이들 디코더는 통상적으로 장치의 크리티컬 속도 경로(critical speed path) 내에 있을 것이다.

디코더로서 사용될 수 있는 종래의 논리 회로의 일 예가 도 13에 도면 부호 1300으로 도시되어 있다. 종래의 논리 회로(1300)는 입력 회로(1310)와 드라이버 회로(1320)를 포함한다. 입력 회로(1310)는 접지(GND)와 논리 평가 노드(V13) 사이에 직렬로 접속된 세 개의 n-채널 금속 산화막 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistors; MOSFETs)(N12 내지 N14)를 포함하는 종래의 상보형 금속 산화막 반도체(CMOS) 3-입력 NAND 게이트이다. 입력 회로는 또한 최고 전원 전위(high power supply; VCC)와 논리 평가 노드(V13) 사이에 병렬로 접속된 세 개의 p-채널 MOSFETs(P6 내지 P8)를 포함한다. MOSFETs(N12 내지 N14 및 P6 내지 p8)는 각각의 n-채널 MOSFET(N12-N14)와 각각의 p-채널 MOSFET(P6-P8)가 신호 입력(A13-C13)을 수신하도록 구성된다. 만약 모드 입력(A13-C13)이 논리 하이 레벨이라면, 종래의 논리 회로(1300)는 선택된 상태에 있게 되며 논리 평가 노드(V13)는 n-채널 MOSFETs(N12-N14)를 통해 로우 논리 레벨에 대응하는 GND로 풀다운된다. 만약 입력(A13-C13) 중 어느 하나가 논리 로우 레벨에 있다면, n-채널 MOSFETs(N12-N14) 중 적어도 하나는 오프 상태로 될 것이고 p-채널 MOSFETs(P6-P8) 중 적어도 하나는 온 상태로 될 것이다. 따라서, 논리 평가 노드(V13)는 선택되지 않은 상태에 대응하는 하이 논리 레벨(VCC)로 풀업된다.

각 입력은 하나의 n-채널 MOSFET(N12-N14)와 하나의 p-채널 MOSFET(P6-P8)에서 수신된다. 이에 의해 입력(A13-C13)에는 상대적으로 큰 용량에 의해 부하가 걸리게 된다. 입력(A13-C13)이 통상의 어드레스이고 많은 수의 이러한 논리 회로(1300)에 연결되면, 입력(A13-C13)의 파형은 완만하게 상승 및 하강하고, 및/또는 입력 파형의 코너가 무디어진다. 이에 의해 회로 동작 속도가 감소되며 또한 전류가 입력 회로(1310)를 통해 VCC에서 직접적으로 GND로 흐르는 관통 전류의 흐름 시간이 연장된다.

드라이버 회로(1320)는 논리 평가 노드(V13)에서의 논리 레벨을 수신하도록 접속되어 논리 출력(D13)을 생성한다. 드라이버 회로(1320)는 직렬로 접속된 두 개의 인버터(INV11 및 INV12)이다. 상기 인버터(INV11 및 INV12)는 CMOS 인버터이며, 따라서 각각은 n-채널 MOSFET와 p-채널 MOSFET를 포함한다. 인버터(INV12)는 논리 출력(D13)에 접속된 고용량의 신호 라인을 구동하기 위해 상대적으로 큰 MOSFETs를 사용한다. 인버터(INV12)가 CMOS 인버터이기 때문에, 논리 출력(D13)은 레일(rail)에서 레일로(VDD 에서 GND로 그리고 그 역으로) 구동된다. 이에 의해 논리 출력(D13)에 접속된 고용량의 신호 라인의 충전 및 방전으로 인해 원하지 않는 전력 소비가 발생하게 된다.

통상적으로, p-채널 MOSFET는 대다수의 캐리어 또는 "홀"의 낮은 이동도로 인해 동일한 크기의 n-채널 MOSFET 보다 더 작은 전류의 근원이 된다. 따라서, 논리 로우에서 논리 하이로 전환할 때 논리 출력(D13)이 수신 회로(도시되지 않음)의 통행점(trip-point) 또는 임계를 달성하는데 오랜 시간을 요하게 될 것이다.

또한, 인버터(INV12)에 p-채널 MOSFET와 n-채널 MOSFET를 사용하는 것에 의해 회로 레이아웃이 비효율적으로 되는데, 그 이유는 MOSFET와 웰 또는 탱크의 에지로부터 최소 장치 분리 간격이 요구되기 때문이다. n-채널 및 p-채널 MOSFET 장치가 사용되기 때문에, n-웰 영역이 요구되고, 이에 의해 두 개의 최소 장치 분리 간격이 필요되며, 따라서 더 큰 레이아웃 면적을 필요로 하게 된다.

디코더로서 사용되는 종래의 논리 회로의 다른 실시예가 도 14에 도시되는데, 도면 부호 1400이 병기되어 있다. 종래의 논리 회로(1400)는 입력 회로(1410)와, 드라이버 회로(1420), 및 부하 회로(1430)를 포함한다. 입력 회로(1410)는 도 13의 입력 회로(1310)의 세 개의 n-채널 MOSFET(N12-N14)와 동일하게 구성된 세 개의 n-채널 MOSFETs(N15-N17)를 포함한다. 도 14의 드라이버 회로(1420)는 도 13의 드라이버 회로(1320)와 동일하게 구성된다. 도 14의 종래의 논리 회로(1400)는 부하 회로(1430)를 또한 구비한다. 부하 회로(1430)는 VCC에 결합된 소스와, 논리 평가 노드(V14)에 결합된 드레인, 및 GND에 결합된 게이트를 구비하는 p-채널 MOSFET(P9)를 구비한다.

선택된 상태에서, 종래의 논리 회로(1400)는 모두 논리 하이인 입력(A14-C14)을 수신한다. 따라서, 직렬 접속된 세 개의 n-채널 MOSFETs(N15-N17) 모두는 온된다. n-채널 MOSFETs(N15-N17)는 n-채널 MOSFETs(N15-N17)가 온될 때 p-채널 MOSFET(P9)의 저항보다 상당히 작은 직렬 저항을 갖도록 크기가 정해진다. 따라서, 모든 입력(A14-C14)이 논리 하이일 때, 논리 평가 노드(V14)는 논리 로우로서 보이도록 충분히 풀다운되고, 논리 출력(D14)에서 드라이버(1420)에 의해 출력된다.

입력(A14-C14)의 어느 하나가 논리 로우 레벨을 가질 때, n-채널 MOSFETs(N15-N17)의 적어도 하나는 오프되어, 논리 평가 노드(V14)가 p-채널 MOSFET(P9)를 통해 하이로 풀업된다.

도 14의 종래의 논리 회로(1400)는 도 13의 논리 회로(1300)보다 더 작은 입력 용량을 갖는다. 그러나, p-채널 MOSFET(P9)의 임피던스와 직렬 접속된 n-채널 MOSFETs(N15-N17)의 임피던스 사이의 비율을 낮게 유지해야 하기 때문에, p-채널 MOSFET(P9)는 보통 상대적으로 약한 장치일 것이다. 따라서, 논리 평가 노드(V14)의 풀업 속도는 느리고, 이것은 논리 출력(D14)의 상승 에지를 지연시키게 된다. 역으로, 만약 p-채널 MOSFET(P9)가 강하게 만들어지면, 논리 평가 노드(V14)의 풀다운 속도가 느리게 된다.

도 14의 종래의 논리 회로(1400)는 인버터(INV14)의 레일-레일(rail-to-rail) 출력으로 인해 도 13의 종래의 논리 회로(1300)와 동일한 소비 전력과 통행점의 문제점을 갖는다.

디코더로서 사용되는 종래의 논리 회로의 다른 예가 도 15에 도시되는데, 도면 부호 1500이 병기되어 있다. 종래의 논리 회로(1500)는 입력 회로(1510)와, 드라이버 회로(1520), 및 부하 회로(1530)를 포함한다. 종래의 논리 회로(1500)에서, 드라이버 회로(1520) 및 부하 회로(1530)는 도 14의 종래의 논리 회로의 드라이버 회로(1420) 및 부하 회로(1430)와 동일하게 구성되며 일반적으로 동일하게 동작한다.

입력 회로(1510)는 논리 평가 노드(V15)와 입력(C15) 사이에서 직렬로 접속된 두 개의 n-채널 MOSFETs(N18 및 N19)를 포함한다. n-채널 MOSFETs(N18 및 N19)는 각각 그들 게이트에서 입력(A15 및 B15)을 수신한다.

선택된 상태에서, 종래의 논리 회로(1500)는 논리 하이인 입력(A15 및 B15)과 논리 로우인 입력(C15)을 수신한다. 따라서, 직렬 접속된 n-채널 MOSFETs(N18 및 N19)는 온되고 입력(C15)의 논리 로우 레벨을 논리 평가 노드(V15)로 전달한다. n-채널 MOSFETs(N18 및 N19)는 n-채널 MOSFETs(N18 및 N19)가 온될 때 p-채널 MOSFET(P10)의 저항보다 상당히 작은 직렬 저항을 갖도록 크기가 정해진다. 따라서, 선택된 상태에 있을 때, 논리 평가 노드(V15)는 논리 로우로서 보이도록 충분히 풀다운되고, 논리 출력(D15)에서 드라이버 회로(1520)에 의해 출력된다.

선택 상태에서 선택 해제로 전환하는 최악의 경우, 입력(A15 또는 B15)의 하나는 논리 로우 레벨로 변환되고, n-채널 MOSFETs(N18 및 N19)의 적어도 하나는 오프되어, 논리 평가 노드(V15)는 p-채널 MOSFET(P10)를 통해 하이로 풀업된다.

도 15의 논리 회로(1500)는 도 13의 논리 입력 회로(1300)보다 더 작은 입력 용량을 갖는다. 그러나, p-채널 MOSFET(P10)의 임피던스와 직렬 접속된 n-채널 MOSFETs(N18 및 N19)의 임피던스 사이의 비율을 낮게 유지해야 하기 때문에, p-채널 MOSFET(P10)는 보통 상대적으로 약한 장치일 것이다. 따라서, 논리 평가 노드(V15)의 풀업 속도는 느리고, 이것은 논리 출력(D14)의 상승 에지를 지연시키게 된다. 역으로, 만약 p-채널 MOSFET(P10)가 강하게 만들어지면, 논리 평가 노드(V15)의 풀다운 속도가 느리게 된다.

도 15의 종래의 논리 회로(1500)는 인버터(INV16)의 레일-레일 출력으로 인해 도 13의 종래의 논리 회로(1300)와 동일한 소비 전력과 통행점의 문제점을 갖는다.

상기의 논의에서, 종래의 방법을 극복하는 향상된 전송 지연을 갖는 논리 회로를 제공하는 것이 바람직하다. 또한, 용량 출력 신호 라인을 구동함에 있어서 소비 전력을 감소하는 것이 바람직하다.

본 실시예에 따르면, 논리 회로는 입력 회로와, 출력 회로 및 부하 회로를포함한다. 입력 회로는 논리 입력을 수신하고 논리 평가 노드에서 논리 평가 신호를 생성한다. 출력 회로는 논리 평가 신호를 수신하고 레일-레일 스윙(rail-to-rail swing)보다 작은 전압 스윙을 갖는 논리 출력을 생성한다. 출력 회로는 부하 회로의 임피던스를 제어할 수 있는 피드백 신호를 생성한다. 부하 회로는 논리 평가 노드에 접속되어 가변 임피던스의 능동 부하(active load)로서 동작한다.

본 실시예의 제 1의 양상에 따르면, 논리 입력은 논리 입력 신호를 수신하는 게이트를 구비하며 직렬로 접속된 동일한 도전형의 IGFETs를 포함한다. 다른 논리 입력 신호는 IFETTs의 하나에 소스 입력으로서 제공된다.

본 실시예의 다른 양상에 따르면, 출력 회로는 논리 출력에 대해 풀업 및 풀다운 드라이버로서 동작하는 두 개의 동일 도전형의 IGFETs를 포함한다. 논리 출력은 하이 및 로우 전원 전압의 레일-레일 전압보다 작은 전압 스윙을 갖는다.

본 실시예의 다른 양상에 따르면, 출력 회로는 논리 평가 노드에서의 전압을 수신하고 풀업 및 풀다운 드라이버의 게이트에 대한 제어 신호를 생성하도록 결합된 인버터를 포함한다.

본 실시예의 다른 양상에 따르면, 출력 회로는 부하 회로의 임피던스를 제어하기 위한 피드백 신호를 생성한다. 피드백 신호는 논리 출력이다.

본 실시예의 다른 양상에 따르면, 부하 회로의 임피던스를 제어하는 피드백 신호는 입력으로서 논리 평가 노드를 수신하도록 결합된 인버터들 또는 인버터로부터 생성된다.

본 실시예의 다른 양상에 따르면, 출력 회로는 논리 평가 노드의 극성과 동일한 극성의 논리 출력을 생성한다.

본 실시예의 다른 양상에 따르면, 출력 회로는 논리 평가 노드의 논리 반전인 논리 출력을 생성한다.

본 실시예의 다른 양상에 따르면, 부하 회로는 전원과 논리 평가 노드 사이에 접속된 제어 가능한 임피던스 경로를 갖는 IGFET를 포함한다.

본 실시예의 다른 양상에 따르면, 부하 회로의 임피던스 경로는 하이 및 로우 전원의 레일-레일 전압보다 작은 전압 스윙을 갖는 피드백 신호에 의해 제어된다.

본 실시예의 다른 양상에 따르면, 부하 회로는 능동 부하로서 동작하는 IGFET의 임피던스 경로를 제어하는 피드백 신호에 전압 제한기로서 동작하는 트랜지스터를 포함한다.

본 실시예의 다른 양상에 따르면, 부하 회로는 능동 부하로서 동작하는 IGFET의 임피던스 경로를 제어하는 피드백 신호에 전압 제한기로서 동작하는 인버터를 포함한다.

본 실시예의 다른 양상에 따르면, 논리 회로는 디코딩된 신호가 감소된 전압을 가질 수 있는 다중단 디코딩 기구(multi-stage decoding scheme)에서 사용된다.

본 실시예의 다른 양상에 따르면, 논리 회로는 감소된 용량 부하를 갖도록 소스 구동 입력에 접속된 크리티컬 경로를 구비한다.

도 1은 본 실시예에 따른 디코더 회로의 회로도.

도 2는 본 실시예에 따른 논리 회로의 회로도.

도 3은 본 실시예에 따른 다중단 논리 회로의 회로도.

도 4는 종래의 논리 회로와 본 실시예에 따른 논리 회로의 동작을 비교하는 회로도.

도 5는 본 실시예에 따른 논리 회로의 회로도.

도 6은 본 실시예에 따른 논리 회로의 회로도.

도 7은 본 실시예에 따른 논리 회로의 회로도.

도 8은 본 실시예에 따른 논리 회로의 회로도.

도 9는 본 실시예에 따른 논리 회로의 회로도.

도 10은 본 실시예에 따른 논리 회로의 회로도.

도 11은 본 실시예에 따른 논리 회로의 회로도.

도 12는 본 실시예에 따른 디코더 회로의 회로도.

도 13은 종래의 논리 회로의 회로도.

도 14는 종래의 논리 회로의 회로도.

도 15는 종래의 논리 회로의 회로도.

♠도면의 주요 부분에 대한 부호의 설명♠

200 : 논리 회로 210 : 입력 회로

220 : 드라이버 회로 230 : 부하 회로

D2 : 논리 출력 V2 : 논리 평가 노드

본 발명의 여러 실시예가 다수의 도면을 참조하여 하기에 상세히 설명될 것이다.

도 2를 참조하면, 본 실시예에 따른 논리 회로가 도시되는데, 도면 부호 200이 병기되어 있다. 논리 회로(200)는 입력 회로(210)와, 드라이버 회로(220), 및 부하 회로(230)를 포함한다.

입력 회로(210)는 논리 평가 노드(V2)와 입력 신호(C2) 사이에 직렬로 접속된 트랜지스터(N2 및 N3)를 포함한다. 트랜지스터(N2 및 N3)는 n-채널 절연 게이트 전계 효과 트랜지스터(Insulated Gage Field Effect Transistors; IGFETs)인 것이 바람직하다. 트랜지스터(N2)는 논리 평가 노드(V2)에 접속된 드레인과, 트랜지스터(N3)의 드레인에 접속된 소스, 및 입력 신호(A2)를 수신하도록 결합된 게이트를 구비한다. 트랜지스터(N3)는 트랜지스터(N2)의 소스에 접속된 게이트와, 입력 신호(C2)를 수신하도록 결합된 소스, 및 입력 신호(B2)를 수신하도록 결합된 게이트를 구비한다.

드라이버 회로(220)는 인버터(INV3 및 INV4)와 트랜지스터(N4 및 N5)를 포함한다. 인버터(INV3)는 논리 평가 노드(V2)에 결합된 입력과 인버터(INV4)의 입력과 트랜지스터(N5)의 게이트에 결합된 출력을 구비한다. 인버터(INV4)는 인버터(INV3)의 출력에 결합된 입력과 트랜지스터(N4)에 결합된 출력을 구비한다. 트랜지스터(N4 및 N5)는 n-채널 IGFETs인 것이 바람직하다. 트랜지스터(N4)는 하이 전원 전압(VCC)에 결합된 드레인과, 트랜지스터(N5)의 드레인에 결합된 소스, 및 인버터(INV4)의 출력에 결합된 게이트를 구비한다. 트랜지스터(N5)는 트랜지스터(B4)의 소스에 결합된 드레인과, 로우 전원 전압(VSS)에 결합된 소스,및 인버터(INV3)의 출력에 결합된 게이트를 구비한다. 트랜지스터(N4 및 N5)의 소스와 드레인은 서로 결합되어 논리 출력(D2)을 생성한다.

부하 회로(230)는 트랜지스터(P2)를 포함한다. 트랜지스터(P2)는 p-채널 IGFET인 것이 바람직하다. 트랜지스터(P2)는 하이 전원 전압(VCC)에 결합된 소스와, 논리 평가 노드(V2)에 결합된 드레인, 및 피드백 신호를 수신하도록 결합된 게이트를 구비한다. 도 2의 논리 회로(200)에 있어서, 피드백 신호는 논리 출력(D2)이다.

논리 회로(200)의 동작이 상세히 설명될 것이다. 선택된 상태에서, 입력(A2, B2, 및 C2)은 각각 논리 하이, 논리 하이, 및 논리 로우이다. 비선택된 상태에서, 입력(A2, B2, 또는 C2)의 하나는 각각 논리 로우, 논리 로우, 또는 논리 하이이다. 세 입력(A2-C2) 중에서, 트랜지스터(N3)에 대한 소스 구동 입력(C2)이 크리티컬 속도 경로인 것으로 간주된다. 따라서, 비선택된 상태에서 선택된 상태로 전환할 때, 입력(C2)은 선택된 상태(이 경우에서는 논리 로우)로의 전환하기 위한 마지막 입력이다. 이것은 논리 회로(200)의 동작 속도를 향상시킬 수 있는데, 그 이유는 입력(C2)이 트랜지스터(N3)의 소스에 결합되고 동시에 다른 입력(A2 및 B2)은 트랜지스터(N2 및 N3)의 게이트에 각각 결합되기 때문이다. 따라서, 입력(C2)은 입력(A2 및 B2)보다 더 작은 용량 부하에 결합된다.

논리 회로(200)의 비선택된 상태에서 선택된 상태로의 전환이 설명될 것이다.

비선택된 상태에서, 논리 출력(D2)은 VCC-Vt의 논리 레벨에 있는데, 여기서Vt는 n-채널 IGFET(N4)의 임계 전압이다. 이 전압 레벨은 트랜지스터(P2)의 게이트에 피드백된다. 따라서, p-채널 IGFET(P2)는 완전하게 오프 상태로 되지 않고, 하이 임피던스 상태에 있게 된다. 이에 의해 논리 평가 노드(V2)는 하이 전압 레벨에 있게 되고 플로팅 되지 않는다. 따라서, 논리 하이 레벨이 인버터(INV3)를 통해 전파되어 트랜지스터(N5)를 비도통 또는 오프 상태로 유지시키는 논리 로우 출력을 생성한다. 인버터(INV4)는 트랜지스터(N5)를 온 상태로 유지시키는 논리 하이 출력을 생성하여, VCC-Vt의 전압 레벨(논리 하이)을 논리 출력(D2)에서 래치시킨다.

논리 회로(200)가 비선택된 상태에서 선택된 상태로 전환할 때, 입력(A2 및 B2) 각각은 트랜지스터(N2 및 N3)를 온 상태(도전 상태)로 하는 논리 하이가 된다. 그 다음, 타이밍 제어 회로(도시되지 않음)는 입력(C2)(크리티컬 경로)의 타이밍을 설정하여, 입력(C2)이 논리 로우로 전환한다. 따라서, 논리 평가 노드(V2)는 논리 로우 레벨로 풀다운된다. 인버터(INV3)는 논리 하이를 트랜지스터(N5)의 게이트에 인가하고, 이에 의해 트랜지스터(N5)는 온 상태로 된다. 인버터(INV4)는 트랜지스터(N4)의 게이트에 논리 로우를 인가하고, 이에 의해 트랜지스터(N4)는 오프 상태로 된다. 트랜지스터(N5)가 온되고 트랜지스터(N4)가 오프되면, 논리 출력(D2)은 VSS로 풀다운되어 논리 로우 레벨이 된다. 이 논리 로우 레벨은 피드백 신호로서 트랜지스터(P2)의 게이트에 인가되어, 트랜지스터(P2)를 온시킨다. 트랜지스터(P2)는 트랜지스터(N2 및 N3)보다 더 약하기 때문에 과구동된다(over driven). 이러한 배치에 의해 논리 평가 노드(V2)는 논리 로우 레벨을 유지한다.

논리 평가 노드(V2)를 풀업함으로써, 트랜지스터(P2)는 입력(A2, B2, 및 C2)이 비선택된 상태를 나타낼 때 논리 회로(200)가 비선택된 상태로 다시 돌아가는 속도를 향상시킨다. 입력(A2, B2, 또는 C2)의 하나가 비선택된 상태를 나타낼 때, 트랜지스터(P2)는 평가 노드(V2)를 논리 하이 레벨로 풀업하고, 이에 의해 논리 출력(D2)은 VCC-Vt의 전압에서 래치된다.

도 1을 참조하면, 디코더 회로가 도시되는데, 도면 부호 100이 병기되어 있다. 디코더 회로(100)는 반도체 메모리 장치의 워드 라인 디코딩 기구에 논리 회로(200)를 적용한 예를 도시한다. 디코더 회로(100)는 메인 워드 디코더부(110)와 서브-워드 디코더부(sub-word decoder section; 120)를 포함한다. 메인 워드 디코더부는 워드 어드레스 또는 인수(미리 디코딩된 어드레스)(A1, B1, 및 C1)를 수신하여 메인 워드 라인(D1)을 생성한다. 메인 워드 라인(D1)은 서브-워드 디코더부(120)에 의해 수신된다. 서브-워드 디코더부(120)는 서브-워드 라인(130)을 생성한다. 개념적으로는, 메인 워드 디코더부(110)는 메모리 어레이(도시되지 않음)의 에지에 위치된다. 메인 워드 라인(D1)은 메모리 어레이 위에 경로가 정해진 도체이다. 메모리 어레이는 다수의 메모리 서브-어레이로 분할된다. 각각의 메모리 서브-어레이는 메인 워드 라인(D1)을 수신하는 서브-워드 디코더부(120)를 포함한다. 서브-워드 디코더부(120)는 선택된 메인 워드 라인(D1)과 서브-어레이 선택 신호(S)에 기초하여 서브-워드 라인(130)을 선택한다. 메인 워드 라인(D1)이 메모리 어레이 위에서 경로가 정해지고 다수의 서브-워드 디코더부(120)에 결합되기 때문에, 메인 워드 라인(D1)은 상대적으로 큰 용량을 갖는다. 메인 워드 라인(D1)을 충전 및 방전하면 큰 소비 전력을 소모하게 된다.

메인 워드 디코더부(110)는 디코더(DEC1)를 포함하는데, 이것은 기능적으로 3-입력 NAND 게이트로서 표현된다. 메인 워드 디코더부(110)는 또한 두 인버터(INV1 및 INV2)를 포함하는데, 이것은 직렬로 결합되어 디코더(DEC1)의 출력을 수신하고 메인 워드 라인(D1) 출력을 생성한다.

서브-워드 디코더부(120)는 트랜지스터(N1) 및 트랜지스터(P1)를 포함한다. 트랜지스터(N1)는 n-채널 IGFET이다. 트랜지스터(N1)는 메인 워드 라인(D1)에 결합된 소스와, 서브-워드 라인(130)에 결합된 드레인, 및 서브-어레이 선택 신호(S)를 수신하도록 결합된 게이트를 구비한다. 트랜지스터(P1)는 p-채널 IGFET이다. 트랜지스터(P1)는 VCC에 결합된 소스와, 서브-워드 라인(130)에 결합된 드레인, 및 VSS에 결합된 게이트를 구비한다. 도 2의 논리 회로는 도 1의 메인 워드 디코더부(110)에 적용된다. 비선택된 상태에서, 메인 워드 라인(D1)은 VCC-Vt 전압이다. 메인 워드 디코더(110)가 선택된 상태로 들어가면, 메인 워드 라인(D1)은 논리 로우 전위 또는 VSS로 된다. 따라서, 상대적으로 큰 용량의 메인 워드 라인(D1)이 VCC-Vt에서 VSS로의 감소된 전압 스윙을 갖게 된다. 도 2의 논리 회로(200)를 도 1의 메인 워드 디코더부(110)에 적용하여 선택된 상태로 들어갈 때, 입력(C2)은 선택된 상태(이 경우에는 논리 로우)로 전환하기 위한 마지막 입력이다. 따라서, 도 1의 입력(C1)은 크리티컬 경로로서 간주된다.

도 13 내지 도 15에 도시된 종래의 경우에서, 논리 출력(D13, D14, 및 D15)은 레일-레일(VCC에서 GND) 전압 스윙을 갖는다. 그러나, 도 2의 실시예에서, 논리 출력(D2)은 VCC-Vt에서 VSS로의 전압 스윙을 가지며, 따라서 상대적으로 큰 용량의메인 워드 라인(D1)을 충전 및 방전하기 위한 소비 전력은 감소된다. 또한, 크리티컬 경로가 더 작은 입력 용량을 갖도록 입력(A2, B2, 및 C2)의 시간을 조절함으로써, 전송 속도는 향상된다.

또한, 도 2의 논리 회로(200)를 도 14 및 도 15의 종래의 논리 회로(1400 및 1500)와 비교하면, 논리 평가 노드(V2)는 논리 평가 노드(V14 및 V15)보다 빨리 논리 하이(비선택된 상태)에서 논리 로우(선택된 상태)로 전환된다. 이것은 p-채널 MOSFETs(P9 및 P10)의 게이트가 GND에 접속되어,p-채널 MOSFETs(P9 및 P10)가 완전히 온 상태로 되기 때문이다. 이에 의해 평가 노드(V14 및 V15)가 풀다운되는 것을 방지한다. 그러나, 트랜지스터(P2)의 게이트가 VCC-Vt 전압 레벨을 갖기 때문에, 트랜지스터(P2)는 하이 임피던스 상태에 있게 되고 논리 평가 노드(V2)의 풀다운을 방지하지 못한다. 이에 의해 종래의 논리 회로(1400 및 1500)와 비교하여 논리 회로(200)의 스위칭 속도가 향상된다.

논리 회로(200)의 동작 속도는 논리 출력(D2)에서 비선택된 상태에서 선택된 상태로 스위칭할 때 트랜지스터(P2)의 임피던스를 능동적으로 제어하는 부하 회로(230)에 피드백 경로를 포함함으로써 향상된다. 트랜지스터(P2)의 게이트 용량이 논리 회로 출력(D2)에 결합된 회로와 상대적으로 큰 용량의 도체보다 훨씬 더 작기 때문에, 트랜지스터(P2)에 의해 유발되는 논리 출력(D2)에 대한 기생 효과는 무시할 수 있다. 또한, 비선택된 상태에서, VCC-Vtn의 전압 레벨은 트랜지스터(P2)의 게이트에 인가되고, 이에 의해 논리 평가 노드(V2)가 플로팅 상태로 되는 것을 방지한다.

논리 회로(200)가 도 1의 메인 워드 디코더부(110)로서 사용될 때, 종래의 경우와 비교해서 약 15%만큼 동작 속도가 향상된다.

도 4는 종래의 논리 회로와 도 2의 논리 회로의 타이밍과 동작 전압을 도시한다. 종래의 파형(410)은 종래의 논리 회로에서의 논리 출력의 하이에서 로우로의 전환을 도시한다. 종래의 파형(420)은 종래의 논리 회로에서의 논리 출력의 로우에서 하이로의 전환을 도시한다. 파형(430)은 논리 회로(200)에서의 논리 출력(D2)의 하이에서 로우로의 전환을 도시한다. 파형(440)은 논리 회로(200)에서의 로우에서 하이로의 전환을 도시한다. 점선(450)은 후속 회로가 하나의 논리 레벨에서 다른 논리 레벨로 전환하는 전압 레벨을 도시한다. 종래의 파형(410 및 420)이 풀전압 또는 레일-레일 전압 스윙(W1)을 가지는 반면, 파형(430 및 440)은 감소된 전압 스윙(W2)을 갖는다는 것을 알 수 있다. 또한, 드라이버 회로(200)에서의 풀업 및 풀다운 둘 다에 대해 n-채널 IGFETs(N4 및 N5)를 사용하는 빠른 드라이버를 가지기 때문에, 파형(430 및 440)으로서 도시된 논리 출력(D2)은 도 4의 △T1로 도시된 향상된 스위칭 속도를 갖는다.

도 3을 참조하면, 논리 회로(200)가 다중단 논리 회로 구성에 정렬된 회로도가 도시되는데, 도면 부호 300이 병기되어 있다. 다중단 논리 회로(300)는 제 1의 논리단(200-1)과, 제 2의 논리단(200-2) 및 제 3의 논리단(200-3)을 포함한다. 제 1의 논리단(200-1)은 제 1의 논리단 입력(E1, F1, 및 G1)을 수신하여 제 1의 논리단 출력(H1)을 생성한다. 제 2의 논리단(200-2)은 제 2의 논리단 입력(J1, K1, 및 H1)을 수신하여 제 2의 논리단 출력(Q1)을 생성한다. 제 3의 논리단(200-3)은 제 3의 논리단 입력(L1, M1, 및 Q1)을 수신하여 제 3의 논리단 출력(R1)을 생성한다.

각 논리단의 세 입력 중에서, 논리단 입력(G1, H1, 및 Q1)은 크리티컬 속도 경로에 있는 것으로 간주된다. 나머지 논리단 입력(<E1,F1>, <J1,K1>, 및 <L1,M1>)은 크리티컬 속도 경로의 논리단 입력(G1, H1, 및 Q1)보다 충분히 이른 시간에서 선택된 논리 레벨에 있다. 따라서, 감소된 용량 부하를 갖는 신호가 스위칭 되는 크리티컬 속도 경로가 선택된다. 이에 의해 다중단 논리 회로(300)의 동작 속도가 감소된다.

다중단 논리 회로(300)를 비선택된 상태에서 선택된 상태로 스위칭하기 위한 동작이 설명될 것이다.

각 논리단(200-1, 200-2, 및 200-3)의 동작은 도 2의 논리 회로(200)의 동작과 일반적으로 동일하다.

제 2의 논리단(200-2)의 논리단 입력(J1 및 K1)은 제 1의 논리단(200-1)의 논리단 출력(H1)이 논리 하이에서 논리 로우로 변하기 이전에 논리 하이 상태에 있다. 제 2의 논리단 출력(Q1)은 제 1의 논리단(200-1)의 논리단 출력(H1)이 변할 때 논리 하이에서 논리 로우로 변한다. 제 3의 논리단(200-3)의 논리단 입력(L1 및 M1)은 제 2의 논리단(200-2)의 논리단 출력(Q1)이 논리 하이에서 논리 로우로 변하기 이전에 논리 하이 상태에 있다. 따라서, 논리단 출력(R1)은 제 2의 논리단(200-2)의 논리 출력(Q1)이 변할 때 논리 하이에서 논리 로우로 변한다.

다중단 논리 회로(300)를 선택된 상태에서 비선택된 상태로 스위칭하기 위한 동작이 설명될 것이다.

다중단 논리 회로(300)는 논리단 입력(E1 내지 Q1)의 어느 하나가 비선택된 논리 상태로 들어가면 비선택된 상태로 들어간다. 논리단 입력(E1, F1, J1, K1, L1, 및 M1)에 대한 비선택된 논리 상태는 논리 로우 상태에 있다. 논리단 입력(G1, H1, 및 Q1)에 대한 비선택된 논리 상태는 논리 하이 상태에 있다. 이 경우, 제 3의 논리단 출력(R1)은 논리 로우에서 논리 하이(VCC-Vt)로 전환된다.

다중단 논리 회로(300)에서, 크리티컬 속도 경로(G1, H1, Q1, 및 R1)는 종래의 논리 회로보다 더 낮은 부하 용량과 더 낮은 전압 스윙에서 동작한다. 또한, 다중단 논리 회로(300)는 크리티컬 속도 경로의 신호에 대한 더 낮은 부하 용량과 더 낮은 속도 스윙으로 인해 종래의 논리 회로보다 더 빠른 동작 속도를 갖는다. 이에 의해 다중단 논리 회로(300)의 전송 지연은 약 20%만큼 향상된다.

도 5를 참조하면, 본 실시예에 따른 논리 회로가 도시되는데, 도면 부호 500이 병기되어 있다. 논리 회로(500)는 입력 회로(510)와, 드라이버 회로(520), 및 부하 회로(530)를 포함한다.

입력 회로(510)는 도 2의 실시에의 입력 회로(210)와는 상이하다. 아래쪽 논리 입력(C2)에 대한 소스 구동 입력대신, 논리 회로(500)는 트랜지스터(N22)를 갖는 입력 회로를 포함한다. 트랜지스터(N22)는 VSS에 결합된 소스와, 트랜지스터(N21)에 결합된 드레인 및 논리 입력(C5)을 수신하도록 결합된 게이트를 구비한다. 트랜지스터(N22)는 n-채널 IGFET이다.

선택 상태에서, 입력(A5, B5 및 C5)은 각각 하이, 하이, 및 하이의 논리 값을 갖는다. 논리 입력(C5)을 수신하기 위해 소스 구동 입력 대신 트랜지스터(N21)를 사용함으로써, 입력 용량은 증가한다. 증가된 입력 용량은 논리 회로(500)의 동작 속도에 악영향을 미친다. 그러나, 트랜지스터(N21)의 게이트에서 논리 입력(C5)을 수신함으로써 논리 회로(500)는 풀전압 스윙 신호를 감소된 전압 스윙에서 동작하는 신호로 변환하는 전압 변환기로서 효과적으로 동작한다.

다른 양상에 있어서, 입력 회로(510)와, 드라이버 회로(520), 및 부하 회로(530)는 도 2의 실시예의 논리 회로(200)의 입력 회로(210)와, 드라이버 회로(220), 및 부하 회로(230)와 동일한 방식으로 동작한다.

도 6을 참조하면, 본 실시예에 따른 논리 회로가 도시되는데, 도면 부호 600이 병기되어 있다. 논리 회로9600)는 입력 회로(610)와, 드라이버 회로(620), 및 부하 회로(630)를 포함한다.

부하 회로(630)는 도 2의 실시예의 부하 회로(230)와 상이하다. 부하 회로(630)는 VCC에 결합된 소스와, 논리 평가 노드(V6)에 결합된 드레인, 및 드라이버 회로(620)로부터의 피드백 신호를 수신하도록 결합된 게이트를 구비하는 트랜지스터(P13)를 포함한다. 피드백 신호는 인버터(INV19)에 의해 구동된다. 트랜지스터(P13)는 p-채널 IGFET이다. 트랜지스터(P13)는 드라이버 회로(620)로부터의 피드백 신호에 의해 제어될 수 있는 임피던스 경로를 구비한다. 부하 회로(630)는 또한 VCC에 결합된 소스와, 논리 평가 노드(V6)에 결합된 드레인, 및 VSS를 수신하도록 결합된 게이트를 구비하는 트랜지스터(P12)를 포함한다. 트랜지스터(P12)는 정상적으로 온되는 p-채널 IGFET이며, 따라서 논리 평가 노드(V6)가 플로팅되는 것을 방지한다.

선택된 상태에서, 입력(A6, B6 및 C6)은 각각 하이, 하이, 및 로우의 논리값을 갖는다. 선택된 상태에 있을 때, 인버터(INV19)는 논리 하이 출력을 생성한다. 트랜지스터(P13)가 레일-레일 전압 출력을 갖는 피드백 신호를 수신하기 때문에, 논리 회로(600)가 선택된 상태에 있을 때 트랜지스터(P13)는 오프 상태로 된다.

도 6의 실시예에서, 논리 출력(D6)은 VCC-Vt에서 VSS로의 전압 스윙을 가지기 때문에, 논리 출력(D6)에 결합된 도전성 라인을 충전 및 방전하는데 소요되는 소비 전력은 감소된다. 또한, 크리티컬 경로(C6)가 더 작은 입력 용량을 가지도록 입력(A6, B6, 및 C6)의 시간을 조절함으로써, 전송 속도는 향상될 수 있다.

논리 회로(600)가 선택된 상태에 있을 때 트랜지스터(P13)가 오프 상태로 되기 때문에, VCC에서 소스 구동 입력 신호(C6)로 흐르는 전류는 감소될 수 있다.

도 7을 참조하면, 본 실시예에 따른 논리 회로가 도시되는데, 도면 부호 700이 병기되어 있다. 논리 회로(700)는 입력 회로(710)와, 드라이버 회로(720), 및 부하 회로(730)를 포함한다.

부하 회로(730)는 도 2의 실시예의 부하 회로(230)와는 상이하다. 부하 회로(730)는 인버터(INV26)의 출력을 수신하도록 결합된 소스와, 트랜지스터(P17)의 게이트에 결합된 드레인, 및 VCC에 결합된 게이트를 구비하는 트랜지스터(N44)를 포함한다. 트랜지스터(N44)는 n-채널 IGFET이다. 트랜지스터(N44)는 트랜지스터(P17)의 게이트가 VCC-Vt의 전압에 제한되도록 동작하는데, 여기서 Vt는 트랜지스터(N44)의 임계 전압이다. 트랜지스터(P17)의 게이트를 VCC-Vt의 전압으로 제한함으로써, 트랜지스터(P17)는 약하게 온 상태로 남게되고, 따라서 논리 평가노드(V7)가 플로팅되는 것을 방지한다. 트랜지스터(N44)는 개념적으로는 트랜지스터(P17)에 인가되는 게이트 전압의 전압 레벨을 제한하는 피드백 회로로서 간주되며, 트랜지스터(P17)는 논리 회로(700)에서 제어 가능한 능동 부하로서 기능한다.

논리 회로(700)의 동작이 설명될 것이다. 선택된 상태에서, 입력(A7, B7, 및 C7)은 각각 논리 하이, 하이, 및 로우이다. 비선택된 상태에서, 입력(A7, B7, 또는 C7)의 하나는 각각 논리 로우, 로우, 또는 하이이다. 세 입력(A7 내지 C7) 중에서, 트랜지스터(N46)로의 소스 구동 입력(C7)이 크리티컬 속도 경로로서 간주된다. 따라서, 비선택된 상태에서 선택된 상태로 전환할 때, 입력(C7)은 선택된 상태(이 경우에는 논리 로우)로 전환하기 위한 마지막 입력이다. 이에 의해 논리 회로(700)의 동작 속도가 향상될 수 있는데, 그 이유는 입력(C7)이 트랜지스터(N46)의 소스에 결합되어 있고 나머지 입력(A7 및 B7)이 각각 트랜지스터(N45 및 N46)의 게이트에 결합되어 있기 때문이다. 따라서, 입력(C7)은 입력(A7 및 B7)보다 더 작은 용량 부하에 결합된다.

비선택된 상태에서 선택된 상태로의 스위칭이 설명될 것이다.

비선택된 상태에서, 인버터(INV26)의 논리 레벨은 하이이고, VCC의 전압 레벨은 인버터(INV26)에서 출력된다. 이 전압 레벨은 트랜지스터(N44)의 소스로 피드백되고, Vt 강하 이후, VCC-Vt의 전압 레벨이 트랜지스터(P17)의 게이트에 인가된다. 따라서, p-채널 IGFET(P17)는 완전히 오프 상태로 되지 않고, 하이 임피던스 상태에 있게 된다. 이에 의해 논리 평가 노드(V7)는 하이 전압 레벨로 유지되고 플로팅되는 것으로 간주되지는 않는다. 이러한 방식으로 VCC-Vt의 전압 레벨(논리 하이로 간주됨)은 논리 출력(D7)에서 래치된다.

논리 회로(700)가 비선택된 상태에서 선택된 상태로 전환될 때, 입력(A7 및 B7)은 각각 트랜지스터(N45 및 N46)를 온 상태(도전 상태)로 할 수 있는 논리 하이가 된다. 그 다음 타이밍 제어 회로(도시되지 않음)가 입력(C7)(크리티컬 경로)의 타이밍을 설정하여, 입력(C7)이 논리 로우로 전환한다. 따라서, 논리 평가 노드(V7)는 논리 로우 레벨로 풀다운된다. 인버터(9NV25)는 논리 하이를 트랜지스터(N48)의 게이트에 인가하여, 트랜지스터(N48)를 온시킨다. 인버터(INV26)는 논리 로우를 트랜지스터(N47)의 게이트에 인가하여, 트랜지스터(N47)를 오프시킨다. 트랜지스터(N48)가 온되고 트랜지스터(N47)가 오프된 상태에서, 논리 출력(D7)은 VSS로 풀다운되고 논리 로우 레벨이 된다. 인버터(INV26)의 논리 로우 레벨은 피드백 신호로서 트랜지스터(N44)를 통해 트랜지스터(P17)의 게이트에 인가되어, 트랜지스터(P17)를 온시킨다. 트랜지스터(P17)는 트랜지스터(N45 및 N46)보다 더 약하기 때문에 트랜지스터(N45 및 N46)에 의해 과구동된다. 이에 의해 평가 노드(V7)는 논리 로우 레벨로 유지된다.

논리 평가 노드(V7)를 풀업함으로써, 트랜지스터(P17)는 입력(A7, B7, 및 C7)이 비선택된 상태를 나타낼 때 논리 회로(700)가 비선택된 상태로 다시 전환하는 속도를 향상시킨다. 입력(A7, B7, 또는 C7)의 하나가 비선택된 상태를 나타낼 때, 트랜지스터(P17)는 평가 노드(V7)를 하이 논리 레벨로 풀업하고, 이에 의해 논리 출력(D7)은 VCC-Vt의 전압에서 래치된다.

도 7의 실시예에서, 논리 출력(D7)은 VCC-Vt에서 VSS로의 전압 스윙을 가지며, 따라서, 논리 출력(D7)에 결합된 도전성 라인 충전 및 방전에 의한 소비 전력은 감소된다. 또한, 크리티컬 경로(C7)가 더 작은 입력 용량을 가지도록 입력(A7, B7, 및 C7)의 시간을 조절함으로써, 전송 속도는 향상될 수 있다.

도 2의 실시예에서, 논리 출력(D2)은 트랜지스터(P2)의 임피던스를 제어하기 위해 사용된다. 도 7의 실시예에 있어서, 트랜지스터(P17)의 임피던스를 제어하기 위한 피드백 신호로서 인버터(INV26)의 출력을 사용함으로써, 논리 출력(D7)에 대한 부하는 감소된다. 따라서, 선택된 상태에서 비선택된 상태로 스위칭할 때, 트랜지스터(P17)는 보다 빨리 하이 임피던스 도전 상태로 된다. 이것은 논리 회로(700)의 안전성을 향상시킨다.

도 8을 참조하면, 본 실시예에 따른 논리 회로가 도시되는데, 도면 부호 800이 병기되어 있다. 논리 회로(800)는 입력 회로(810)와, 드라이버 회로(820), 및 부하 회로(830)를 포함한다.

드라이버 회로(820)는 도 2의 실시예의 드라이버 회로(220)와는 상이하다. 드라이버 회로(820)는 트랜지스터(N32)에 결합된 논리 평가 노드(V8)를 구비한다. 드라이버 회로(820)는 또한 논리 평가 노드(V8)를 수신하도록 결합된 입력과 트랜지스터(N31)의 게이트에 결합된 출력을 구비하는 인버터(INV21)를 구비한다. 드라이버 회로(820)는 논리 평가 노드(V8)의 논리 레벨을 갖는 논리 출력(D8)을 생성한다. 논리 출력(D8)의 논리는 논리 평가 노드(V8)와 반대이다. 이것은 드라이버 회로(220, 520, 620, 및 720) 각각이 논리 평가 노드(V2, V5, V6 및 V7) 각각과 동일한 논리 레벨을 갖는 논리 출력(D2, D5, D6, 및 D7)을 생성하는 도 2, 도 5, 도6및 도 7의 실시예와는 대조적이다. 따라서, 도 8의 실시예의 부하 회로(830)의 트랜지스터(P14)의 제어는 도 2, 도 5 내지 도 7의 실시예의 등가 소자와는 반대이다.

비선택된 상태에서 선택된 상태로 될 때, 논리 출력(D8)은 제 2의 단의 게이트 입력(예를 들면, 도 3의 논리 입력(J1 및 K1))을 인가하기 위해 사용되지만 상이하게 구성된 논리 회로(200, 500, 600, 또는 700)는 제 2의 단의 소스 구동 입력(예를 들면, 도 3의 논리 입력(H1))으로서 사용된다. 이에 의해 논리 회로의 모든 입력 신호가 감소된 전압 스윙을 갖게 된다.

도 8의 실시예에 있어서, 논리 출력(D8)은 VCC-Vt에서 VSS로의 전압 스윙을 가지며, 따라서 논리 출력(D80에 결합된 도전성 라인 충전 및 방전으로 인한 소비 전력은 감소된다. 또한, 크리티컬 경로(C8)가 더 작은 입력 용량을 갖도록 입력(A8, B8, 및 C8)의 시간을 조절함으로써, 전송 속도는 향상된다.

도 9를 참조하면, 본 실시예에 따른 논리 회로가 도시되는데, 도면 부호 900이 병기되어 있다. 논리 회로(900)는 입력 회로(910)와, 드라이버 회로(920), 및 부하 회로(930)를 포함한다.

부하 회로(930)는 도 8의 실시예의 부하 회로(830)와는 상이하다. 부하 회로(930)는 트랜지스터(P15)와, 트랜지스터(N33) 및 트랜지스터(N34)를 포함한다. 트랜지스터(N33)는 VCC에 결합된 드레인과, 트랜지스터(P15)의 게이트에 결합된 소스, 및 논리 평가 노드(V9)에 결합된 게이트를 구비한다. 트랜지스터(N34)는 트랜지스터(P15)의 게이트에 결합된 드레인과, VSS에 결합된 소스, 및 논리 출력(D8)에결합된 게이트를 구비한다. 트랜지스터(P15)는 VCC에 결합된 소스 및 논리 평가 노드(V9)에 결합된 드레인을 구비한다. 트랜지스터(N33 및 N34)는 n-채널 IGFETs이다. 트랜지스터(P15)는 p-채널 IGFET이다.

선택된 상태에서, 입력(A9, B9, 및 C9)은 각각 논리 하이, 하이, 및 로우이다. 비선택된 상태에서, 입력(A9, B9, 또는 C9)의 하나는 각각 논리 로우, 로우, 또는 하이이다.

비선택된 상태에서, 논리 평가 노드(V9)는 하이 논리 레벨에 있다. 이 하이 논리 레벨은 트랜지스터(N38)의 게이트에 결합된다. 하이 논리 레벨은 인버터(INV22)에 의해 반전되어 로우 논리 레벨이 트랜지스터(N37)의 게이트에 인가된다. 따라서, 트랜지스터(N38)는 온 상태로 되고 트랜지스터(N37)는 오프 상태로 되며 논리 출력(D9)은 논리 로우 레벨(이 경우는 VSS)로 된다. 논리 출력(D9)이 논리 로우 상태에서, 트랜지스터(N34)는 오프된다. 논리 평가 노드(V9)가 논리 하이일 때, 트랜지스터(N34)는 오프된다. 논리 평가 노드(V9)가 논리 하이일 때, 트랜지스터(N33)는 온되고 VCC-Vt의 전압(여기서 Vt는 트랜지스터(N33)의 임계 전압)은 트랜지스터(P15)의 게이트에 인가된다. 트랜지스터(P15)는 완전히 오프되지 않고, 하이 임피던스 상태에 있게 된다. 따라서, 논리 평가 노드(V9)는 플로팅되지 않고 논리 로우는 논리 출력(D9)에서 래치되는 것으로 간주된다.

논리 회로(900)가 비선택된 상태에서 선택된 상태로 전환할 때, 논리 평가 노드(V9)는 논리 하이에서 논리 로우로 전환한다. 이때 트랜지스터(N33)는 오프된다. 트랜지스터(N37 및 N38)는 각각 온 및 오프된다. 따라서, 논리 출력(D9)은 논리 로우에서 논리 하이(이 경우는 VCC-Vt)로 전환한다. 이때, 트랜지스터(N34)는 오프되고 논리 로우(VSS)가 트랜지스터(P15)의 게이트에 인가된다. 따라서, 트랜지스터(P15)는 온되어 상대적으로 낮은 임피던스를 갖게 된다. 트랜지스터(P15)는 트랜지스터(N36 및 N36)보다 더 약하고 따라서 트랜지스터(N36 및 N36)에 의해 과구동되어, 논리 평가 노드(V9)가 논리 로우 레벨로 유지된다.

논리 평가 노드(V9)를 풀업함으로써, 트랜지스터(P15)는 입력(A9, B9, 또는 C9)이 비선택된 상태를 나타낼 때 논리 회로(900)가 비선택된 상태로 다시 전환하는 속도를 향상시킨다. 입력(A9, B9, 또는 C9)의 하나가 비선택된 상태를 나타낼 때, 트랜지스터(P15)는 논리 평가 노드(V9)를 하이 논리 레벨로 풀업하고, 이에 의해 논리 출력(D9)은 논리 로우에서 래치된다.

선택된 상태에 있기 때문에, 논리 출력(D9)은 논리 하이이고, 논리 회로(900)는 제 2의 단의 게이트 입력(예를 들면, 도 3의 논리 입력(J1 및 K1))을 인가하기 위해 사용되고, 반면 상이하게 구성된 논리 회로(200, 500, 600, 또는 700)는 제 2의 단의 소스 구동 입력(예를 들면, 도 3의 논리 입력(H1))으로서 사용된다. 이에 의해 논리 회로의 모든 입력 신호는 감소된 전압 스윙을 갖게 된다.

도 9의 실시예에서, 논리 출력(D9)은 VCC-Vt에서 VSS로의 전압 스윙을 가지며, 따라서 논리 출력(D9)에 결합된 도전성 라인의 충전 및 방전으로 인한 소비 전력은 감소된다. 또한, 크리티컬 경로(C9)가 더 작은 입력 용량을 갖도록 입력(A9, B9, 및 C9)의 시간을 조절함으로써, 전송 속도는 향상된다.

도 9의 논리 회로(900)가 선택된 상태에서 비선택된 상태로 전환할 때, 논리 평가 노드(V9)에 대한 논리 출력(D9)의 전송 지연으로 인해 트랜지스터(N34)가 오프되기 이전에 트랜지스터(N33)가 온된다. 이에 의해 전류 경로는 짧은 기간 동안 트랜지스터(N33 및 N34)를 통해 존재하게 된다.

도 10을 참조하면, 본 실시예에 따른 논리 회로가 도시되는데, 도면 부호 1000이 병기되어 있다. 논리 회로(1000)는 입력 회로(1010)와, 드라이버 회로(1020), 및 부하 회로(1030)를 포함한다.

부하 회로(103)는 도 9의 실시예의 부하 회로(930)와는 상이하다. 도 10을 참조하면, 부하 회로(1030)는 논리 평가 노드(V10)와 트랜지스터(N33) 사이에 결합된 저항기(R3)를 포함한다. 저항기(R3)는 논리 회로(100)가 선택된 상태에서 비선택된 상태로 전환할 때 트랜지스터(N33)가 온 상태로 되는 것을 지연하기 위한 지연 소자로서 사용된다. 이에 의해 도 9의 실시예의 트랜지스터(N33 및 N34)를 통한 전류 경로 조건이 감소된다. 저항기(R3)는 예를 들면 트랜지스터(N33)용 게이트 폴리 배선(gate poly wiring)을 연장함으로써 생성된다. 다른 지연 소자가 사용될 수 있는데, 예를 들면 MOS 커패시터와 연계한 저항기 또는 증가된 지연을 갖는 약한 버퍼가 사용될 수 있다.

도 11을 참조하면, 본 실시예에 따른 논리 회로가 도시되는데, 도면 부호 1100이 병기되어 있다. 논리 회로(1100)는 입력 회로(1110)와, 드라이버 회로(1120), 및 부하 회로(1130)를 포함한다.

드라이버 회로(1120)는 도 7의 실시예의 드라이버 회로(720)와는 상이하다.드라이버 회로(1120)는 인버터(INV23 및 INV24)와 트랜지스터(N42 및 N43)을 포함한다. 인버터(INV23)는 입력으로서 논리 평가 노드(V11)를 수신하고 트랜지스터(N42)의 게이트에 결합된 출력을 생성한다. 인버터(INV24)는 인버터(INV23)의 출력에 결합된 입력을 구비하고 트랜지스터(N43)의 게이트와 부하 회로(1130)에 결합된 출력을 생성한다. 트랜지스터(N42)는 VCC에 결합된 드레인과 논리 출력(D11)에 결합된 소스를 구비한다. 트랜지스터(N43)는 논리 출력(D11)에 결합된 드레인과 VSS에 결합된 소스를 구비한다.

선택된 상태에서, 입력(A11, B11, 및 C11)은 각각 논리 하이, 하이, 및 로우이다. 비선택딘 상태에서, 입력(A11, B11, 또는 C11)의 하나는 각각 논리 로우, 로우, 또는 하이이다.

비선택된 상태에서, 인버터(INV24)의 논리 레벨은 하이이고 VCC의 전압 레벨은 인버터(INV24)로부터 출력된다. 이 전압 레벨은 트랜지스터(N39)의 소스로 피드백되고, Vt 강하 이후, VCC-Vt의 전압 레벨이 트랜지스터(P16)의 게이트에 인가된다. 따라서, p-채널 IGFET(P16)는 완전하게 오프되지 않고, 하이 임피던스 상태에 있게 된다. 이에 의해 논리 평가 노드(V11)는 하이 전압 레벨로 유지되고 플로팅되는 것으로 간주되지 않는다. 이러한 방식으로 VSS의 전압 레벨(논리 로우로 간주됨)은 논리 출력(D11)에서 래치된다.

논리 회로(1100)가 비선택된 상태에서 선택된 상태로 전환할 때, 입력(A11 및 B11) 각각은 트랜지스터(N40 및 N41)를 온 상태(도전 상태)로 하는 논리 하이가된다. 타이밍 제어 회로(도시되지 않음)는 입력(C11)(크리티컬 경로)의 타이밍을 설정하여, 입력(C11)이 논리 로우로 전환한다. 따라서, 논리 평가 노드(V11)는 논리 로우 레벨로 풀다운된다. 인버터(INV23)는 논리 하이를 트랜지스터(N42)의 게이트로 인가하여, 트랜지스터(N42)를 온시킨다. 인버터(INV24)는 논리 로우를 트랜지스터(N43)의 게이트로 인가하여 트랜지스터(N43)를 오프시킨다. 트랜지스터(N42)가 온되고 트랜지스터(N43)가 오프된 상태에서, 논리 출력(D11)은 VCC-Vt로 풀업되어 논리 하이 레벨이 된다. 인버터(INV24)의 논리 로우 레벨 출력은 피드백 신호로서 트랜지스터(N39)를 통해 트랜지스터(P16)의 게이트에 인가되어, 트랜지스터(P16)를 온시킨다. 트랜지스터(P16)는 트랜지스터(N40 및 N41)보다 약하기 때문에 트랜지스터(N40 및 N41)에 의해 과구동된다. 이에 의해 평가 노드(V11)는 논리 로우 레벨로 유지된다.

논리 평가 노드(V11)를 풀업함으로써, 트랜지스터(P16)는 입력(A11, B11, 및 C11)이 비선택된 상태를 나타낼 때 논리 회로(100)가 비선택된 상태로 다시 전환하는 속도를 향상시킨다. 입력(A11, B11, 또는 C11)의 하나가 비선택된 상태를 나타낼 때, 트랜지스터(P16)는 평가 노드(V11)를 하이 논리 레벨로 풀업하고, 이에 의해 논리 출력(D11)은 VSS의 전압 또는 논리 로우에서 래치된다.

도 11의 실시예에서, 논리 출력(D11)은 VCC-Vt에서 VSS로의 전압 스윙을 가지며, 따라서 논리 출력(D11)에 결합된 도전성 라인 충전 및 방전에 의한 소비 전력은 감소된다. 또한, 크리티컬 경로(C11)가 더 작은 입력 용량을 갖도록 입력(A11, B11, 및 C11)의 시간을 조절함으로써, 전송 속도는 향상된다.

도 2의 실시예에서, 논리 출력(D2)은 트랜지스터(P11)의 임피던스를 제어하기 위해 사용된다. 도 11의 실시예에서는, 트랜지스터(P16)의 임피던스를 제어하기 위해 피드백 신호로서 인버터(INV24)의 출력을 사용함으로써, 논리 출력(D11)에 대한 부하가 감소된다. 따라서, 선택된 상태에서 비선택된 상태로 스위칭할 때, 트랜지스터(P11)는 하이 임피던스 도전 상태에 보다 빨리 놓이게 된다. 이에 의해 논리 회로(1100)의 안정성이 향상된다.

선택된 상태에 있기 때문에, 논리 출력(D11)은 논리 하이이고, 논리 회로(1100)는 제 2의 단의 게이트 입력(예를 들면, 도 3의 논리 입력(J1 및 K1))을 인가하기 위해 사용되고, 반면 상이하게 구성된 논리 회로(200, 500, 600, 또는 700)는 제 2의 단의 소스 구동 입력(예를 들면, 도 3의 논리 입력(H1))으로서 사용된다. 이에 의해 논리 회로의 모든 입력 신호는 감소된 전압 스윙을 갖게 된다.

도 12를 참조하면, 디코더 회로가 도시되는데, 도면 부호 1200이 병기되어 있다. 디코더 회로(1200)는 반도체 메모리 장치의 워드 라인 디코딩 기구에 논리 회로(800, 900, 1000, 또는 1100)의 적용을 설명하기 위해 사용된다. 디코더 회로(1200)는 메인 워드 디코더부(1210)와, 서브-워드 디코더부(1220), 및 메인 블록 디코더부(1240)를 포함한다. 메인 워드 디코더부(1210)는 워드 어드레스 또는 인자(미리 디코딩된 어드레스)(A12, B12, 및 C12)를 수신하고 메인 워드 라인(D12)을 생성한다. 메인 워드 라인(D12)은 서브-워드 디코더부(1220)에 의해 수신된다. 메인 블록 디코더부(1240)는 어드레스(도시되지 않음)를 수신하고 블록 디코드 라인(1250 및 1260)을 생성한다. 블록 디코드 라인(1250 및 1260)은 서브-워드 디코더부(1220)에 의해 수신된다. 서브-워드 디코더부(1220)는 서브-워드 라인(1230)을 생성한다.

메인 블록 디코더부(1240)는 논리 회로(1242 및 1244)를 포함한다. 논리 회로(1242 및 1244)는 도 8, 도9, 도 10, 또는 도 11에 각각 도시된 논리 회로(800, 900, 1000, 또는 1100)과 동일한 형태이다.

메인 워드 디코더부(1210)는 입력 회로(1212)와, 드라이버 회로(1214), 및 부하 회로(1216)를 포함한다. 메인 워드 디코더부(1210)는 도 2의 디코더 회로(200)와 유사하다. 그러나, 드라이버 회로(1214)는 도 2의 실시예의 드라이버 회로(220)와는 상이하다. 드라이버 회로(1214)는 트랜지스터(N51 및 N52)를 포함한다. 트랜지스터(N51 및 N52)는 인버터로서 동작하도록 구성되고 부하 회로(1216)에 대한 피드백 신호로서 동작하는 인버터 출력을 구비한다. 트랜지스터(N51 및 N52)도 또한 n-채널 IGFETs이다.

메인 워드 디코더부(1210)의 선택된 상태에서, 입력(A12, B12, 및 C12)은 각각 논리 하이, 하이, 및 로우이다. 비선택된 상태에서, 입력(A12, B12, 또는 C12)의 하나는 각각 논리 로우, 로우, 또는 하이이다.

비선택된 상태에서, 논리 평가 노드(V11)는 하이 논리 레벨에 있고, 트랜지스터(N51)는 온되고 트랜지스터(N52)는 오프된다. 트랜지스터(N51)는 VCC-Vt(여기서 Vt는 n-채널 IGFET(N51)의 임계 전압)의 전압 레벨을 출력한다. 이 전압 레벨은 트랜지스터(P18)의 게이트에 피드백된다. 따라서, p-채널 IGFET(P18)는 완전히 오프되지 않고, 하이 임피던스 상태에 있게 된다. 이에 의해 논리 평가 노드(V12)는 하이 전압 레벨로 유지되고 플로팅되는 것으로 간주되지 않는다. 따라서, 논리 하이 레벨은 인버터(INV27)를 통해 전송되어 트랜지스터(N54)를 비도전 또는 오프 상태로 유지하는 논리 로우 출력을 생성한다. 트랜지스터(N53)가 트랜지스터(N530의 게이트에서 VCC-Vt의 전압 레벨을 생성하는 상태에서, 메인 워드 라인(D12)은 VCC-2Vt의 전압 레벨(논리 하이로 간주됨)에 있게 되는데, 여기서 Vt는 n-채널 IGFETs(N51 및 N53)의 임계 전압이다.

메인 워드 디코더부(1210)가 비선택된 상태에서 선택된 상태로 전환할 때, 입력(A12 및 B12)은 각각 트랜지스터(N49 및 N50)를 온시키는(도전시키는) 논리 하이가 된다. 이대 타이밍 제어 회로(도시되지 DSGDMA)는 입력(C12)(크리티컬 경로)의 타이밍을 설정하여, 입력(C12)이 논리 로우로 전환한다. 따라서, 논리 평가 노드(V12)는 논리 로우 레벨로 풀다운된다. 인버터(INV23)는 논리 하이를 트랜지스터(N54)의 게이트에 인가하여, 트랜지스터(N54)를 온시킨다. 트랜지스터(N52)는 논리 로우를 트랜지스터(N53)의 게이트에 인가하여, 트랜지스터(N53)를 오프시킨다. 트랜지스터(N54)가 온되고 트랜지스터(N53)가 오프된 상태에서, 메인 워드 라인(D12)은 VSS로 풀다운되고 논리 로우 레벨이 된다.

트랜지스터(N52)가 온되고 트랜지스터(N53)가 오프된 상태에서, 논리 로우 레벨은 피드백 신호로서 트랜지스터(P18)의 게이트에 인가되어, 트랜지스터(P18)를 온시킨다. 트랜지스터(P18)는 트랜지스터(N49 및 N50)보다 약하기 때문에, 트랜지스터(N49 및 N50)에 의해 과구동된다. 이에 의해, 평가 노드(V12)는 논리 로우 레벨로 유지된다.

논리 평가 노드9V12)를 풀업함으로써, 트랜지스터(P18)는 입력(A12, B12, 및 C12)이 비선택된 상태를 나타낼 때 메인 워드 디코더부(1210)가 비선택된 상태로 다시 전환하는 속도를 향상시킨다. 입력(A12, B12, 또는 C12)의 하나가 비선택된 상태를 나타낼 때, 트랜지스터(P18)는 평가 노드(V12)를 하이 논리 레벨로 풀업하고, 이에 의해 메인 워드 라인(D12)은 VCC-2Vt의 전압에서 래치된다.

블록 디코드 라인(1250 및 1260)은 VCC-Vt에서 VSS로의 감소된 전압 스윙을 갖는다. 블록 디코드 라인(1250 및 1260)은 VCC-Vt의 전압 레벨을 가질 때, 트랜지스터(N55 및 N56)는 인에이블되거나 온된다. 블록 디코드 라인(1250 및 1260)이 VSS의 전압 레벨을 가질 때, 트랜지스터(N55 및 N56)는 디스에이블되거나 오프된다. 크리티컬 속도 경로는 입력(C12)과 메인 워드 라인(D12)으로서 지정된다. 따라서, 블록 디코드 라인(1250 및 1260)뿐만 아니라 입력(A12 및 B12)은 입력(C12) 및 메인 워드 라인(D12)보다 더 이른 시간에서 인에이블 상태에 놓이게 된다.

상대적으로 큰 용량의 메인 워드 라인(D12)은 VCC-2Vt에서 VSS로의 감소된 전압 스윙을 갖는다. 블록 디코드 라인(1250 및 1260)은 VCC-Vt에서 VSS로의 감소된 전압 스윙을 갖는다. 이들 감소된 전압 스윙은 소비 전력을 감소시키며 메모리 장치의 디코드 회로의 동작 속도를 향상시킨다.

본 실시예의 부하 트랜지스터(P2, P3, P4, P5, P11, P13, P14, P15, P17, 및 P18)의 제어 게이트에 인가되는 신호는 부하 제어 신호로서 개념화된다.

상기 상술된 실시예는 예증적인 것이며 본 발명은 이들 실시예에 제한되지 않는다. 예를 들면, 구동 회로가 논리 출력을 생성하는 두 개의 n-채널 IGFETs를 포함하며 논리 출력이 p-채널 IGFET 부하에 피드백되는 실시예가 설명되었다. 또한 논리 회로가 논리 출력을 생성하는 두 개의 p-채널 IGFETs를 포함하며, 논리 출력이 n-채널 IGFET 부하에 피드백되는 예가 설명되었다. 이 경우, 소스 구동 크리티컬 경로는 입력 회로의 p-채널 IGFET에 결합된다. 트랜지스터 도전 형태와 전원은 반대가 될 수도 있다. 그러나, 이것은 논리 회로의 동작 속도에 악영향을 줄 수도 있다.

상기 실시예에서 상술된 논리 회로가 반도체 메모리 장치에서의 어드레스 디코딩에 관해서 설명되었지만, 출력 전압 스윙 및/또는 부하 용량 향상이 요구되는 다중단 조합 로직에서도 논리 회로는 사용될 수 있다.

기본적인 논리 회로가 한 도전 형태의 수직으로 적층된 트랜지스터를 갖는 입력 회로를 포함하는 실시예가 상술되었다. 크리티컬 타이밍 경로는 수직으로 적층된 트랜지스터의 소스 영역에 결합된 입력 신호를 포함할 수도 있다. 입력 회로는 논리 평가 노드에서 부하 회로에 결합될 수도 있다. 출력 회로는 논리 평가 노드를 수신하고 감소된 전압 스윙을 갖는 논리 출력을 생성한다. 부하 회로는 출력 회로로부터의 피드백 신호를 수신하고 부하 회로의 임피던스를 능동적으로 제어한다.

기본적인 논리 회로는 제 1의 논리 회로가 후속하는 논리 회로의 소스 구동 입력에 결합된 출력을 구비하는 다중단 논리 회로에 사용될 수도 있다. 이에 의해다중단 논리 회로는 감소된 전압 스윙 및/또는 감소된 용량 부하를 갖는 신호를 구비하게 된다.

게이트 입력이 감소된 전압 스윙(예를 들면 VCC-Vt)을 가지며 소스 구동 입력이 더 감소된 전압 스윙(예를 들면 VCC-2Vt)을 갖는 디코더 구성이 설명되었다. 이것은 동작 속도를 더 증가시키며 소비 전력을 감소시킨다.

입력이 레일-레일 전압 스윙을 가지며 감소된 전압 스윙을 갖는 논리 회로가 상술되었다. 능동적으로 제어되는 부하는 논리 회로 동작 속도를 향상시킨다.

입력 회로를 통한 전류 소모가 감소되는 논리 회로가 상술되었다. 능동적으로 제어되는 부하는 논리 회로가 선택된 상태에 있을 때 관통 전류를 감소시킨다.

상기 상술된 실시예에 따른 논리 회로에 있어서, 부하 회로는 논리 평가 노드가 플로팅하는 것을 방지하기 위해 온된다. 부하 회로는 하이 임피던스 온 상태와 로우 임피던스 온 상태를 갖는다.

따라서, 본원에서 여러 특정 실시예가 상술되었지만, 본 발명은 이에 제한되지 않고 본 발명의 취지와 영역을 벗어나지 않는 범위 내에서 여러 가지 변형, 수정, 및 대체가 가능하다. 따라서, 본 발명은 첨부된 특허청구범위에 의해서만 제한되는 것으로 이해되어져야 한다.

Claims

제 1의 전원 전압을 갖는 제 1의 전원과;

제 2의 전원 전압을 갖는 제 2의 전원과;

논리 평가 노드에 결합된 드레인과 제 1의 입력 신호를 수신하도록 결합된 게이트를 구비하는 제 1의 도전형의 제 1의 입력 IGFET를 포함하는 입력 회로와;

상기 제 1의 전원에 결합된 소스와, 상기 논리 평가 노드에 결합된 드레인, 및 부하 제어 신호를 수신하도록 결합된 게이트를 구비하는 제 2의 도전형의 제 1의 부하 IGFET를 포함하는 부하 회로; 및

상기 논리 평가 노드를 수신하고 상기 제 1 및 제 2의 전원에 대한 레일-레일 스윙(rail-to-rail swing)보다 더 작은 전압 스윙을 갖는 논리 출력을 생성하도록 결합된 출력 회로를 포함하고,

상기 부하 제어 신호는 상기 제 1의 전원과 상기 제 2의 전원 사이의 전압 진폭보다 더 작은 전압 진폭을 갖는 것을 특징으로 논리 회로.
제 1항에 있어서,

상기 부하 제어 신호는 상기 논리 출력인 것을 특징으로 하는 논리 회로.
제 2항에 있어서,

상기 입력 IGFET는 제 2의 입력 신호를 수신하도록 결합된 소스를 포함하는 것을 특징으로 하는 논리 회로.
제 3항에 있어서,

상기 출력 회로는 상기 제 1의 전원에 결합된 드레인과, 상기 논리 출력에 결합된 소스, 및 상기 논리 평가 노드에 결합된 게이트를 구비하는 제 1의 도전형의 제 1의 드라이버 IGFET와, 상기 논리 출력에 결합된 드레인과, 상기 제 2의 전원에 결합된 소스, 및 상기 논리 평가 노드에 결합된 게이트를 구비하는 제 1의 도전형의 제 2의 드라이버 IGFET를 포함하는 것을 특징으로 하는 논리 회로.
제 4항에 있어서,

상기 출력 회로는 상기 논리 평가 노드에 결합된 입력과 상기 제 1의 드라이버 IGFET의 게이트에 결합된 출력을 구비하는 제 1의 인버터를 더 포함하는 것을 특징으로 하는 논리 회로.
제 5항에 있어서,

상기 입력 회로는 상기 제 1의 입력 IGFET의 드레인에 결합된 소스와, 상기 논리 평가 노드에 결합된 드레인, 및 제 3의 입력 신호에 결합된 게이트를 구비하는 제 1의 도전형의 제 2의 입력 IGFET를 더 포함하는 것을 특징으로 하는 논리 회로.
제 1항에 있어서,

상기 부하 회로는 상기 제 1의 전원에 결합된 소스와, 상기 논리 평가 노드에 결합된 드레인, 및 상기 제 1의 전원에 결합된 게이트를 구비하는 제 2의 도전형의 제 2의 부하 IGFET를 더 포함하는 것을 특징으로 하는 논리 회로.
제 1항에 있어서,

상기 부하 회로는 상기 부하 제어 신호의 전압 스윙을 상기 제 1 및 제 2의 전원에 대한 레일-레일 스윙보다 작은 전압 스윙으로 제한하는 전압 제한 IGFET를 포함하는 것을 특징으로 하는 논리 회로.
제 1항에 있어서,

상기 제 1의 도전형의 상기 제 1의 입력 IGFET는 n-채널 IGFET이고, 상기 제 2의 도전형의 상기 제 1의 부하 IGFET는 p-채널 IGFET인 것을 특징으로 하는 논리 회로.
제 1의 전원 전압을 갖는 제 1의 전원과;

제 2의 전원 전압을 갖는 제 2의 전원과;

논리 평가 노드에 결합된 드레인과 제 1의 입력 신호를 수신하도록 결합된 게이트를 구비하는 제 1의 도전형의 제 1의 입력 IGFET를 포함하는 입력 회로와;

상기 제 1의 전원에 결합된 소스와, 상기 논리 평가 노드에 결합된 드레인, 및 상기 제 1 및 제 2의 전원에 대한 레일-레일 스윙보다 작은 전압 스윙을 갖는 부하 제어 신호를 수신하도록 결합된 게이트를 구비하는 제 2의 도전형의 제 1의부하 IGFET를 포함하는 부하 회로; 및

상기 논리 평가 노드를 수신하고 상기 제 1 및 제 2의 전원에 대한 레일-레일 스윙보다 작은 전압 스윙을 갖는 논리 출력을 생성하도록 결합된 출력 회로를 포함하는 것을 특징으로 하는 논리 회로.
제 10항에 있어서,

상기 출력 회로는,

상기 제 1의 전원에 결합된 드레인과, 상기 논리 출력에 결합된 소스, 및 상기 논리 평가 노드에 결합된 게이트를 구비하는 제 1의 도전형의 제 1의 드라이버 IGFET; 및

상기 논리 출력에 결합된 드레인과, 상기 제 2의 전원에 결합된 소스, 및 상기 논리 평가 노드에 결합된 게이트를 구비하는 제 1의 도전형의 제 2의 드라이버 IGFET를 더 포함하는 것을 특징으로 하는 논리 회로.
제 11항에 있어서,

상기 출력 신호는 상기 부하 제어 신호인 것을 특징으로 하는 논리 회로.
제 11항에 있어서,

상기 부하 회로는 상기 부하 제어 신호의 전압 스윙을 제한하는 제 1의 도전형의 전압 제한 IGFET를 더 포함하는 것을 특징으로 하는 논리 회로.
제 13항에 있어서,

상기 부하 회로는 상기 전압 제한 IGFET의 게이트와 상기 논리 평가 노드 사이에 결합된 지연 장치를 더 포함하는 것을 특징으로 하는 논리 회로.
제 11항에 있어서,

상기 드라이버 회로는 상기 제 1의 전원에 결합된 드레인과, 상기 제 1의 드라이버 IGFET의 게이트에 결합된 소스, 및 상기 논리 평가 노드에 결합된 게이트를 구비하는 제 1의 도전형의 드라이버 전압 제어 IGFET를 더 포함하고,

상기 제 1의 드라이버 IGFET의 게이트의 전압 스윙은 상기 제 1 및 제 2의 전원에 대한 레일-레일 전압 스윙보다 더 작은 것을 특징으로 하는 논리 회로.
제 1의 전원 전압을 갖는 제 1의 전원과;

제 2의 전원 전압을 갖는 제 2의 전원과;

상기 제 1 및 제 2의 전원에 대한 레일-레일 스윙보다 더 작은 전압 스윙을 갖는 제 1의 논리 출력과 다수의 제 1의 논리 입력을 구비하며, 상기 제 1 및 제 2의 전원에 결합된 제 1의 논리 회로; 및

상기 제 1 및 제 2의 전원에 대한 레일-레일 스윙보다 더 작은 전압 스윙을 갖는 제 2의 논리 출력과 다수의 제 2의 논리 입력을 구비하며, 상기 제 1 및 제 2의 전원에 결합된 제 2의 논리 회로를 포함하고,

상기 제 1의 논리 입력의 적어도 하나는 제 1의 논리 소스 구동 신호를 수신하도록 결합된 제 1의 논리 소스 구동 입력을 포함하고,

상기 다수의 제 2의 논리 입력은 제 2의 논리 소스 드라이버 입력을 포함하며,

상기 제 1의 논리 출력은 상기 제 2의 논리 소스 구동 입력에 결합되는 것을 특징으로 하는 다중단 논리 회로.
제 16항에 있어서,

상기 다중단 논리 회로는 반도체 메모리용 디코더이고, 상기 다중단 논리 회로는 상기 제 2의 논리 소스 구동 입력에서 상기 제 1의 논리 출력을 수신하고 제 2의 논리 게이트 입력에서 적어도 하나의 다른 논리 입력을 수신하도록 결합된 상기 제 2의 논리 회로를 더 포함하는 것을 특징으로 하는 다중단 논리 회로.
제 17항에 있어서,

상기 제 1 및 제 2의 전원에 대한 레일-레일 스윙보다 더 작은 전압 스윙을 갖는 제 2의 논리 게이트 입력을 생성하며, 상기 제 1 및 제 2의 전원에 결합된 제 3의 논리 회로를 더 포함하며,

상기 제 2의 논리 게이트 입력은 상기 제 1의 논리 출력의 전압 스윙보다 더 큰 전압 스윙을 갖는 것을 특징으로 하는 다중단 논리 회로.
제 16항에 있어서,

상기 다수의 제 1의 논리 입력은 반도체 메모리 장치의 어드레스 신호로부터 얻어지는 것을 특징으로 하는 다중단 논리 회로.
제 16항에 있어서,

상기 제 1 및 제 2의 전원에 대한 레일-레일 스윙보다 더 작은 전압 스윙을 갖는 제 3의 논리 출력과 다수의 제 3의 논리 입력을 구비하며, 상기 제 1 및 제 2의 전원에 결합된 제 3의 논리 회로를 더 포함하고,

상기 다수의 제 3의 논리 입력은 제 3의 논리 소스 구동 입력을 포함하고,

상기 제 2의 논리 출력은 상기 제 3의 논리 소스 구동 입력에 결합되는 것을 특징으로 하는 다중단 논리 회로.