KR100526866B1

KR100526866B1 - 반도체 메모리 장치의 리던던트 프리디코더

Info

Publication number: KR100526866B1
Application number: KR1019980023110A
Authority: KR
Inventors: 서영호
Original assignee: 삼성전자주식회사
Priority date: 1998-06-19
Filing date: 1998-06-19
Publication date: 2006-02-28
Also published as: KR20000002392A

Abstract

본 발명은 반도체 메모리 장치의 리던던트 프리디코더를 공개한다. 그 회로는 전원전압에 연결되고 제어신호에 응답하여 제1라인을 프리차지하기 위한 프리차지 트랜지스터, 제어신호에 응답하여 리던던트 디코딩 동작을 인에이블하기 위하여 접지전압을 제2라인에 연결하는 디코딩 인에이블 트랜지스터, 제1라인에 연결된 일측들을 가진 2n개의 퓨즈들, 2n개의 퓨즈들의 타측들과 제2라인사이에 각각 연결되고 n개의 어드레스 신호 및 반전된 n개의 어드레스 신호에 응답하는 2n개의 NMOS트랜지스터들, 반전 제어신호에 응답하여 인에이블되고 제1라인으로 부터의 신호와 기준전압과를 비교증폭하고 반전된 리던던시 신호를 출력하기 위한 증폭기, 및 리던던시 신호를 래치하여 출력하기 위한 래치로 구성되어 있다. 따라서, 소비 전류를 감소하고, 동작 속도를 빠르게 할 수 있다.

Description

반도체 메모리 장치의 리던던트 프리디코더

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 소비 전류를 감소할 수 있는 리던던트 프리디코더에 관한 것이다.

반도체 메모리 장치의 리던던시(redundancy) 기술은 불량인 메모리 셀을 리던던트 메모리 셀로 대치하는 방법이다. 그런데, 이 리던던시 기술을 구현하기 위해서는 테스트를 수행함에 의해서 메모리 셀에 불량이 발생하면 이 불량이 난 셀의 어드레스를 기억하고, 이 어드레스가 외부에서 인가되면 불량인 메모리 셀을 선택하는 것이 아니라, 리던던트 메모리 셀을 선택하도록하기 위한 리던던트(redundant) 프리디코더(predecoder)가 필요하다.

즉, 리던던트 프리디코더는 불량인 메모리 셀의 어드레스를 전기적, 혹은 물리적인 방법으로 기억시킨 후, 불량인 메모리 셀의 어드레스가 외부에서 인가되면 이를 인식하여 불량인 메모리 셀 대신 리던던트 메모리 셀을 선택하도록 하는 것이다.

그런데, 종래의 반도체 메모리 장치의 리던던트 프리디코더는 동작 속도가 느릴뿐만아니라 메모리 장치가 구동되는 동안 DC전류를 계속 소모하므로 리던던시 동작시에는 불량이 아닌 정상 메모리 셀이 선택되는 동작시보다 리던던트 메모리 셀의 워드 라인을 구동하는 시간이 많이 소모되어 동작시 소비 전류가 증가하는 단점이 있었다.

본 발명의 목적은 구동 속도가 빠르면서, 소비 전류도 감소시킬 수 있는 반도체 메모리 장치의 리던던트 프리디코더를 제공하는데 있다.

이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 리던던트 프리디코더는 정상 동작시에는 제어신호에 응답하여 출력신호 발생라인을 프리차지하고, 리던던시 동작시에는 상기 제어신호에 응답하여 리던던시 디코딩 동작을 수행하기 위한 디코딩 수단, 상기 제어신호의 반전된 신호에 응답하여 인에이블되고 상기 디코딩 수단의 출력신호 발생라인으로 부터의 신호와 기준전압을 비교, 증폭하고 반전하여 리던던시 신호를 발생하기 위한 증폭수단, 및 상기 증폭수단의 출력신호를 래치하기 위한 래치를 구비한 것을 특징으로 한다.

상기 디코딩 수단은 상기 전원전압에 연결되고 제어신호에 응답하여 상기 디코딩 수단의 출력신호 발생라인을 프리차지하기 위한 프리차지 수단, 상기 제어신호에 응답하여 리던던트 디코딩 동작을 인에이블하기 위하여 제2라인에 접지전압을 연결하는 디코딩 인에이블 수단, 상기 제1라인에 연결된 일측들을 가진 2n개의 리던던트 어드레스 프로그램 수단들, 및 상기 2n개의 리던던트 어드레스 프로그램 수단들의 타측들과 상기 제2라인사이에 각각 연결되고 n개의 어드레스 신호 및 반전된 n개의 어드레스 신호에 응답하는 2n개의 스위칭 수단들을 구비한 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 리던던트 프리디코더를 설명하기 전에 종래의 반도체 메모리 장치의 리던던트 프리디코더를 설명하면 다음과 같다.

도1은 종래의 반도체 메모리 장치의 리던던트 프리디코더의 회로도로서, 전원전압(Vdd)이 인가되는 소스와 접지전압에 연결된 게이트를 가진 PMOS트랜지스터(10), PMOS트랜지스터(10)의 드레인과 접지전압사이에 병렬로 연결되고 어드레스들(RA0, RA1, ..., RAn-1)에 의해서 각각 제어되고 각각 직렬 연결된 n개의 퓨즈들(12-1, 12-2, ..., 12-n)과 NMOS트랜지스터들(16-1, 16-2, ..., 16-n), PMOS트랜지스터(10)의 드레인과 접지전압사이에 병렬로 연결되고 어드레스들(RA0B, RA1B, ..., RAn-1B)에 의해서 각각 제어되고 각각 직렬 연결된 n개의 퓨즈들(14-1, 14-2, ..., 14-n)과 NMOS트랜지스터들(18-1, 18-2, ..., 18-n), 및 퓨즈들(12-1, 12-2, ..., 12-n, 14-1, 14-2, ..., 14-n)의 공통점으로 부터의 신호(PRA)를 반전하여 리던던트 어드레스 신호(RA)를 출력하는 인버터(20)로 구성되어 있다.

도2는 도1의 회로에서 퓨즈들(14-1, 14-2, ..., 14-n)을 절단한 구성을 나타내는 것으로, n개의 어드레스 신호들(RA0, RA1, ..., RAn-1)이 모두 "로우"레벨일 때, 이 어드레스에 의해서 지정된 메모리 셀에 불량이 발생해서, 이 불량난 메모리 셀을 리던던트 메모리 셀로 대치하기 위한 프리디코더의 구성으로, 퓨즈들(14-1, 14-2, ..., 14-n)을 모두 절단하여 구성되어 있다.

도3은 도2에 나타낸 구성의 동작을 설명하기 위한 타이밍도이다.

PMOS트랜지스터(10)는 접지전압이 인가되어 있으므로 항상 온된 상태로 있게 된다. 클럭신호(CLK)가 발생하면, 클럭신호(CLK)에 응답하여 어드레스 신호(Ai)가 발생하게 된다. 이때, 불량이 난 메모리 셀의 어드레스 신호(RA0, RA1, ..., RAn-1)인 "00...0"가 입력되면, n개의 NMOS트랜지스터들(16-1, 16-2, ..., 16-n)이 오프된다. 그러면, 퓨즈들(12-1, 12-2, ..., 12-n)의 공통점으로 출력되는 신호(PRA)가 "하이"레벨이 되고, 인버터(20)의 출력신호(RA)는 "로우"레벨이 된다. 이와같이 신호(RA)가 "로우"레벨이 되면 리던던시 동작이 시작되어, 불량난 메모리 셀은 디스에이블되고 리던던트 메모리 셀이 지정된다.

만일, 어드레스 신호들(RA0, RA1, ..., RAn-1)중의 하나의 신호라도 "하이"레벨이 되면, n개의 NMOS트랜지스터들(16-1, 16-2, ..., 16-n)중의 하나가 온되어, 퓨즈들(12-1, 12-2, ..., 12-n)의 공통점을 통하여 와이어드-오아(Wired-OR)됨으로써 신호(PRA)가 "로우"레벨이 된다. 따라서, 인버터(20)의 출력신호(20)는 "하이"레벨이 되어, 리던던시 동작이 아닌 정상 동작으로 전환하게 된다.

즉, 종래의 리던던트 프리디코더는 리던던시 동작시에는 신호(PRA)가 "하이"레벨이 되고, 인버터(20)의 출력신호(RA)가 "로우"레벨이 되어 리던던시 동작이 수행되고, 하나이상의 어드레스 신호라도 "하이"레벨이 되면 신호(PRA)가 "로우"레벨이 되고, 신호(RA)가 "하이"레벨로 되어 정상 동작이 진행된다.

그런데, 종래의 리던던트 프리디코더는 정상 동작시에는 동작 기간동안 계속적으로 DC전류가 PMOS트랜지스터(10)를 통하여 NMOS트랜지스터들(16-1, 16-2, ..., 16-n)을 통하여 흐르므로 소비 전류가 불필요하게 증가하게 되고, 상대적으로 큰 부하를 가지고 있는 와이어드-오아 구성의 출력신호(PRA)를 입력으로 하는 인버터(20)의 응답시간은 느릴 수 밖에 없다. 이는 인버터(20)가 와이어드-오아 구성의 출력신호(PRA)에 응답하기 위해서는 적어도 와이어드-오아 구성의 신호 천이가 1/2Vdd는 되어야 하기 때문이다. 또한, 상대적으로 느린 와이어드-오아 구성의 신호 천이 속도에 비례하여 느린 신호(RA)의 천이는 전체 메모리 장치의 동작 속도를 느리게 하여 장치의 특성 열화를 초래하게 된다는 문제점이 있었다.

즉, 외부의 클럭신호(CK)를 기준으로 하여 정상 동작에서 리던던시 동작으로 전환함을 인식하게 하는 신호(RA)가 "하이"레벨에서 "로우"레벨로 천이하는 지연시간(T1)과 리던던시 동작에서 정상 동작으로 전환함을 인식하게 신호(RA)가 "로우"레벨에서 "하이"레벨로 천이하는 지연시간(T2)가 느리면 상대적으로 전체 메모리 장치의 동작속도를 느리게 하여 장치의 특성 열화를 초래하게 되며, 정상 동작시에는 동작 수행 기간동안 계속적으로 PMOS트랜지스터(10)를 통하여 DC전류가 NMOS트랜지스터들로 흐르게되어 동작시 소비 전류가 불필요하게 증가하게 된다.

도4는 본 발명의 반도체 메모리 장치의 리던던트 프리디코더의 구성을 나타내는 것으로, 디코더(100), 증폭부(110), 기준전압 발생부(120), 및 래치(130)로 구성되어 있다.

각각의 구성 및 기능을 설명하면 다음과 같다.

디코더(100)는 프리차지 트랜지스터(P), 디코더 인에이블 트랜지스터(N), 및 도1에 나타낸 퓨즈들(12-1, 12-2, ..., 12-n, 14-1, 14-2, ..., 14-n)과 NMOS트랜지스터들(16-1, 16-2, ..., 16-n, 18-1, 18-2, ..., 18-n)로 구성되어 있다. 단지 NMOS트랜지스터들(16-1, 16-2, ..., 16-n, 18-1, 18-2, ..., 18-n)의 소스들이 접지전압이 아니라 디코더 인에이블 트랜지스터(N)의 드레인에 연결된 것이 다를 뿐이다.

프리차지 트랜지스터(P)는 전원전압(Vdd)에 연결된 소스와 제어신호(PRE)가 인가되는 게이트와 디코더(100)의 출력신호(PRA) 발생단자에 연결된 드레인을 가진 PMOS트랜지스터로, "로우"레벨의 제어신호(PRE)에 응답하여 출력신호(PRA) 발생라인이 프리차지되도록 한다.

디코더 인에이블 트랜지스터(N)는 접지전압에 연결된 소스와 제어신호(PRE)가 인가되는 게이트와 디코더를 구성하는 NMOS트랜지스터들의 소스 공통점에 연결된 드레인을 가진 NMOS트랜지스터로, "하이"레벨의 제어신호(PRE)에 응답하여 디코딩 동작을 인에이블한다.

디코더(100)는 불량이 난 셀의 어드레스를 퓨즈를 절단함에 의해서 프로그래밍하여 불량이 난 셀의 어드레스가 입력되면 NMOS트랜지스터들을 모두 오프함에 의해서 신호(PRA)를 "하이"레벨로 한다.

기준전압 발생부(120)는 증폭부(110)로 비교 기준전압을 출력한다.

증폭부(110)는 반전 제어신호(PREB)에 응답하여 신호(PRA)와 기준전압(VREF)의 차를 증폭하고 반전하여 신호(RA)를 출력한다.

래치(130)는 증폭부(110)의 출력신호(RA)를 래치한다.

도5는 본 발명의 반도체 메모리 장치의 리던던트 프리디코더의 상세 구성을 나타내는 회로도로서, 디코더(100)의 구성은 도4에 나타낸 것과 동일하며 도4의 구성 설명에서 기술하였다.

증폭부(50)는 전원전압(Vdd)이 인가되는 소스와 제어신호(PREB)가 인가되는 게이트를 가진 PMOS트랜지스터(51), 제어신호(PREB)를 반전하는 인버터(52), PMOS트랜지스터(51)의 드레인에 연결된 소스와 게이트와 공통 연결된 드레인을 가진 PMOS트랜지스터(53), PMOS트랜지스터(51)의 드레인에 연결된 소스와 PMOS트랜지스터(53)의 게이트에 연결된 게이트를 가진 PMOS트랜지스터(54), 신호(PRA)가 인가되는 게이트와 PMOS트랜지스터(53)의 드레인에 연결된 드레인을 가진 NMOS트랜지스터(55), 기준전압(Vref)이 인가되는 게이트와 PMOS트랜지스터(54)의 드레인에 연결된 드레인을 가진 NMOS트랜지스터(56), 및 인버터(52)의 출력신호가 인가되는 게이트와 NMOS트랜지스터(55)의 소스에 연결된 드레인과 접지전압에 연결된 소스를 가진 NMOS트랜지스터(57)로 구성되어 있다. 이 구성은 일반적인 증폭기의 구성으로, "로우"레벨의 제어신호(PRE)에 응답하여 인에이블되고, 신호(PRA)가 기준전압(VREF)보다 작으면 두 신호의 차를 증폭하고 반전하여 "로우"레벨의 출력신호(RA)를 발생한다. 반대로, 신호(PRA)가 기준전압(VREF)보다 크면 두 신호의 차를 증폭하고 반전하여 "하이"레벨의 출력신호(RA)를 발생한다. 이와같이 구성함으로써 신호(PRA)가 1/2Vdd가 될 때까지 기다릴 필요가 없으며, 또한 상대적으로 느린 신호(PRA)의 천이가 1/2Vdd가 될 때까지 기다릴 필요가 없으며, 신호(PRA)의 천이에 무관하게 증폭하고 반전하여 신호(RA)를 발생함으로 신호(RA)의 빠른 천이가 전체적인 반도체 장치의 동작 속도를 빠르게 한다.

기준전압 발생회로(60)는 전원전압(Vdd)과 접지전압사이에 직렬 연결된 저항들(R1, R2)로 구성되어 있다. 저항들(R1, R2)에 의해서 분배된 기준전압(Vref)을 발생한다. 도8은 전원전압(Vdd)에 대한 기준전압(Vref)의 변화를 나타내는 그래프로서, 전원전압(Vdd)에 대하여 발생되는 기준전압(Vref)은 도8에 나타낸 일정 전압차(Vx)를 벗어나지 않는 전압이 되게 한다.

래치(70)는 증폭기(50)의 출력단자에 연결된 입력단자를 가진 인버터(72), 및 인버터(72)의 출력단자에 연결된 입력단자와 인버터(72)의 입력단자에 연결된 출력단자를 가진 인버터(74)로 구성되어 있다. 그래서, 신호(RA)를 래치하여 출력한다.

도6은 도5에 나타낸 구성에서 퓨즈들(14-1, 14-2, ..., 14-n)을 절단한 구성을 나타내는 것으로, n개의 어드레스 신호(RA0, RA1, ..., RAn-1)가 모두 "로우"레벨인 메모리 셀이 불량으로 판단된 경우의 리던던트 프리디코더를 프로그래밍한 것이다. 즉, n개의 퓨즈들(14-1, 14-2, ..., 14-n)을 모두 절단하여 구성한 것을 나타낸 것이다. 만일, n개의 어드레스 신호(RA0, RA1, ..., RAn-1)중 신호(RA0)가 "하이"레벨이고, 나머지 신호(RA1, RA2, ..., RAn-1)가 모두 "로우"레벨인 메모리 셀이 불량으로 판단된 경우에는 도6에 나타낸 회로 구성에서, 퓨즈(12-1)의 연결을 끊고 도5에 나타낸 퓨즈(14-1)을 그대로 연결하고, 나머지 퓨즈들의 구성은 도6에 나타낸 회로 구성에서와 같이 구성하면 된다.

도7은 본 발명의 반도체 메모리 장치의 리던던트 프리디코더의 동작을 설명하기 위한 타이밍도로서, 도6 및 도7을 이용하여 본 발명의 반도체 메모리 장치의 리던던트 프리디코더의 동작을 설명하면 다음과 같다.

정상 동작 수행시에는 제어신호(PRE)가 "로우"레벨이고, 이 신호(PRE)는 정상 동작 수행시에 "로우"레벨을 유지하고, 리던던시 동작 수행시에 "하이"레벨이 되도록 내부적으로 발생시켜 주면 된다. 그래서, 도7에 나타낸 것과 같이 신호(PRE)가 발생된다고 하면, 제어신호(PRE)가 "로우"레벨일 때 PMOS트랜지스터(P)는 온되고, NMOS트랜지스터(N)는 오프되어 신호(PRA) 라인이 프리차지된다. 그리고, 증폭부(50)가 디스에이블됨으로 증폭부(50)의 동작이 디스에이블된다. 그러면, 신호(RA)는 래치(70)에 의해서 래치된 신호를 발생한다. 만일 이전 동작이 정상 동작이었다고 하면, 신호(RA)는 "하이"레벨이 된다.

그리고, 도7에 나타낸 바와 같이 신호(PRA) 라인이 프리차지된 상태에서 불량이 난 메모리 셀의 어드레스(00...0)가 입력되고, 제어신호(PRE)가 "하이"레벨이 되면, PMOS트랜지스터(P)는 오프되고, NMOS트랜지스터(N)는 온되고, NMOS트랜지스터들(16-1, 16-2, ..., 16-n)이 모두 오프되어 디코딩 동작이 수행된다. 이때, 신호(PRA)는 "하이"레벨이 된다. 그리고, 제어신호(PREB)가 "로우"레벨이므로 증폭부(50)는 인에이블되어 신호(PRA)를 증폭하고 반전하여 "로우"레벨의 신호(RA)를 출력하고, 래치(70)에 래치한다. 그리고, 제어신호(PRE)가 다시 "로우"레벨이 되면 신호(PRA) 라인이 프리차지되어 "하이"레벨을 유지하고, 이때, 증폭기(50)는 디스에이블되어 동작하지 않는다. 그러나, 래치(70)에 래치된 "하이"레벨의 신호가 출력된다. 이와같은 방법으로 리던던시 동작이 수행된다.

이 후, 정상인 어드레스 신호(100...0)가 입력되면, 도6에 나타낸 NMOS트랜지스터들(16-1)이 온되어 신호(PRA)는 "로우"레벨로 천이된다.

도3에 나타낸 종래의 리던던트 프리디코더의 정상 동작에서 리던던시 동작으로의 전환 시간(T1)과 리던던시 동작에서 정상 동작으로 전환 시간(T2)은 도7에 나타낸 본 발명의 리던던트 프리디코더의 정상 동작에서 리던던시 동작으로의 전환시간(T3) 및 리던던시 동작에서 정상 동작으로 전환시간(T4)보다 큰 것을 알 수 있다.

상술한 바와 같이 본 발명의 반도체 메모리 장치의 리던던트 프리디코더는 정상 동작시에는 와이어드-오아 구성의 신호(PRA) 라인을 프리차지하고, 래치에 래치된 정상 동작임을 알리는 "하이"레벨의 신호를 출력하고, 리던던시 동작시에는 프리차지된 신호(PRA) 라인을 통하여 고속으로 디코딩된 "하이"레벨의 신호(PRA)를 출력하고, 증폭부에서는 신호(PRA)의 천이를 기다릴 필요없이 기준전압(Vref)과의 비교에 의해 기준전압보다 낮으면 신호(PRA)를 반전하고 증폭하여 "로우"레벨의 신호(RA)를 출력함으로써 빠른 동작을 수행할 수 있다.

그리고, 종래에는 PMOS트랜지스터가 정상 동작시나 리던던시 동작시에 항상 온되었기 때문에 소비 전류가 증가하였으나, 본 발명에서는 PMOS트랜지스터가 제어신호(PRE)에 의해서 동작이 제한됨으로 소비 전류를 감소할 수가 있다.

따라서, 본 발명의 반도체 메모리 장치의 리던던트 프리디코더는 소비 전류를 감소하고, 동작 속도를 빠르게 할 수 있다.

도1은 종래의 반도체 메모리 장치의 리던던트 프리디코더의 회로도이다.

도2는 도1의 구성에서 퓨즈들을 절단한 구성을 나타내는 것이다.

도3은 종래의 반도체 메모리 장치의 리던던트 프리디코더의 동작을 설명하기 위한 타이밍도이다.

도4는 본 발명의 반도체 메모리 장치의 리던던트 프리디코더의 구성을 나타내는 것이다.

도5는 도4에 나타낸 리던던트 프리디코더의 일실시예의 구성을 나타내는 것이다.

도6은 도5에 나타낸 구성에서 퓨즈들을 절단한 구성을 나타내는 것이다.

도7은 본 발명의 반도체 메모리 장치의 리던던트 프리디코더의 동작을 설명하기 위한 타이밍도이다.

도8은 전원전압(Vdd)에 대한 기준전압(Vref)의 변화를 나타내는 그래프이다.

Claims

전원전압에 연결되고 제어신호에 응답하여 제1라인을 프리차지하기 위한 프리차지 수단;

상기 제어신호에 응답하여 리던던트 디코딩 동작을 인에이블하기 위하여 제2라인에 접지전압을 연결하는 디코딩 인에이블 수단;

상기 제1라인에 연결된 일측들을 가진 2n개의 리던던트 어드레스 프로그램 수단들;

상기 2n개의 리던던트 어드레스 프로그램 수단들과 상기 제2라인사이에 각각 연결되고 n개의 어드레스 신호 및 반전된 n개의 어드레스 신호에 응답하는 2n개의 스위칭 수단들;

반전 제어신호에 응답하여 인에이블되고 상기 제1라인으로 부터의 신호와 기준전압과를 비교, 증폭하고 반전하여 리던던시 신호를 출력하기 위한 증폭수단; 및

상기 리던던시 신호를 래치하여 출력하기 위한 래치를 구비한 것을 특징으로 하는 리던던트 프리디코더.
제1항에 있어서, 상기 리던던트 프리디코더는

상기 전원전압과 접지전압사이에 직렬 연결된 두 개의 저항으로 구성되고, 상기 두 개의 저항들의 공통점을 통하여 상기 기준전압을 발생하기 위한 기준전압 발생수단을 더 구비한 것을 특징으로 하는 리던던트 프리디코더.
제1항에 있어서, 상기 프리차지 수단은

전원전압이 인가되는 소스와 상기 제어신호가 인가되는 게이트와 상기 제1라인에 연결된 드레인을 가진 PMOS트랜지스터로 구성된 것을 특징으로 하는 리던던트 프리디코더.
제1항에 있어서, 상기 디코딩 인에이블 수단은

접지전압에 연결된 소스와 상기 제어신호가 인가되는 게이트와 상기 제2라인에 연결된 드레인을 가진 NMOS트랜지스터로 구성된 것을 특징으로 하는 리던던트 프리디코더.
제1항에 있어서, 상기 2n개의 리던던트 어드레스 프로그램 수단들은

각각 퓨즈로 구성된 것을 특징으로 하는 리던던트 프리디코더.
제1항에 있어서, 상기 2n개의 스위칭 수단들은

n개의 어드레스 신호와 반전된 n개의 어드레스 신호가 각각 입력되는 게이트들과 상기 2n개의 어드레스 프로그램 수단들의 타측들에 각각 연결된 드레인들과 상기 제2라인에 연결된 소스들을 가진 NMOS트랜지스터들로 구성된 것을 특징으로 하는 리던던트 프리디코더.
제1항에 있어서, 상기 증폭수단은

상기 반전된 제어신호에 응답하여 상기 기준전압과 상기 제1라인의 전압을 비교, 증폭하고 반전하여 "로우"레벨의 리던던시 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 리던던트 프리디코더.
제1항에 있어서, 상기 래치는

상기 리던던시 신호를 입력하는 입력단자를 가진 제1인버터; 및

상기 제1인버터의 출력신호를 입력하는 입력단자와 상기 제1인버터의 입력단자에 연결된 출력단자를 가진 제2인버터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던트 프리디코더.
정상 동작시에는 제어신호에 응답하여 출력신호 발생라인을 프리차지하고, 리던던시 동작시에는 상기 제어신호에 응답하여 리던던시 디코딩 동작을 수행하기 위한 디코딩 수단;

상기 제어신호의 반전된 신호에 응답하여 인에이블되고 상기 디코딩 수단의 출력신호 발생라인으로 부터의 신호와 기준전압을 비교, 증폭하여 반전된 리던던시 신호를 발생하기 위한 증폭수단; 및

상기 증폭수단의 출력신호를 래치하기 위한 래치를 구비한 것을 특징으로 하는 반도체 메모리 장치의 리던던트 프리디코더.
제9항에 있어서, 상기 리던던트 프리디코더는

상기 전원전압과 접지전압사이에 직렬 연결된 두 개의 저항으로 구성되고, 상기 두 개의 저항들의 공통점을 통하여 상기 기준전압을 발생하기 위한 기준전압 발생수단을 더 구비한 것을 특징으로 하는 리던던트 프리디코더.
제9항에 있어서, 상기 증폭수단은

상기 반전된 제어신호에 응답하여 상기 기준전압과 상기 제1라인의 전압을 비교, 증폭하고 반전하여 "로우"레벨의 리던던시 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 리던던트 프리디코더.
제9항에 있어서, 상기 래치는

상기 리던던시 신호를 입력하는 입력단자를 가진 제1인버터; 및

상기 제1인버터의 출력신호를 입력하는 입력단자와 상기 제1인버터의 입력단자에 연결된 출력단자를 가진 제2인버터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던트 프리디코더.
제9항에 있어서, 상기 디코딩 수단은

상기 전원전압에 연결되고 제어신호에 응답하여 상기 디코딩 수단의 출력신호 발생라인을 프리차지하기 위한 프리차지 수단;

접지전압에 연결되고 상기 제어신호에 응답하여 리던던트 디코딩 동작을 인에이블하기 위하여 제2라인에 접지전압을 연결하는 디코딩 인에이블 수단;

상기 제1라인에 연결된 일측들을 가진 2n개의 리던던트 어드레스 프로그램 수단들; 및

상기 2n개의 리던던트 어드레스 프로그램 수단들의 타측들과 상기 제2라인사이에 각각 연결되고 n개의 어드레스 신호 및 반전된 n개의 어드레스 신호에 응답하는 2n개의 스위칭 수단들을 구비한 것을 특징으로 하는 반도체 메모리 장치의 리던던트 프리디코더.
제13항에 있어서, 상기 프리차지 수단은

상기 전원전압이 인가되는 소스와 상기 제어신호가 인가되는 게이트와 상기 제1라인에 연결된 드레인을 가진 PMOS트랜지스터로 구성된 것을 특징으로 하는 리던던트 프리디코더.
제13항에 있어서, 상기 디코딩 인에이블 수단은

접지전압에 연결된 소스와 상기 제어신호가 인가되는 게이트와 상기 제2라인에 연결된 드레인을 가진 NMOS트랜지스터로 구성된 것을 특징으로 하는 리던던트 프리디코더.
제13항에 있어서, 상기 2n개의 리던던트 어드레스 프로그램 수단들은

각각 퓨즈로 구성된 것을 특징으로 하는 리던던트 프리디코더.
제13항에 있어서, 상기 2n개의 스위칭 수단들은

n개의 어드레스 신호와 반전된 n개의 어드레스 신호가 각각 입력되는 게이트들과 상기 2n개의 어드레스 프로그램 수단의 타측들에 각각 연결된 드레인들과 상기 제2라인에 연결된 소스들을 가진 NMOS트랜지스터들로 구성된 것을 특징으로 하는 리던던트 프리디코더.