JP2000182380A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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Abstract
(57)【要約】
【課題】プリチャージ期間を短縮し、読み出し速度が高
速化する半導体記憶装置の提供。 【解決手段】電流ミラー回路の入力端にドレインを接続
しＹセレクタにソースを接続し、Ｙセレクタの出力ノー
ドを入力とするインバータＩＮＶの出力をゲート入力と
するＮｃｈトランジスタＮ３を含むセンスアンプに、プ
リチャージ信号のアクティブ状態への変化を検出して所
定のパルス幅のワンショット信号を生成する回路１０１
と、ワンショット信号をゲートに入力し、Ｎｃｈトラン
ジスタＮ３のソースの接地への接続をオン・オフ制御す
るＮｃｈトランジスタＮ５と、Ｙセレクタと電源間に直
列接続されたＰｃｈトランジスタＰ４、Ｎｃｈトランジ
スタＮ６を備え、ＰｃｈトランジスタＰ４はプリチャー
ジ信号がアクティブのときオンし、Ｎｃｈトランジスタ
Ｎ６は、インバータの出力をゲート入力とする。
速化する半導体記憶装置の提供。 【解決手段】電流ミラー回路の入力端にドレインを接続
しＹセレクタにソースを接続し、Ｙセレクタの出力ノー
ドを入力とするインバータＩＮＶの出力をゲート入力と
するＮｃｈトランジスタＮ３を含むセンスアンプに、プ
リチャージ信号のアクティブ状態への変化を検出して所
定のパルス幅のワンショット信号を生成する回路１０１
と、ワンショット信号をゲートに入力し、Ｎｃｈトラン
ジスタＮ３のソースの接地への接続をオン・オフ制御す
るＮｃｈトランジスタＮ５と、Ｙセレクタと電源間に直
列接続されたＰｃｈトランジスタＰ４、Ｎｃｈトランジ
スタＮ６を備え、ＰｃｈトランジスタＰ４はプリチャー
ジ信号がアクティブのときオンし、Ｎｃｈトランジスタ
Ｎ６は、インバータの出力をゲート入力とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、半導体記憶装置の読み出し回路に関する。
関し、特に、半導体記憶装置の読み出し回路に関する。
【０００２】
【従来の技術】図５は、従来の半導体記憶装置として、
ＲＯＭ（読み出し専用メモリ）の読み出し部の構成を模
式的に示す図である。図５を参照すると、データ読み出
し高速化を図るために、カレントミラー構成の電流セン
スアンプ回路を用いて構成されており、メモリセルアレ
ー部２０３は、ソースが接地されドレインがデジット線
（ビット線）に接続されゲートにワード線Ｗ１が接続さ
れたメモリセルトランジスタＭＡ、ＭＢを備え、デジッ
ト線を選択するＹセレクタ部２０２は、カラム選択信号
Y１、Y２がそれぞれゲートに入力されデジット線にソー
スを接続しドレイン同士が接続されるＮｃｈ（チャネ
ル）トランジスタＮ１、Ｎ２からなる。
ＲＯＭ（読み出し専用メモリ）の読み出し部の構成を模
式的に示す図である。図５を参照すると、データ読み出
し高速化を図るために、カレントミラー構成の電流セン
スアンプ回路を用いて構成されており、メモリセルアレ
ー部２０３は、ソースが接地されドレインがデジット線
（ビット線）に接続されゲートにワード線Ｗ１が接続さ
れたメモリセルトランジスタＭＡ、ＭＢを備え、デジッ
ト線を選択するＹセレクタ部２０２は、カラム選択信号
Y１、Y２がそれぞれゲートに入力されデジット線にソー
スを接続しドレイン同士が接続されるＮｃｈ（チャネ
ル）トランジスタＮ１、Ｎ２からなる。
【０００３】電流センスアンプ回路２０１は、ソースが
電源ＶＤＤに接続しゲートにプリチャージ信号が入力さ
れるＰｃｈトランジスタＰ１と、ソースが電源ＶＤＤに
接続しゲートとドレインを接続したＰｃｈトランジスタ
Ｐ２と、ソースが電源ＶＤＤに接続しゲートがＰｃｈト
ランジスタＰ２のゲートに共通接続したＰｃｈトランジ
スタＰ３と、を備え、ＰｃｈトランジスタＰ２、Ｐ３は
カレントミラー回路を構成しており、さらにドレインを
ＰｃｈトランジスタＰ２のドレインに接続し、ゲート
を、フィードバックインバータＩＮＶ１の出力に接続
し、ソースを、Ｙセレクタを構成するＮｃｈトランジス
タＮ１、Ｎ２の共通接続されたドレインに接続したＮｃ
ｈトランジスタＮ３と、ドレインをＰｃｈトランジスタ
Ｐ３のドレインに接続し、ゲートを基準電圧に接続し、
ソースを接地したＮｃｈトランジスタＮ４と、を備え、
インバータＩＮＶ１の入力は、Ｙセレクタ部２０２の出
力ノードに接続されており、またＮｃｈトランジスタＮ
４のドレインがインバータＩＮＶ２（反転型出力バッフ
ァ）を介して出力端子に接続されている。
電源ＶＤＤに接続しゲートにプリチャージ信号が入力さ
れるＰｃｈトランジスタＰ１と、ソースが電源ＶＤＤに
接続しゲートとドレインを接続したＰｃｈトランジスタ
Ｐ２と、ソースが電源ＶＤＤに接続しゲートがＰｃｈト
ランジスタＰ２のゲートに共通接続したＰｃｈトランジ
スタＰ３と、を備え、ＰｃｈトランジスタＰ２、Ｐ３は
カレントミラー回路を構成しており、さらにドレインを
ＰｃｈトランジスタＰ２のドレインに接続し、ゲート
を、フィードバックインバータＩＮＶ１の出力に接続
し、ソースを、Ｙセレクタを構成するＮｃｈトランジス
タＮ１、Ｎ２の共通接続されたドレインに接続したＮｃ
ｈトランジスタＮ３と、ドレインをＰｃｈトランジスタ
Ｐ３のドレインに接続し、ゲートを基準電圧に接続し、
ソースを接地したＮｃｈトランジスタＮ４と、を備え、
インバータＩＮＶ１の入力は、Ｙセレクタ部２０２の出
力ノードに接続されており、またＮｃｈトランジスタＮ
４のドレインがインバータＩＮＶ２（反転型出力バッフ
ァ）を介して出力端子に接続されている。
【０００４】図６は、図５に示した従来のＲＯＭの読み
出し回路の読み出し動作を説明するためのタイミングチ
ャートである。
出し回路の読み出し動作を説明するためのタイミングチ
ャートである。
【０００５】ＲＯＭの読み出しタイミングは、通常デジ
ット線のプリチャージ期間、データの読み出しサンプリ
ング期間の繰り返し動作を行っている。
ット線のプリチャージ期間、データの読み出しサンプリ
ング期間の繰り返し動作を行っている。
【０００６】通常、プリチャージ信号の電位がハイ
（Ｈ）→ロウ（Ｌ）へ変化し、デジット線のプリチャー
ジ期間へ入り、しばらくして、Ｙセレクタ信号がＬ→Ｈ
へ変化するように設定されているので、アドレス信号の
変化は、プリチャージ期間開始時より行われるが、Ｙセ
レクタ信号は、Ｙデコーダ（カラムデコーダ）等での遅
延のため、アドレス変化からしばらくしてから変化す
る。
（Ｈ）→ロウ（Ｌ）へ変化し、デジット線のプリチャー
ジ期間へ入り、しばらくして、Ｙセレクタ信号がＬ→Ｈ
へ変化するように設定されているので、アドレス信号の
変化は、プリチャージ期間開始時より行われるが、Ｙセ
レクタ信号は、Ｙデコーダ（カラムデコーダ）等での遅
延のため、アドレス変化からしばらくしてから変化す
る。
【０００７】Ｙセレクタ信号（Y１）がＬ→Ｈへ変化す
ると、図５のＡラインに充電されている電荷がデジット
線（Ｃライン）へ流れ、デジット線Ｃが０ｖ（ボルト）
から充電が始まると同時に、Ａラインの電位は下降を始
める。
ると、図５のＡラインに充電されている電荷がデジット
線（Ｃライン）へ流れ、デジット線Ｃが０ｖ（ボルト）
から充電が始まると同時に、Ａラインの電位は下降を始
める。
【０００８】Ａラインの電位がフィードバックインバー
タＩＮＶの反転レベルより低くなると、フィードバック
インバータＩＮＶの出力ノードＢはＬ→Ｈとなり、Ｎｃ
ｈトランジスタＮ３がオン状態となる。この時、Ｐｃｈ
トランジスタＰ1とＮｃｈトランジスタＮ３がオンとな
るため、プリチャージ電流Ｉが電源ＶＤＤからデジット
線Ｃへ流れ、デジット線Ｃの充電が完了する。この時、
接続点Ｅ（ＰｃｈトランジスタＰ２のドレインとゲート
の接続点）はＶＤＤレベルまで充電されている。
タＩＮＶの反転レベルより低くなると、フィードバック
インバータＩＮＶの出力ノードＢはＬ→Ｈとなり、Ｎｃ
ｈトランジスタＮ３がオン状態となる。この時、Ｐｃｈ
トランジスタＰ1とＮｃｈトランジスタＮ３がオンとな
るため、プリチャージ電流Ｉが電源ＶＤＤからデジット
線Ｃへ流れ、デジット線Ｃの充電が完了する。この時、
接続点Ｅ（ＰｃｈトランジスタＰ２のドレインとゲート
の接続点）はＶＤＤレベルまで充電されている。
【０００９】プリチャージ信号の電位がＬ→Ｈへ変化す
ると、データサンプリング期間となる。Ｐｃｈトランジ
スタＰ1がオフとなり、メモリセルＭＡが選択されてい
る場合、Ｅラインは、電源電位であるＶＤＤレベルか
ら、ＶＤＤ−｜Ｐｃｈトランジスタの閾値ＶTHP｜より
も低いレベルとなり、ＰｃｈトランジスタＰ２がオンと
なり、同じくＰｃｈトランジスタＰ３がオンする。
ると、データサンプリング期間となる。Ｐｃｈトランジ
スタＰ1がオフとなり、メモリセルＭＡが選択されてい
る場合、Ｅラインは、電源電位であるＶＤＤレベルか
ら、ＶＤＤ−｜Ｐｃｈトランジスタの閾値ＶTHP｜より
も低いレベルとなり、ＰｃｈトランジスタＰ２がオンと
なり、同じくＰｃｈトランジスタＰ３がオンする。
【００１０】また、この時、ＰｃｈトランジスタＰ３の
ｇｍ（トランスコンダクタンス）はＮｃｈトランジスタ
Ｎ４のｇｍ（トランスコンダクタンス）よりも大に設定
されるため、Ｆライン（ＰｃｈトランジスタＰ３のドレ
イン）はＨレベルとなり、データ出力端子ＯＵＴはＬレ
ベルとなる。
ｇｍ（トランスコンダクタンス）はＮｃｈトランジスタ
Ｎ４のｇｍ（トランスコンダクタンス）よりも大に設定
されるため、Ｆライン（ＰｃｈトランジスタＰ３のドレ
イン）はＨレベルとなり、データ出力端子ＯＵＴはＬレ
ベルとなる。
【００１１】
【発明が解決しようとする課題】ところで、ＲＯＭが大
容量化するにつれ、特にデジット線方向に多数のメモリ
セルが接続された場合、読み出しにおいては、プリチャ
ージ期間を長く設定する必要があり、読み出し速度が低
下する、という問題点がある。
容量化するにつれ、特にデジット線方向に多数のメモリ
セルが接続された場合、読み出しにおいては、プリチャ
ージ期間を長く設定する必要があり、読み出し速度が低
下する、という問題点がある。
【００１２】すなわち、メモリサイズの大容量化によ
り、デジット線（データ線）に接続するメモリセルが増
加し、メモリセルのドレイン側のジャンクション容量の
合計が増加すること、さらに配線容量、抵抗も増加する
につれデジット線の負荷容量、抵抗が増大し、デジット
線のプリチャージが完了するまでのプリチャージ時間が
長くなる。
り、デジット線（データ線）に接続するメモリセルが増
加し、メモリセルのドレイン側のジャンクション容量の
合計が増加すること、さらに配線容量、抵抗も増加する
につれデジット線の負荷容量、抵抗が増大し、デジット
線のプリチャージが完了するまでのプリチャージ時間が
長くなる。
【００１３】このためプリチャージ期間を長く設定する
ことになり、結果として、読み出し速度の低下を招いて
いる。
ことになり、結果として、読み出し速度の低下を招いて
いる。
【００１４】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、プリチャージ期間
の初期状態に、デジット線を一定期間だけディスチャー
ジさせることにより、Ｙセレクタの選択信号が出力され
ると同時に選択されたデジット線を充電開始することを
可能とすることで、読み出し速度を高速化する半導体記
憶装置を提供することにある。
なされたものであって、その目的は、プリチャージ期間
の初期状態に、デジット線を一定期間だけディスチャー
ジさせることにより、Ｙセレクタの選択信号が出力され
ると同時に選択されたデジット線を充電開始することを
可能とすることで、読み出し速度を高速化する半導体記
憶装置を提供することにある。
【００１５】
【課題を解決するための手段】前記目的を達成する本発
明は、電流ミラー回路の入力端にドレインを接続し、Ｙ
セレクタの出力ノードにソースを接続し、前記Ｙセレク
タの出力ノードを入力とするインバータ回路の出力をゲ
ート入力とするＮチャネルトランジスタを含むセンスア
ンプに、さらに、プリチャージ信号のアクティブ状態へ
の変化を検出して所定のパルス幅のワンショットパルス
信号を生成する手段と、前記ワンショットパルス信号を
制御端子に入力し、前記Ｎチャネルトランジスタのソー
スを接地側への接続をオン・オフ制御する第１のスイッ
チと、前記Ｙセレクタの出力ノードと電源との間に直列
に接続された第２、第３のスイッチを備え、前記第２の
スイッチは前記プリチャージ信号を制御端子に入力して
前記プリチャージ信号がアクティブのときオンし、前記
第３のスイッチは、前記インバータ回路の出力を制御端
子に入力とする、読み出し回路を備えている。
明は、電流ミラー回路の入力端にドレインを接続し、Ｙ
セレクタの出力ノードにソースを接続し、前記Ｙセレク
タの出力ノードを入力とするインバータ回路の出力をゲ
ート入力とするＮチャネルトランジスタを含むセンスア
ンプに、さらに、プリチャージ信号のアクティブ状態へ
の変化を検出して所定のパルス幅のワンショットパルス
信号を生成する手段と、前記ワンショットパルス信号を
制御端子に入力し、前記Ｎチャネルトランジスタのソー
スを接地側への接続をオン・オフ制御する第１のスイッ
チと、前記Ｙセレクタの出力ノードと電源との間に直列
に接続された第２、第３のスイッチを備え、前記第２の
スイッチは前記プリチャージ信号を制御端子に入力して
前記プリチャージ信号がアクティブのときオンし、前記
第３のスイッチは、前記インバータ回路の出力を制御端
子に入力とする、読み出し回路を備えている。
【００１６】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明の実施の形態は、図１を参照すると、第
１、第２のＰチャネルトランジスタ（Ｐ１、Ｐ２）より
なる電流ミラー回路の入力端にドレインを接続し、Ｙセ
レクタの出力ノードにソースを接続し、Ｙセレクタの出
力ノードを入力端に接続したインバータ回路（ＩＮＶ）
の出力をゲート入力とする第１のＮチャネルトランジス
タ（Ｎ３）と、電流ミラー回路の出力端にドレインを接
続し、ソースを接地し、ゲートに基準電圧を入力とする
第２のＮチャネルトランジスタ（Ｎ４）と、を備えた電
流センスアンプ回路（２０１）に、さらに、プリチャー
ジ信号のアクティブ状態への変化を受けてワンショット
パルス信号を出力するワンショット回路（１０１）と、
Ｙセレクタと第１のＮチャネルトランジスタ（Ｎ３）の
ソースの接続点とＧＮＤ間に接続され前記ワンショット
パルス信号を受けて導通する第３のＮチャネルトランジ
スタ（Ｎ５）と、インバータ回路（ＩＮＶ）の出力をゲ
ート入力とし、第１のＮチャネルトランジスタ（Ｎ３）
のソースにソースを接続した第４のＮチャネルトランジ
スタ（Ｎ６）と、プリチャージ信号をゲートに接続し、
ソースを電源（ＶＤＤ）に接続し、ドレインを、第４の
Ｎチャネルトランジスタ（Ｎ６）のドレインに接続した
第３のＰチャネルトランジスタ（Ｐ４）と、を備えてい
る。
する。本発明の実施の形態は、図１を参照すると、第
１、第２のＰチャネルトランジスタ（Ｐ１、Ｐ２）より
なる電流ミラー回路の入力端にドレインを接続し、Ｙセ
レクタの出力ノードにソースを接続し、Ｙセレクタの出
力ノードを入力端に接続したインバータ回路（ＩＮＶ）
の出力をゲート入力とする第１のＮチャネルトランジス
タ（Ｎ３）と、電流ミラー回路の出力端にドレインを接
続し、ソースを接地し、ゲートに基準電圧を入力とする
第２のＮチャネルトランジスタ（Ｎ４）と、を備えた電
流センスアンプ回路（２０１）に、さらに、プリチャー
ジ信号のアクティブ状態への変化を受けてワンショット
パルス信号を出力するワンショット回路（１０１）と、
Ｙセレクタと第１のＮチャネルトランジスタ（Ｎ３）の
ソースの接続点とＧＮＤ間に接続され前記ワンショット
パルス信号を受けて導通する第３のＮチャネルトランジ
スタ（Ｎ５）と、インバータ回路（ＩＮＶ）の出力をゲ
ート入力とし、第１のＮチャネルトランジスタ（Ｎ３）
のソースにソースを接続した第４のＮチャネルトランジ
スタ（Ｎ６）と、プリチャージ信号をゲートに接続し、
ソースを電源（ＶＤＤ）に接続し、ドレインを、第４の
Ｎチャネルトランジスタ（Ｎ６）のドレインに接続した
第３のＰチャネルトランジスタ（Ｐ４）と、を備えてい
る。
【００１７】本発明の実施の形態において、プリチャー
ジ信号がアクティブになると同時にワンショット回路
（１０１）で生成された短いパルスにより、第３のＮチ
ャネルトランジスタ（Ｎ５）がオンしてデジット線が一
瞬デスチャージされ、フィードバックインバータ（ＩＮ
Ｖ）の出力がＬ→Ｈとなり、これを受けて第４のＮチャ
ネルトランジスタ（Ｎ６）がオンし、第３のＰチャネル
トランジスタ（Ｐ４）もオンするため、デジット線がプ
リチャージ状態での待機状態となり、このため、この状
態でＹデコーダ信号がＬ → Ｈへ変化し、Ｙセレクタが
オンすると同時にただちにプリチャージ電流Ｉが流れデ
ジット線が充電されることになり、プリチャージ時間を
短縮し、プリチャージ期間を短く設定ができることにな
り、高速読み出しが可能となる。
ジ信号がアクティブになると同時にワンショット回路
（１０１）で生成された短いパルスにより、第３のＮチ
ャネルトランジスタ（Ｎ５）がオンしてデジット線が一
瞬デスチャージされ、フィードバックインバータ（ＩＮ
Ｖ）の出力がＬ→Ｈとなり、これを受けて第４のＮチャ
ネルトランジスタ（Ｎ６）がオンし、第３のＰチャネル
トランジスタ（Ｐ４）もオンするため、デジット線がプ
リチャージ状態での待機状態となり、このため、この状
態でＹデコーダ信号がＬ → Ｈへ変化し、Ｙセレクタが
オンすると同時にただちにプリチャージ電流Ｉが流れデ
ジット線が充電されることになり、プリチャージ時間を
短縮し、プリチャージ期間を短く設定ができることにな
り、高速読み出しが可能となる。
【００１８】本発明は、他の実施の形態において、図３
を参照すると、第１、第２のＰチャネルトランジスタ
（Ｐ１、Ｐ２）よりなる電流ミラー回路の入力端にドレ
インを接続し、Ｙセレクタの出力ノードにソースを接続
し、Ｙセレクタの出力ノードを入力端に接続したインバ
ータ回路（ＩＮＶ）の出力をゲート入力とする第１のＮ
チャネルトランジスタ（Ｎ３）と、電流ミラー回路の出
力端にドレインを接続し、ソースを接地し、ゲートに基
準電圧を入力とする第２のＮチャネルトランジスタ（Ｎ
４）と、を備えた電流センスアンプ回路に、さらに、プ
リチャージ信号のアクティブ状態への変化を受けてワン
ショットパルス信号を出力するワンショット回路（１０
１）と、Ｙセレクタと第１のＮチャネルトランジスタ
（Ｎ３）のソースの接続点と接地間に接続され前記ワン
ショットパルス信号を受けて導通する第３のＮチャネル
トランジスタ（Ｎ５）と、インバータ回路（ＩＮＶ）の
出力をゲート入力とし、Ｙセレクタと第１のＮチャネル
トランジスタ（Ｎ３）のソースの接続点にソースを接続
した第４のＮチャネルトランジスタ（Ｎ６）と、プリチ
ャージ信号と、ワンショット回路（１０１）からの出力
の論理和出力をゲートに接続し、ソースを電源に接続
し、ドレインを、第４のＮチャネルトランジスタ（Ｎ
６）のドレインに接続した第３のＰチャネルトランジス
タ（Ｐ４）と、を備えた構成としてもよい。
を参照すると、第１、第２のＰチャネルトランジスタ
（Ｐ１、Ｐ２）よりなる電流ミラー回路の入力端にドレ
インを接続し、Ｙセレクタの出力ノードにソースを接続
し、Ｙセレクタの出力ノードを入力端に接続したインバ
ータ回路（ＩＮＶ）の出力をゲート入力とする第１のＮ
チャネルトランジスタ（Ｎ３）と、電流ミラー回路の出
力端にドレインを接続し、ソースを接地し、ゲートに基
準電圧を入力とする第２のＮチャネルトランジスタ（Ｎ
４）と、を備えた電流センスアンプ回路に、さらに、プ
リチャージ信号のアクティブ状態への変化を受けてワン
ショットパルス信号を出力するワンショット回路（１０
１）と、Ｙセレクタと第１のＮチャネルトランジスタ
（Ｎ３）のソースの接続点と接地間に接続され前記ワン
ショットパルス信号を受けて導通する第３のＮチャネル
トランジスタ（Ｎ５）と、インバータ回路（ＩＮＶ）の
出力をゲート入力とし、Ｙセレクタと第１のＮチャネル
トランジスタ（Ｎ３）のソースの接続点にソースを接続
した第４のＮチャネルトランジスタ（Ｎ６）と、プリチ
ャージ信号と、ワンショット回路（１０１）からの出力
の論理和出力をゲートに接続し、ソースを電源に接続
し、ドレインを、第４のＮチャネルトランジスタ（Ｎ
６）のドレインに接続した第３のＰチャネルトランジス
タ（Ｐ４）と、を備えた構成としてもよい。
【００１９】
【実施例】本発明の実施例について図面を参照して説明
する。図１は、本発明の第１の実施例の構成を示す図で
ある。図１を参照すると、直列接続された第１〜第３の
インバータ（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３）と２入力
ＮＯＲ（否定論理和）回路（２ＮＯＲ）がワンショット
回路１０１を構成しており、ワンショット回路１０１の
初段をなすインバータＩＮＶ１の入力と２ＮＯＲの一の
入力端には、プリチャージ信号が入力されており、２Ｎ
ＯＲの他の入力端にはインバータＩＮＶ３の出力が入力
され、またＰｃｈトランジスタＰ４のゲートに、プリチ
ャージ信号が入力されている。ＰｃｈトランジスタＰ４
のドレインとセンスアンプのフィードバックインバータ
ＩＮＶの入力Ａの間に、ＮｃｈトランジスタＮ６を接続
し、ＮｃｈトランジスタＮ６のゲートに、センスアンプ
のフィードバックインバータＩＮＶの出力Ｂが接続さ
れ、ワンショット回路の出力を、ＮｃｈトランジスタＮ
５のゲートへ接続し、ＮｃｈトランジスタＮ５のソース
はＧＮＤに接続され、ドレインをデジット線Ａに接続し
た回路ユニットを、従来の電流センスアンプ回路部に接
続した構成とされている。
する。図１は、本発明の第１の実施例の構成を示す図で
ある。図１を参照すると、直列接続された第１〜第３の
インバータ（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３）と２入力
ＮＯＲ（否定論理和）回路（２ＮＯＲ）がワンショット
回路１０１を構成しており、ワンショット回路１０１の
初段をなすインバータＩＮＶ１の入力と２ＮＯＲの一の
入力端には、プリチャージ信号が入力されており、２Ｎ
ＯＲの他の入力端にはインバータＩＮＶ３の出力が入力
され、またＰｃｈトランジスタＰ４のゲートに、プリチ
ャージ信号が入力されている。ＰｃｈトランジスタＰ４
のドレインとセンスアンプのフィードバックインバータ
ＩＮＶの入力Ａの間に、ＮｃｈトランジスタＮ６を接続
し、ＮｃｈトランジスタＮ６のゲートに、センスアンプ
のフィードバックインバータＩＮＶの出力Ｂが接続さ
れ、ワンショット回路の出力を、ＮｃｈトランジスタＮ
５のゲートへ接続し、ＮｃｈトランジスタＮ５のソース
はＧＮＤに接続され、ドレインをデジット線Ａに接続し
た回路ユニットを、従来の電流センスアンプ回路部に接
続した構成とされている。
【００２０】図２は、本発明の第１の実施例の動作の説
明するためのタイミングチャートである。図１及び図２
を参照して、本発明の第１の実施例の動作について説明
する。
明するためのタイミングチャートである。図１及び図２
を参照して、本発明の第１の実施例の動作について説明
する。
【００２１】プリチャージ信号がＨ→Ｌへ変化しプリチ
ャージ期間になってから、ワンショット回路１０１にお
ける直列接続されたインバータＩＮＶ１、ＩＮＶ２、Ｉ
ＮＶ３で定まる遅延時間ｔｄだけ、２ＮＯＲへの２入力
は共にＬレベルとなり、２ＮＯＲの出力はＨレベル（パ
ルス幅は遅延時間ｔｄ）となる。これにより、この期間
に、ＮｃｈトランジスタＮ５がオンとなり、接続点Ａ
（デジット線Ａ）はＬレベルへ引き下げられる。
ャージ期間になってから、ワンショット回路１０１にお
ける直列接続されたインバータＩＮＶ１、ＩＮＶ２、Ｉ
ＮＶ３で定まる遅延時間ｔｄだけ、２ＮＯＲへの２入力
は共にＬレベルとなり、２ＮＯＲの出力はＨレベル（パ
ルス幅は遅延時間ｔｄ）となる。これにより、この期間
に、ＮｃｈトランジスタＮ５がオンとなり、接続点Ａ
（デジット線Ａ）はＬレベルへ引き下げられる。
【００２２】そして、接続点Ａの電位がフィードバック
インバータＩＮＶの反転レベルよりも低くなると、フィ
ードバックインバータＩＮＶの出力ＢはＨレベルとな
り、ＮｃｈトランジスタＮ３及びＮｃｈトランジスタＮ
６はともにオンとなる。この時、プリチャージ信号をゲ
ート入力とするＰｃｈトランジスタＰ４とＮｃｈランジ
スタＮ３及びＮｃｈトランジスタＮ６はオン状態とな
る。
インバータＩＮＶの反転レベルよりも低くなると、フィ
ードバックインバータＩＮＶの出力ＢはＨレベルとな
り、ＮｃｈトランジスタＮ３及びＮｃｈトランジスタＮ
６はともにオンとなる。この時、プリチャージ信号をゲ
ート入力とするＰｃｈトランジスタＰ４とＮｃｈランジ
スタＮ３及びＮｃｈトランジスタＮ６はオン状態とな
る。
【００２３】プリチャージ開始後、ワンショット回路１
０１のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３の遅延
時間だけ経過すると、２ＮＯＲの出力がＬレベルとな
り、ＮｃｈトランジスタＮ５はオフ状態となる。
０１のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３の遅延
時間だけ経過すると、２ＮＯＲの出力がＬレベルとな
り、ＮｃｈトランジスタＮ５はオフ状態となる。
【００２４】この状態で、Ｙセレクタ信号Y１がＬ→Ｈ
へ変化すると、ＮｃｈトランジスタＮ１がオン状態とな
り、電源ＶＤＤからデジット線ＣへＰｃｈトランジスタ
Ｐ４及びＮｃｈトランジスタＮ６のパスを通ってプリチ
ャージ電流Ｉが流れ、デジット線Ｃの充電が完了する。
へ変化すると、ＮｃｈトランジスタＮ１がオン状態とな
り、電源ＶＤＤからデジット線ＣへＰｃｈトランジスタ
Ｐ４及びＮｃｈトランジスタＮ６のパスを通ってプリチ
ャージ電流Ｉが流れ、デジット線Ｃの充電が完了する。
【００２５】次に、プリチャージ信号がＬ→Ｈへ変化す
ると、データサンプリング期間となる。Ｐｃｈトランジ
スタＰ４がオフとなり、メモリセルＭＡ（電流が流れる
メモリセル）が選択されている場合、接続点Ｅは、ＶＤ
Ｄ−｜Ｐｃｈトランジスタの閾値ＶTHP｜より低いレベ
ルとなり、ＰｃｈトランジスタＰ２がオンとなり、Ｐｃ
ｈトランジスタＰ３もオンとなる。
ると、データサンプリング期間となる。Ｐｃｈトランジ
スタＰ４がオフとなり、メモリセルＭＡ（電流が流れる
メモリセル）が選択されている場合、接続点Ｅは、ＶＤ
Ｄ−｜Ｐｃｈトランジスタの閾値ＶTHP｜より低いレベ
ルとなり、ＰｃｈトランジスタＰ２がオンとなり、Ｐｃ
ｈトランジスタＰ３もオンとなる。
【００２６】また、この時、通常、Ｐｃｈトランジスタ
Ｐ３のｇｍ（トランスコンダクタンス）はＮｃｈトラン
ジスタＮ４のｇｍ（トランスコンダクタンス）よりも大
に設定されているため、接続点ＦはＨレベルとなり、イ
ンバータ（反転出力バッファ）ＩＮＶ５を介してデータ
出力ＯＵＴにはＬレベルが出力される。
Ｐ３のｇｍ（トランスコンダクタンス）はＮｃｈトラン
ジスタＮ４のｇｍ（トランスコンダクタンス）よりも大
に設定されているため、接続点ＦはＨレベルとなり、イ
ンバータ（反転出力バッファ）ＩＮＶ５を介してデータ
出力ＯＵＴにはＬレベルが出力される。
【００２７】本発明の一実施例の作用効果について説明
する。プリチャージ信号を入力するワンショット回路１
０１と、ワンショット回路１０１の出力をゲート入力す
るＮｃｈトランジスタＮ５を備えることにより、プリチ
ャージ信号がＨ → Ｌになると同時にワンショット回路
１０１で生成された短いパルスによりデジット線が一瞬
デスチャージされ フィードバックインバータＩＮＶの
出力ＢがＬ→Ｈとなり、この時、ＰｃｈトランジスタＰ
４がオン、また、ＮｃｈトランジスタＮ６がオンとなっ
て、デジット線がプリチャージ状態での待機状態とな
る。
する。プリチャージ信号を入力するワンショット回路１
０１と、ワンショット回路１０１の出力をゲート入力す
るＮｃｈトランジスタＮ５を備えることにより、プリチ
ャージ信号がＨ → Ｌになると同時にワンショット回路
１０１で生成された短いパルスによりデジット線が一瞬
デスチャージされ フィードバックインバータＩＮＶの
出力ＢがＬ→Ｈとなり、この時、ＰｃｈトランジスタＰ
４がオン、また、ＮｃｈトランジスタＮ６がオンとなっ
て、デジット線がプリチャージ状態での待機状態とな
る。
【００２８】このため、この状態でＹデコーダ信号がＬ
→ Ｈへ変化し、Ｙセレクタがオンすると同時にただち
にプリチャージ電流Ｉが流れデジット線が充電されるこ
とになる。
→ Ｈへ変化し、Ｙセレクタがオンすると同時にただち
にプリチャージ電流Ｉが流れデジット線が充電されるこ
とになる。
【００２９】また、この時、センスアンプの接続点Ｅの
電位は、ＰｃｈトランジスタＰ２の閾値をＶTHPとして
ＶＤＤ−｜ＶTHP｜レベルまで充電される。
電位は、ＰｃｈトランジスタＰ２の閾値をＶTHPとして
ＶＤＤ−｜ＶTHP｜レベルまで充電される。
【００３０】このように、プリチャージ信号がＨ → Ｌ
へ変化すると同時にデジット線のプリチャージ状態での
待機状態となるため、Ｙセレクタの選択信号が出力され
ると同時に、選択されたデジット線を充電開始すること
が可能であり図２の（ｔ１の時間でデジット線の充電が
出来る）、このため、プリチャージ時間を短縮し、プリ
チャージ期間を短く設定ができることになり、高速読み
出しが可能となる。
へ変化すると同時にデジット線のプリチャージ状態での
待機状態となるため、Ｙセレクタの選択信号が出力され
ると同時に、選択されたデジット線を充電開始すること
が可能であり図２の（ｔ１の時間でデジット線の充電が
出来る）、このため、プリチャージ時間を短縮し、プリ
チャージ期間を短く設定ができることになり、高速読み
出しが可能となる。
【００３１】さらに、センスアンプの接続点Ｅの電位
は、ＰｃｈトランジスタＰ２の閾値をＶTHPとすると、
プリチャージ期間に、ＶＤＤ−｜ＶTHP｜のレベルまで
の充電であり、データサンプリング時に、接続点Ｅの電
位は、 ＶＤＤ−｜ＶTHP｜−α まで下がることにより、データの読み出しが可能なた
め、接続点Ｅの振幅は小さく高速読み出しに有利にな
る。
は、ＰｃｈトランジスタＰ２の閾値をＶTHPとすると、
プリチャージ期間に、ＶＤＤ−｜ＶTHP｜のレベルまで
の充電であり、データサンプリング時に、接続点Ｅの電
位は、 ＶＤＤ−｜ＶTHP｜−α まで下がることにより、データの読み出しが可能なた
め、接続点Ｅの振幅は小さく高速読み出しに有利にな
る。
【００３２】次に本発明の第２の実施例について説明す
る。図３は、本発明の第２の実施例の構成を示す図であ
る。図３を参照すると、本発明の第２の実施例は、イン
バータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、３段と２ＮＯＲ
−１によりワンショット回路１０１を構成し、ワンショ
ット回路のインバータＩＮＶ１と２入力ＮＯＲ−１の一
の入力端及び２ＮＯＲ−２の一の入力端にプリチャージ
信号を入力し、２ＮＯＲ−２の他の入力端にワンショッ
ト回路１０１の２ＮＯＲ−１の出力信号を入力する。
る。図３は、本発明の第２の実施例の構成を示す図であ
る。図３を参照すると、本発明の第２の実施例は、イン
バータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、３段と２ＮＯＲ
−１によりワンショット回路１０１を構成し、ワンショ
ット回路のインバータＩＮＶ１と２入力ＮＯＲ−１の一
の入力端及び２ＮＯＲ−２の一の入力端にプリチャージ
信号を入力し、２ＮＯＲ−２の他の入力端にワンショッ
ト回路１０１の２ＮＯＲ−１の出力信号を入力する。
【００３３】また、２ＮＯＲ−２の出力信号はインバー
タＩＮＶ４により反転され、インバータＩＮＶ４の出力
をＰｃｈトランジスタＰ４のゲートへ接続し、Ｐｃｈト
ランジスタＰ４のドレインとセンスアンプのフィードバ
ックインバータＩＮＶの入力Ａ間にＮｃｈトランジスタ
Ｎ６を接続し、ＮｃｈトランジスタＮ６のゲートへセン
スアンプのフィードバックインバータＩＮＶの出力Ｂが
接続され、ワンショット回路の出力をＮｃｈトランジス
タＮ５のゲートへ接続し、ＮｃｈトランジスタＮ５のソ
ースはＧＮＤに接続し、ドレインはデジット線Ａへ接続
する構成の回路を、従来の電流センスアンプ回路部に接
続した構成とされている。
タＩＮＶ４により反転され、インバータＩＮＶ４の出力
をＰｃｈトランジスタＰ４のゲートへ接続し、Ｐｃｈト
ランジスタＰ４のドレインとセンスアンプのフィードバ
ックインバータＩＮＶの入力Ａ間にＮｃｈトランジスタ
Ｎ６を接続し、ＮｃｈトランジスタＮ６のゲートへセン
スアンプのフィードバックインバータＩＮＶの出力Ｂが
接続され、ワンショット回路の出力をＮｃｈトランジス
タＮ５のゲートへ接続し、ＮｃｈトランジスタＮ５のソ
ースはＧＮＤに接続し、ドレインはデジット線Ａへ接続
する構成の回路を、従来の電流センスアンプ回路部に接
続した構成とされている。
【００３４】図４は、本発明の第２の実施例の動作を説
明するためのタイミングチャートである。図３及び図４
を参照して、本発明の第２の実施例の動作について説明
する。
明するためのタイミングチャートである。図３及び図４
を参照して、本発明の第２の実施例の動作について説明
する。
【００３５】プリチャージ信号がＨ→Ｌへ変化しプリチ
ャージ期間に遷移してから、インバータＩＮＶ１、ＩＮ
Ｖ２、ＩＮＶ３の遅延時間だけ、２ＮＯＲ−１への２入
力は共にＬレベルとなり、２ＮＯＲ−１の出力はＨレベ
ルとなる。この時、２ＮＯＲ−２の出力はＬレベル、Ｉ
ＮＶ４の出力はＨレベルとなり、ＰｃｈトランジスタＰ
４はオフ状態となる。
ャージ期間に遷移してから、インバータＩＮＶ１、ＩＮ
Ｖ２、ＩＮＶ３の遅延時間だけ、２ＮＯＲ−１への２入
力は共にＬレベルとなり、２ＮＯＲ−１の出力はＨレベ
ルとなる。この時、２ＮＯＲ−２の出力はＬレベル、Ｉ
ＮＶ４の出力はＨレベルとなり、ＰｃｈトランジスタＰ
４はオフ状態となる。
【００３６】また、ＮｃｈトランジスタＮ５がオンとな
り、接続点Ａ（デジット線Ａ）はＬレベルへ引き下げら
れる。接続点ＡがフィードバックインバータＩＮＶの反
転レベルよりも低くなると、フィードバックインバータ
ＩＮＶの出力ＢはＨレベルとなり、Ｎｃｈトランジスタ
Ｎ３及びＮｃｈトランジスタＮ６はオンとなる。
り、接続点Ａ（デジット線Ａ）はＬレベルへ引き下げら
れる。接続点ＡがフィードバックインバータＩＮＶの反
転レベルよりも低くなると、フィードバックインバータ
ＩＮＶの出力ＢはＨレベルとなり、Ｎｃｈトランジスタ
Ｎ３及びＮｃｈトランジスタＮ６はオンとなる。
【００３７】このとき、ＰｃｈトランジスタＰ４はオフ
状態であるため、電源ＶＤＤ→ＰｃｈトランジスタＰ４
→ＮｃｈトランジスタＮ６→ＮｃｈトランジスタＮ５→
ＧＮＤの電流パスがない。
状態であるため、電源ＶＤＤ→ＰｃｈトランジスタＰ４
→ＮｃｈトランジスタＮ６→ＮｃｈトランジスタＮ５→
ＧＮＤの電流パスがない。
【００３８】プリチャージ信号がＬレベルへ変化し、イ
ンバータＩＮＶ１→ＩＮＶ２→ＩＮＶ３の遅延時間分だ
け遅れ、インバータＩＮＶ３の出力がＬレベルからＨレ
ベルへ変化すると、２ＮＯＲ−１の出力はＬレベルとな
り、ＮｃｈトランジスタＮ５はオフとなる。また、２Ｎ
ＯＲ−２の出力はＨレベル、ＩＮＶ４の出力はＬレベル
となり、ＰｃｈトランジスタＰ４はオン状態となる。
ンバータＩＮＶ１→ＩＮＶ２→ＩＮＶ３の遅延時間分だ
け遅れ、インバータＩＮＶ３の出力がＬレベルからＨレ
ベルへ変化すると、２ＮＯＲ−１の出力はＬレベルとな
り、ＮｃｈトランジスタＮ５はオフとなる。また、２Ｎ
ＯＲ−２の出力はＨレベル、ＩＮＶ４の出力はＬレベル
となり、ＰｃｈトランジスタＰ４はオン状態となる。
【００３９】この状態で、Ｙセレクタ信号Ｙ１がＬ→Ｈ
へ変化すると、ＮｃｈトランジスタＮ１がオンとなり、
ＶＤＤからデジット線ＣへＰｃｈトランジスタＰ４及び
ＮｃｈトランジスタＮ６のパスを通ってプリチャージ電
流Ｉが流れ、デジット線Ｃの充電が完了する。
へ変化すると、ＮｃｈトランジスタＮ１がオンとなり、
ＶＤＤからデジット線ＣへＰｃｈトランジスタＰ４及び
ＮｃｈトランジスタＮ６のパスを通ってプリチャージ電
流Ｉが流れ、デジット線Ｃの充電が完了する。
【００４０】次に、プリチャージ信号がＬ→Ｈへ変化す
るとデータサンプリング期間となる。Ｐｃｈトランジス
タＰ４がオフとなり、メモリセルＭＡ（電流が流れるメ
モリセル）が選択されている場合、接続点Ｅの電位は、
ＶＤＤ−｜ＰｃｈトランジスタＰ２の閾値｜より低いレ
ベルとなり、ＰｃｈトランジスタＰ２がＯＮとなり、Ｐ
ｃｈトランジスタＰ３もオンとなる。
るとデータサンプリング期間となる。Ｐｃｈトランジス
タＰ４がオフとなり、メモリセルＭＡ（電流が流れるメ
モリセル）が選択されている場合、接続点Ｅの電位は、
ＶＤＤ−｜ＰｃｈトランジスタＰ２の閾値｜より低いレ
ベルとなり、ＰｃｈトランジスタＰ２がＯＮとなり、Ｐ
ｃｈトランジスタＰ３もオンとなる。
【００４１】また、通常、ＰｃｈトランジスタＰ３のｇ
ｍはＮｃｈトランジスタＮ４のｇｍよりも大に設定され
ており、接続点ＦはＨレベルとなり、データ出力ＯＵＴ
にはＬレベルが出力される。
ｍはＮｃｈトランジスタＮ４のｇｍよりも大に設定され
ており、接続点ＦはＨレベルとなり、データ出力ＯＵＴ
にはＬレベルが出力される。
【００４２】プリチャージ信号を入力するワンショット
回路１０１と、ワンショット回路１０１の出力をゲート
入力するＮｃｈトランジスタＮ５を備えることにより、
プリチャージ信号がＨ→Ｌになると同時にデジット線
が、ワンショット回路１０１で生成された短いパルスに
より一瞬デスチャージされフィードバックインバータＩ
ＮＶの出力ＢがＬ→Ｈとなり、ＮｃｈトランジスタＮ６
がオンとなる。
回路１０１と、ワンショット回路１０１の出力をゲート
入力するＮｃｈトランジスタＮ５を備えることにより、
プリチャージ信号がＨ→Ｌになると同時にデジット線
が、ワンショット回路１０１で生成された短いパルスに
より一瞬デスチャージされフィードバックインバータＩ
ＮＶの出力ＢがＬ→Ｈとなり、ＮｃｈトランジスタＮ６
がオンとなる。
【００４３】これ以降の動作は、前記第１の実施例と同
様であるが、この時、ＰｃｈトランジスタＰ４がオフ状
態であり、ＶＤＤ→ＰｃｈトランジスタＰ４→Ｎｃｈト
ランジスタＮ６→ＮｃｈトランジスタＮ５→ＧＮＤの電
流パスがないため、前記第１の実施例よりも消費電流の
低減することができる。
様であるが、この時、ＰｃｈトランジスタＰ４がオフ状
態であり、ＶＤＤ→ＰｃｈトランジスタＰ４→Ｎｃｈト
ランジスタＮ６→ＮｃｈトランジスタＮ５→ＧＮＤの電
流パスがないため、前記第１の実施例よりも消費電流の
低減することができる。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
プリチャージ信号がアクティブに変化すると同時にデジ
ット線のプリチャージ状態での待機状態となるため、Ｙ
セレクタの選択信号が出力されると同時に、選択された
デジット線を充電開始することが可能であり、このた
め、プリチャージ時間を短縮し、プリチャージ期間を短
く設定ができることになり、高速読み出しを可能とす
る、という効果を奏する。
プリチャージ信号がアクティブに変化すると同時にデジ
ット線のプリチャージ状態での待機状態となるため、Ｙ
セレクタの選択信号が出力されると同時に、選択された
デジット線を充電開始することが可能であり、このた
め、プリチャージ時間を短縮し、プリチャージ期間を短
く設定ができることになり、高速読み出しを可能とす
る、という効果を奏する。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の動作を説明するためのタイ
ミング図である。
ミング図である。
【図３】本発明の第２の実施例の構成を示す図である。
【図４】本発明の第２の実施例の動作を説明するための
タイミング図である。
タイミング図である。
【図５】従来のＲＯＭの読み出し回路の構成を示す図で
ある。
ある。
【図６】従来のＲＯＭの読み出し回路の動作を説明する
ためのタイミング図である。
ためのタイミング図である。
１００ 回路ブロック １０１ ワンショット回路 ２０１ 電流センスアンプ回路 ２０２ Ｙセレクタ部 ２０３ メモリセルアレイ ＩＮＶ、ＩＮＶ１〜ＩＮＶ４ インバータ ＭＡ、ＭＢ メモリセルトランジスタ Ｎ１、Ｎ２、Ｎ３，Ｎ4、Ｎ５，Ｎ6 Ｎｃｈトランジス
タ Ｐ１、Ｐ２、Ｐ３，Ｐ４ Ｐｃｈトランジスタ Ｗ１ ワード線
タ Ｐ１、Ｐ２、Ｐ３，Ｐ４ Ｐｃｈトランジスタ Ｗ１ ワード線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１２月２４日（１９９９．１２．
２４）
２４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
Claims (5)
- 【請求項１】電流ミラー回路の入力端にドレインを接続
し、ソースがＹセレクタを介して選択されたデジット線
に接続されるＮチャネルトランジスタと、 入力端を前記Ｎチャネルトランジスタのソースに接続
し、出力端を前記Ｎチャネルトランジスタのゲートに接
続したインバータ回路と、を含むセンスアンプを備えた
読み出し回路が、さらに、 プリチャージ期間の開始時に、プリチャージ信号のアク
ティブ状態への変化を検出して所定のパルス幅のワンシ
ョットパルス信号を生成する手段と、 前記ワンショットパルス信号のパルス幅で定まる期間、
前記Ｎチャネルトランジスタのソースと前記Ｙセレクタ
との接続ノードの電荷を接地側に引き抜くためのパスを
設け、前記Ｎチャネルトランジスタのソース電位が降下
して前記インバータ回路が反転してハイレベルを出力し
た際、前記Ｎチャネルトランジスタのソースと前記Ｙセ
レクタとの接続ノードを電源側から充電するように制御
する手段と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項２】電流ミラー回路の入力端にドレインを接続
し、ソースがＹセレクタを介して選択されたデジット線
に接続されるＮチャネルトランジスタと、 入力端を前記Ｎチャネルトランジスタのソースに接続
し、出力端を前記Ｎチャネルトランジスタのゲートに接
続したインバータ回路と、を含むセンスアンプを備えた
読み出し回路が、さらに、 プリチャージ信号のアクティブ状態への変化を検出して
所定のパルス幅のワンショットパルス信号を生成する手
段と、 前記ワンショットパルス信号を制御端子に入力し、前記
Ｎチャネルトランジスタのソースの接地側への接続をオ
ン・オフ制御する第１のスイッチと、 前記Ｙセレクタの出力ノードと電源との間に直列に接続
された第２、及び第３のスイッチとを備え、 前記第２のスイッチは前記プリチャージ信号を制御端子
に入力して前記プリチャージ信号がアクティブのときオ
ンし、 前記第３のスイッチは、前記インバータ回路の出力を制
御端子に入力とする、ことを特徴とする半導体記憶装
置。 - 【請求項３】第１、第２のＰチャネルトランジスタより
なる電流ミラー回路の入力端にドレインを接続し、ソー
スがＹセレクタを介して選択されたデジット線に接続さ
れる第１のＮチャネルトランジスタと、 入力端を前記第１のＮチャネルトランジスタのソースに
接続し、出力端を前記第１のＮチャネルトランジスタの
ゲートに接続したインバータ回路と、 前記電流ミラー回路の出力端にドレインを接続し、ソー
スを接地し、ゲートに基準電圧を入力とする第２のＮチ
ャネルトランジスタと、を備えた電流センスアンプ回路
に、さらに、 プリチャージ信号のアクティブ状態への変化を受けて所
定パルス幅のワンショットパルス信号を出力するワンシ
ョット回路と、 前記第１のＮチャネルトランジスタのソースと接地間に
接続され前記ワンショットパルス信号を受けて導通する
第３のＮチャネルトランジスタと、 前記インバータ回路の出力をゲート入力とし、前記第１
のＮチャネルトランジスタのソースにソースを共通接続
した第４のＮチャネルトランジスタと、 前記プリチャージ信号をゲートに接続し、ソースを電源
に接続し、ドレインを、前記第４のＮチャネルトランジ
スタのドレインに接続した第３のＰチャネルトランジス
タと、 を備えたことを特徴とする半導体記憶装置。 - 【請求項４】第１、第２のＰチャネルトランジスタより
なる電流ミラー回路の入力端にドレインを接続し、ソー
スをＹセレクタを介して選択されたデジット線に接続す
る第１のＮチャネルトランジスタと、 入力端を前記第１のＮチャネルトランジスタのソースに
接続し出力端を前記第１のＮチャネルトランジスタのゲ
ートに接続したインバータ回路と、 前記電流ミラー回路の出力端にドレインを接続し、ソー
スを接地し、ゲートに基準電圧を入力とする第２のＮチ
ャネルトランジスタと、を備えた電流センスアンプ回路
に、さらに、 プリチャージ信号のアクティブ状態への変化を受けてワ
ンショットパルス信号を出力するワンショット回路と、 前記第１のＮチャネルトランジスタのソースと接地間に
接続され前記ワンショットパルス信号を受けて導通する
第３のＮチャネルトランジスタと、 前記インバータ回路の出力をゲート入力とし、前記第１
のＮチャネルトランジスタのソースにソースを共通接続
した第４のＮチャネルトランジスタと、 前記プリチャージ信号と、前記ワンショット回路からの
出力の論理和出力をゲートに接続し、ソースを電源に接
続し、ドレインを、前記第４のＮチャネルトランジスタ
のドレインに接続した第３のＰチャネルトランジスタ
と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項５】請求項１乃至４のいずれか一に記載の半導
体記憶装置が読み出し専用メモリセルのアレイを備えた
ことを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35228098A JP3110407B2 (ja) | 1998-12-11 | 1998-12-11 | 半導体記憶装置 |
| US09/457,579 US6233186B1 (en) | 1998-12-11 | 1999-12-09 | Memory device having reduced precharge time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35228098A JP3110407B2 (ja) | 1998-12-11 | 1998-12-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000182380A true JP2000182380A (ja) | 2000-06-30 |
| JP3110407B2 JP3110407B2 (ja) | 2000-11-20 |
Family
ID=18422992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35228098A Expired - Fee Related JP3110407B2 (ja) | 1998-12-11 | 1998-12-11 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6233186B1 (ja) |
| JP (1) | JP3110407B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7420834B2 (en) | 2004-09-15 | 2008-09-02 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7502275B2 (en) | 2005-05-23 | 2009-03-10 | Renesas Technology Corp. | Semiconductor memory device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6498520B1 (en) * | 2001-10-09 | 2002-12-24 | Sun Microsystems, Inc. | Minimizing the effect of clock skew in precharge circuit |
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