KR100234878B1

KR100234878B1 - 반도체 메모리 장치

Info

Publication number: KR100234878B1
Application number: KR1019970000672A
Authority: KR
Inventors: 최병순; 임영호
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-01-13
Filing date: 1997-01-13
Publication date: 1999-12-15
Also published as: KR19980065596A; TW417111B; JPH10208492A; US5949727A; JP3666782B2

Abstract

여기에 개시되는 반도체 메모리 장치에서는, 인접한 비트라인들 간의 용량성 결합으로 인해 오프-셀과 접속된 비트 라인의 전압 레벨이 온-셀과 접속된 비트 라인과 함께 낮아지게 되는 것을 방지하기 위해, 비트 라인 프리챠지 구간 동안에 NMOS 트랜지스터들로 구성되는 비트 라인 프리챠지 레벨 검출 회로의 트랜지스터들의 게이트 구동 전압이 데이터 감지 구간 동안에서보다 용량성 결합 전압만큼 더 높게 인가된다. 이로써, 서로 인접한 비트 라인들 중의 하나가 온-셀에 접속되어 있고 다른 하나가 오프-셀에 접속되어 있을 경우, 온-셀에 접속된 비트 라인이 발전될 때 상기 비트 라인 간의 용량성 결합으로 인해 오프-셀과 접속된 비트 라인의 전압 레벨도 그와 함께 낮아지는 것이 방지되어서 메모리 장치의 데이터 감지 속도가 향상되고, 충분한 감지 마진이 확보된다.

Description

반도체 메모리 장치

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 매스크(mask) ROM(read only memory) 장치, 버스트(burst) 매스크 ROM 장치 등이 향상된 독출 속도를 갖도록 하는 독출 제어 회로(read control circuitry)에 관한 것이다.

도 1은 버스트 매스크 ROM(이하, '버스트 ROM'이라 함) 장치의 코어 부분을 보여주고 있다.

도 1을 참조하면, 버스트 ROM은 행들(rows)과 열들(columns)을 규정(define)하는 기판(substrate) 상에 형성된 복수 개의 메모리 셀들(memory cells)(도시되지 않음)의 어레이(array) (12)와, 상기 셀 어레이 (12) 상에 행들을 따라 신장(extending)하는 복수 개의 비트 라인들(bit lines)을 구비하고 있다. 셀 어레이 (12)는 8 개의 메모리 블럭들 (12-1)∼(12-8)로 구성된다. 상기 셀 어레이 (12)의 주변에는, 방전 회로(discharging circuit) (14), 충전 회로(charging circuit) (16), 레벨 검출 회로(level detecting ciruit) (18), 감지 회로(sensing circuit) (20), 2 개의 열 선택 회로들(column selection circuits) (22) 및 (24), 그리고 데이터 출력 회로(data output circuit) (26)이 배치된다.

비록 상기 도면에는 도시되어 있지 않지만, 버스트 ROM은 셀 어레이 (12)의 주변에 배치되는 열 프리디코더 회로(column predecoder circuit)와 독출 제어 회로(read control circuitry)를 더 구비하고 있다.

상기 열 프리디코더 회로는 이 기술 분야에서 잘 알려져 있는 것이므로 여기서는 그에 대한 설명을 생략하지만, 독출 제어 회로는 본 발명의 범위에 해당하므로 그에 대해서는 추후 첨부된 도면들을 참조하여 상세히 설명하겠다.

다시 도 1을 참조하여, 방전 회로 (14)는 독출 사이클의 미리 정해진 구간, 예컨대, 스탠바이 구간(stand-by time) 동안 비트 라인들이 방전되도록 한다. 충전 회로 (16)은 독출 사이클(또는 독출 동작)의 초기에 상기 각 비트 라인들이 미리 정해진 레벨의 전압 즉, 프리챠지 전압으로 충전되도록 하기 위한 것으로, 상기 각 비트 라인들 상으로 전하를 공급하는 전류원(current source)으로 구성된다. 레벨 검출 회로 (18)은 프리챠지 구간 동안에 비트 라인 전압 레벨을 제어하기 위한 것으로서, 비트 라인들의 전압을 검출하고 검출된 전압이 소정의 레벨에 이르게 될 때 상기 충전 회로 (16)에 의해 상기 비트 라인들이 더 이상 충전되지 않도록 한다. 감지 회로 (22)는 데이터 독출을 위한 감지 구간(sensing time) 동안 비트 라인들의 전압 레벨들을 감지한다. 열 선택 회로 (22)는 메모리 블럭당 하나의 비트 라인을 선택하여 각 메모리 블럭의 8 비트 데이터 중의 1 비트 데이터가 선택적으로 출력되도록 한다. 다른 하나의 열 선택 회로 (24)는 각 블럭에서 선택된 비트 라인 상의 8 비트 데이터를 받아들여서 1 비트씩 소정의 순서대로 출력한다. 결국, 상기 열 선택 회로들 (22) 및 (24)는 셀 어레이로부터의 병렬 데이터를 직렬 데이터로 변환하는 기능을 한다. 마지막으로, 데이터 출력 회로 (26)은 열 선택 회로 (24)로부터의 데이터가 안정화된 후 외부로 출력되도록 한다.

상기 도면에 도시된 버스트 ROM은 총 64 개의 비트 라인들 (BL1)∼(BL64)를 구비하고 있고 있으며, 각 메모리 블럭, 예컨대, 첫 번째 블럭 (12-1)에는 8 개의 비트 라인들 (BL1)∼(BL8)이 대응한다. 상기 도면에는 도시되어 있지 않으나, 잘 알려져 있는 바와 같이, 셀 어레이 (12) 상에는 행들을 따라 신장하는 적어도 하나의 워드 라인이 존재하고, 각 워드 라인과 각 비트 라인의 교차점당 한 개의 메모리 셀이 대응된다. 따라서, 각 비트 라인에는 적어도 하나의 메모리 셀이 대응된다.

다시 도 1을 참조하면, 위에 기술한 셀 어레이 주변 회로들 (14)∼(22) 각각은 각 메모리 블럭에 대응하는 8 개의 블럭들로 구성된다. 예를 들어, 메모리 블럭 (12-1)의 주변에는 방전 블럭 (14-1)과, 비트 라인 충전 블럭 (16-1), 프리챠지 레벨 제어 블럭 (18-1), 감지 블럭 (20-1) 및 열 선택 블럭 (22-1)이 배치된다. 상기 방전 블럭 (14-1) 및 상기 프리챠지 레벨 제어 블럭 (18-1)은 8 개씩의 NMOS 트랜지스터들로 각각 구성되고, 나머지 블럭들 (16-1), (20-1) 및 (22-1)은 도시된 바와 같이 8 개씩의 PMOS 트랜지스터들로 각각 구성된다. 각 회로들 (14)∼(22) 내 트랜지스터들은 64 개의 비트 라인들 (BL1)∼(BL64)에 각각 대응된다. 더 구체적으로, 각 메모리 블럭 상의 8 개의 비트 라인들에는 각 대응하는 블럭들의 8 개 트랜지스터들이 각각 대응된다.

방전 회로 (14)에는 방전 제어 신호 (P_dis)가 인가되고, 충전 회로 (16)에는 프리챠지 제어 신호 (P_bpre)가 인가되며, 프리챠지 레벨 제어 회로 (18)에는 프리챠지 레벨 제어 신호 (V_bis)가 인가된다. 상기 각 제어 신호들 (P_dis), (P_bpre) 및 (V_bis)은 대응하는 회로 내 트랜지스터들의 게이트들로 인가된다.

또한, 열 프리디코더로부터의 열 선택 신호들 (YA0)∼(YA7) 및 (YB0)∼(YB7)이 열 선택 회로들 (22) 및 (24)로 제공된다. 도시된 바와 같이, 열 선택 회로 (24)도 각 열 선택 블럭과 마찬가지로 8 개의 PMOS 트랜지스터들로 구성되며, 상기 PMOS 트랜지스터들은 8 개의 메모리 블럭들에 각각 대응된다. 구체적으로, 열 선택 회로 (24)의 한 트랜지스터는 각 열 선택 블럭들 (22-1)∼(22-8)의 8 개의 트랜지스터들에 대응된다. 열 선택 회로 (24)의 트랜지스터들의 전류 통로들은 대응하는 열 선택 블럭과 데이터 라인 (DL) 사이에 접속된다. 열 선택 신호들 (YA0)∼(YA7)은 열 선택 회로 (22)의 PMOS 트랜지스터들의 게이트들로 각각 인가되고, 열 선택 신호들 (YB0)∼(YB7)은 다른 하나의 열 선택 회로 (24)의 PMOS 트랜지스터들의 게이트들로 각각 인가된다.

데이터 출력 회로 (26)은 하나의 NMOS 트랜지스터 (27)와 NAND 게이트 (28)로 구성된다. NMOS 트랜지스터 (27)의 전류 통로는 데이터 라인 (DL)과 접지 전압 사이에 접속되고, 그것의 게이트로는 독출 제어 회로(도시되지 않음)로부터의 제어 신호 (S_iref)가 인가된다. NAND 게이트 (28)의 한 입력 단자는 데이터 라인 (DL)에 접속되고, 그것의 다른 입력 단자로는 독출 제어 회로(도시되지 않음)로부터의 제어 신호 (SA_fc)가 인가된다. 데이터 출력 구간 동안에 이 NAND 게이트 (28)로부터는 유효 데이터(valid data) (PL_i)가 출력된다.

도 2A 및 도 2B는 종래의 독출 제어 회로 내 프리챠지 제어 전압 발생 회로(precharge control voltage generation ciruit) 및 프리챠지 레벨 제어 전압 발생 회로(precharge-level control voltage generation ciruit)를 각각 보여주고 있다.

도 2A를 참조하면, 프리챠지 제어 전압 발생 회로는 PMOS 트랜지스터들 (30), (34) 및 (36), 인버터들 (32), (42) 및 (48), NAND 게이트 (44), 그리고 NMOS 트랜지스터들 (40), (50) 및 (52)로 구성된다.

PMOS 트랜지스터 (30)의 전류 통로는 전원 전압에 접속되고, 그것의 게이트에는 입력 신호 (PRE)가 인가된다. 인버터들 (32) 및 (42)의 입력 단자들에는 입력 신호들 (STB) 및 (PRE)가 각각 인가된다. PMOS 트랜지스터 (34)의 전류 통로는 트랜지스터 (30)의 전류 통로와 노드 (38) 사이에 접속되고, 그것의 게이트에는 인버터 (32)의 출력 신호가 인가된다. PMOS 트랜지스터 (36)의 전류 통로는 트랜지스터 (34)의 전류 통로와 병렬로 아울러 트랜지스터 (30)의 전류 통로와 노드 (38) 사이에 접속되고, 그것의 게이트는 상기 노드 (38)과 접속된다. NAND 게이트 (44)의 두 입력 단자들에는 인버터들 (32) 및 (42)의 출력 신호들이 각각 인가된다. 인버터 (48)의 입력 단자에는 NAND 게이트 (44)의 출력 신호가 인가된다. 노드 (38)과 접지 전압 사이에는 NMOS 트랜지스터들 (40) 및 (50)의 전류 통로들이 직렬로 접속된다. 트랜지스터 (40)의 게이트로는 입력 신호 (V_ref)가 인가되고, 트랜지스터 (50)의 게이트로는 인버터 (48)의 출력 신호가 인가된다. NMOS 트랜지스터 (52)의 전류 통로는 노드 (38)과 접지 전압 사이에 접속되고, 그것의 게이트에는 입력 신호 (PRE)가 인가된다.

위와 같은 구성을 갖는 프리챠지 제어 전압 발생 회로는 입력 신호들 (PRE), (STB) 및 (V_ref)에 응답하여 프리챠지 제어 신호 (P_bpre)를 발생한다. 상기 프리챠지 제어 신호 (P_bpre)는 노드 (38)을 통해 충전 회로 (16)으로 제공된다.

도 2B를 참조하면, 프리챠지 레벨 제어 전압 발생 회로는 인버터 (54)와, 차동 증폭부(differential amplifier section) (56)와, PMOS 트랜지스터 (64), 분압부(voltage divider section) (66) 및 NMOS 트랜지스터 (68)로 구성된다.

인버터 (54)의 입력 단자에는 입력 신호 (STB)가 인가된다. 차동 증폭부 (56)의 한 입력 단자 (58)에는 입력 신호 (V_ref)가 인가되고, 그것의 다른 한 입력 단자 (60)는 분압부 (66)에 접속된다.

상기 증폭부 (56)는 잘 알려져 있는 바와 같이 전류 미러(current mirror) 혹은 능동 부하(active load)로서 작용하는 2 개의 PMOS 트랜지스터들 (72) 및 (74), 두 입력 전압들의 레벨을 비교하는 기능을 하는 2 개의 NMOS 트랜지스터들 (76) 및 (78), 정전류원으로서 작용하는 다른 2 개의 NMOS 트랜지스터들 (80) 및 (82)로 구성된다. 트랜지스터들 (72), (76), (80) 및 (82)의 전류 통로들은 전원 전압과 접지 전압 사이에 직렬로 접속된다. 트랜지스터들 (74) 및 (78)의 전류 통로들은 전원 전압과 노드 (79) 사이에 직렬로 접속된다. 트랜지스터들 (72) 및 (74)의 게이트들은 노드 (81)에 공통적으로 접속된다. 트랜지스터들 (76) 및 (80)의 게이트들로는 입력 신호 (V_ref)가 인가되고, 트랜지스터 (82)의 게이트에는 인버터 (54)의 출력 신호가 인가된다.

또한, 트랜지스터 (64)의 전류 통로와 분압부 (66) 및 트랜지스터 (68)의 전류 통로는 전원 전압과 접지 전압 사이에 순차로 직렬로 접속된다. 분압부 (66)은 트랜지스터들 (64) 및 (68)의 전류 통로들 사이에 직렬로 연결되는 2 개의 저항들 (84) 및 (86)으로 구성된다. 상기 저항들 (84) 및 (86)의 접속 노드에는 증폭부 (56)의 입력 단자 (60)이 접속된다. 트랜지스터 (64)의 게이트는 차동 증폭부 (56)의 출력 단자 (62)와 접속되고, 트랜지스터 (68)의 게이트에는 인버터 (54)의 출력 신호가 인가된다.

위와 같은 구성을 갖는 프리챠지 레벨 제어 전압 발생 회로는 입력 신호들 (V_ref) 및 (STB)에 응답하여 프리챠지 레벨 제어 신호 (V_bias)를 발생한다. 상기 프리챠지 레벨 제어 신호 (V_bias)는 노드 (70)을 통해 레벨 검출 회로 (18)로 제공된다.

도 3은 도 2A 및 도 2B에 도시된 독출 제어 회로를 구비하는 종래의 버스트 ROM 장치의 독출 사이클의 타이밍도이다. 다음에는 도 1 내지 도 3을 참조하여 종래의 버스트 ROM 장치의 데이터 독출 방식에 대해 상세히 설명한다.

버스트 ROM의 데이터 독출 사이클은, 도 3에 도시된 바와 같이, 스탠바이 구간 (T1), 비트 라인들을 프리챠징하는 비트 라인 프리챠지 구간 (T2), 비트 라인들 상의 데이터를 감지하는 데이터 감지 구간 (T3), 그리고 감지된 데이터를 순서대로 출력하는 데이터 출력 구간(data ouput time) (T4)로 구성된다.

먼저, 스탠바이 구간 (T1)에서, 방전 제어 신호 (P_dis)가 전원 전압 (Vcc)로 되는 것에 응답하여, 방전 회로 (14)는 비트 라인들 (BL1)∼(BL64)를 방전시킨다. 이로써, 비트 라인들 상에는 접지 전압 (Vss) 즉, (0V)의 전압이 인가된다. 또한, 이때, 칩 인에이블 신호 (STB) 및 기준 신호 (V_ref)은 전원 전압 (Vcc)로 되고, 프리챠지 구간을 지정하는 신호 (PRE)는 접지 전압 (Vss 또는 0V)으로 된다. 따라서, 도 2A의 프리챠지 제어 전압 발생 회로는 전원 전압 (Vcc)의 프리챠지 제어 신호 (P_bpre)를 발생하고, 도 2B의 프리챠지 레벨 제어 전압 발생 회로도 Vcc의 프리챠지 레벨 제어 신호 (V_bias)를 발생한다. 이로써, 충전 회로 (16)과 감지 회로 (20) 사이의 각 노드들 (N1)∼(N64) 역시 각 비트 라인들 (BL1)∼(BL64)과 동일한 전압 레벨을 갖게 된다.

또한, 이때, S_iref및 SA_fc신호들이 각각 Vcc 및 0V로 유지된다. 따라서, 데이터 라인 (DL)의 전압은 0V가 되고, NAND 게이트 (28)의 출력 신호 (PL_i)는 하이 레벨(즉, Vcc)로 유지된다. 하지만, 상기 NAND 게이트 (28)의 출력 신호 (PL_i)는 데이터 출력 구간 (T4)에서만 외부로 출력된다.

다음, 비트 라인 프리챠지 구간(T2)에서는, 방전 제어 신호 (P_dis)는 0V로 천이되고, STB, PRE 및 V_ref신호들은 각각 0V, Vcc 및 소정의 기준 전압 (V_REF1)(예컨대, 1.2V)으로 된다. 따라서, 방전 회로 (14)에 의한 비트 라인 방전 동작은 중지되고, 프리챠지 제어 전압 발생 회로로부터는 0V의 프리챠지 제어 신호 (P_bpre)가 그리고 프리챠지 레벨 제어 전압 발생 회로로부터는 소정의 기준 전압 (V_REF2)(예컨대, 2V)의 프리챠지 레벨 제어 신호 (V_bias)가 각각 발생된다. 그 결과, 충전 회로 (16) 내의 PMOS 트랜지스터들이 턴-온(turn-on)되어서 비트 라인들 (BL1)∼(BL64) 상으로 충전 전류가 흐르게 된다.

이 프리챠지 구간 (T2) 동안, STB 신호가 Vcc에서 0V로 천이되면, 도 2B에 도시된 트랜지스터들 (68) 및 (82)가 턴-온된다. 이로써, 차동 증폭부 (56)가 활성화된다. 이때, 약 1.2V의 전압 (V_ref)가 상기 증폭부 (56)의 한 입력 단자 (58)로 인가될 때, 상기 증폭부 (56)의 출력 단자 (62)의 전압은 분압부 (66)으로부터 상기 증폭부 (56)의 다른 한 입력 단자 (60)으로 인가되는 입력 전압에 따라서 '로우 레벨(low level)' 또는 '하이 레벨(high level)'로 된다. 상기 증폭부 (56)의 출력에 의해 PMOS 트랜지스터 (64)는 턴-온/오프(off)된다. 결국, V_REF2즉, 프리챠지 레벨 제어 신호 (V_bias)의 레벨은 PMOS 트랜지스터 (64)의 턴-온 저항과 분압부 (66) 내의 두 저항들 (84) 및 (86)의 비에 의해 결정된다. 물론, V_REF2는 분압부 (66) 내의 두 저항들 (84) 및 (86)의 비를 조절하는 것에 의해 변화될 수 있다.

충전 회로 (16)으로부터의 상기 충전 전류에 의해 각 노드들 (N1)∼(N64)의 전위와 각 비트 라인들 (BL1)∼(BL64)의 전위가 상승한다. 각 비트 라인들 (BL1)∼(BL64)의 전위가 V_REF2-V_tn(여기서, V_tn은 NMOS 트랜지스터의 드레솔드 전압)에 이르게 되면, 레벨 제어 회로 (18) 내의 NMOS 트랜지스터들이 턴-오프되어서 상기 비트 라인들의 충전은 중지된다. 하지만, 각 노드들 (N1)∼(N64)는 Vcc까지 충전된다. 또한, 이때, S_iref신호는 소정의 기준 전압 (V_REF3)로 천이된다.

다음, 데이터 감지 구간 (T3)에서, STB, V_ref신호들은 앞의 T2 구간에서와 동일한 레벨들로 각각 유지되는 반면, PRE 신호는 0V로 된다. 따라서, 프리챠지 제어 전압 발생 회로로부터는 소정의 기준 전압 (V_REF4)의 프리챠지 제어 신호 (P_bpre)가 발생된다. 이때, 전압 V_REF4는 충전 회로 (16)으로부터 각 비트 라인들 (BL1)∼(BL64)로 흐르는 충전 전류의 양이 온-셀(on-cell)을 통해 흐르는 전류의 양의 절반 정도가 되도록 하는 크기(magnitude)를 갖는다. 여기서, '온-셀'이란, 잘 알려져 있는 바와 같이, 각 비트 라인들에 대응하는 적어도 하나의 셀들 중 워드 라인에 의해 선택된 셀이 해당 비트 라인과 접지 전압 사이에 직류 전류 통로(DC current path)를 형성하는 셀 즉, 데이터 '1'을 저장한 셀을 말한다. 이 온-셀과는 반대로, 데이터 '0'을 저장한 셀 즉, 워드 라인에 의해 선택된 셀이 해당 비트 라인과 접지 전압 사이에 직류 전류 통로를 형성하지 않는 셀을 '오프-셀(off-cell)'이라 한다.

이 구간 (T3) 동안에, 도 3을 참조하면, 각 비트 라인에 대응하는 셀이 오프-셀이면, 각 비트 라인 (BLi)(여기서, i=1∼64)는 프리챠지 레벨 즉, V_REF2-V_tn을 유지하고, 각 노드 (Ni)(여기서, i=1∼64)는 Vcc를 유지한다. 반면에, 각 비트 라인에 대응하는 셀이 온-셀이면, 각 비트 라인과 접지 전압 사이에 전류 통로가 제공되므로, 각 비트 라인 및 각 노드는 0V로 발전된다.

마지막으로, 데이터 출력 구간 (T4)에서는, SA_fc신호가 Vcc로 천이된다. 이로써, 감지 회로 (20)에 의해 감지된 데이터가 데이터 출력 회로 (26)을 통해 직렬로 출력된다.

그러나, 이상과 같은 종래의 데이터 독출 방식에 따르면, 서로 인접한 비트라인들 중의 하나가 온-셀에 접속되어 있고, 다른 하나가 오프-셀에 접속되어 있을 경우, 온-셀에 접속된 비트 라인이 0V로 낮아지게 될 때, 비트 라인 간의 용량성 결합(bit line to bit line capcitive coupling)으로 인해 레벨 검출 회로 (18) 내의 해당 NMOS 트랜지스터가 일시적으로 턴-온된다. 그 결과, 오프-셀과 접속된 비트 라인 및 해당 감지 노드 (Ni)의 전압 레벨들도 온-셀과 접속된 비트 라인과 함께 낮아지게 된다. 이후, 오프-셀에 접속된 비트 라인 및 대응하는 감지 노드는 온-셀과 접속된 비트 라인의 전압이 거의 0V로 되는 시점 즉, 온-셀에 접속된 비트 라인이 안정화되는 시점에서 비로소 충전 회로 (16)으로부터의 전류에 의해 다시 안정된 Vcc 레벨을 회복한다. 이와 같은 비트 라인 간의 용량성 결합은 데이터 감지 시간의 지연에 따른 느린 데이터 감지 속도와, 작은 데이터 감지 마진 및 데이터 감지의 실패 등을 야기시킨다.

따라서, 본 발명의 목적은 위의 문제점들을 해결하기 위해 제안된 것으로서, 동작 속도가 향상된 반도체 메모리 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 인접한 비트 라인들 간의 용량성 결합으로 인한 데이터 감지의 지연을 제거하고, 감지 마진을 향상시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.

도 1은 본 발명에 따른 독출 제어 방식이 적용될 수 있는 구조를 갖는 일 예의 반도체 메모리 장치를 보여주는 회로도;

도 2A 및 도 2B는 도 1에 도시된 메모리 장치의 독출 제어 회로의 상세한 구성을 보여주는 회로도로서, 도 2A는 프리챠지 제어 전압 발생 회로, 도 2B는 프리챠지 레벨 제어 전압 발생 회로;

도 3은 도 2A 및 도 2B에 도시된 독출 제어 회로를 구비하는 종래의 반도체 메모리 장치의 독출 사이클의 타이밍도;

도 4는 본 발명에 따른 독출 제어 회로의 바람직한 실시예를 보여주는 회로도;

도 5는 본 발명에 따른 의 바람직한 실시예에 따른 데이터 독출 동작시의 동작 타이밍도,

〈도면의 주요 부분에 대한 부호 설명〉

12 : 셀 어레이 14 : 방전 회로

16 : 충전 회로 18 : 레벨 검출 회로

20 : 감지 회로 22, 24 : 열 선택 회로

상기 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 순차로 진행되는 비트 라인 프리챠지, 데이터 감지 및 데이터 출력 구간들로 이루어지는 데이터 독출 사이클을 갖는 반도체 메모리 장치는: 행들과 열들을 규정하는 기판 상에 형성되는 복수 개의 메모리 셀들의 어레이와; 상기 각 메모리 셀은 상보적인 논리 상태들을 갖는 2 진 데이터를 저장하도록 프로그램될 수 있고, 상기 열들을 따라 신장하는 그리고 각각이 상기 메모리 셀들 중의 적어도 하나와 대응하는 n 개의 비트 라인들(여기서, n은 2 이상의 정수)과; 상기 비트 라인들의 프리챠징을 제어하기 위한 제 1 제어 신호와, 상기 비트 라인들의 전압 레벨을 제어하기 위한 제 2 제어 신호들과, 상기 비트 라인들 중의 적어도 하나를 선택하기 위한 적어도 2 가지의 열 선택 신호들을 발생하는 제 1 수단과; n 개의 출력 단자들을 구비하고, 상기 비트 라인 프리챠지 구간 동안, 상기 제 1 제어 신호에 응답하여 활성화되는 전류원과; 상기 제 2 제어 신호의 전압 레벨에 따라서, 상기 전류원에 의해 충전되는 상기 각 비트 라인들이 소정의 전압 레벨을 갖도록 하는 제 2 수단 및; 상기 데이터 감지 구간 동안, 상기 각 비트 라인들의 전압 레벨을 감지하고, 감지된 전압 레벨들에 대응하는 n 비트의 2 진 데이터를 출력하는 제 3 수단을 포함하되; 상기 제 1 수단은 상기 비트 라인 프리챠지 구간 동안에 상기 제 2 수단으로 제 1 전압 레벨의 상기 제 2 제어 신호를 인가하고, 상기 데이터 감지 구간 동안에는 상기 제 1 전압 레벨과 상이한 제 2 전압 레벨의 상기 제 2 제어 신호를 인가한다.

상기 반도체 메모리 장치의 바람직한 실시예에 있어서, 상기 제 2 수단은 상기 비트 라인들과 상기 전류원의 상기 출력 단자들 사이에 각각 접속되는 n 개의 트랜지스터들을 구비하고, 상기 각 트랜지스터는 대응하는 비트 라인과 상기 전류원의 대응하는 출력 단자 사이에 접속되는 전류 통로와 상기 제 2 제어 신호가 인가되는 제어 단자를 구비한다.

상기 트랜지스터들이 N 채널 형의 MOS 트랜지스터들인 경우, 상기 제 1 레벨은 상기 제 2 레벨보다 높다.

또한, 상기 제 1 전압 레벨과 상기 제 2 전압 레벨 간의 전위차는 상기 상보적인 논리 상태들을 각각 갖는 인접한 두 비트 라인들 중의 하나와 다른 하나 간의 용량성 결합 전압(capacitive coupling voltage)과 동일하거나 그 이상이다.

본 발명의 다른 특징에 따르면, 상기 반도체 메모리 장치는 상기 열 선택 신호들에 응답하여 상기 제 3 수단으로부터의 n 비트 병렬 데이터를 받아들여서 1 비트씩 순차로 출력하는 수단을 부가적으로 포함할 수도 있다.

본 발명의 또 다른 특징에 따르면, 행들과 열들을 규정하는 기판 상에 형성되고, 각각이 복수 개의 메모리 셀들의 어레이를 구비하는 복수 개의 메모리 블럭들을 포함하고; 상기 각 메모리 셀은 상보적인 논리 상태들을 갖는 2 진 데이터를 저장하도록 프로그램될 수 있으며; 순차로 진행되는 비트 라인 프리챠지, 데이터 감지 및 데이터 출력 구간들로 이루어지는 데이터 독출 사이클을 갖는 반도체 메모리 장치: 상기 열들을 따라 신장하는 그리고 각각이 상기 메모리 셀들 중의 적어도 하나와 대응하는 복수 개의 비트 라인들과; 상기 비트 라인들의 프리챠지 동작을 제어하기 위한 제 1 및 제 2 제어 신호들과, 상기 비트 라인들 중의 적어도 하나를 선택하기 위한 복수 개의 열 선택 신호들을 발생하는 독출 제어 회로와; 상기 비트 라인 프리챠지 구간 동안 상기 제 1 제어 신호에 응답하여 대응하는 비트 라인들로 전류를 공급(deliver)하는 충전 회로와; 상기 비트 라인 프리챠지 구간 동안 상기 각 비트 라인들의 전압이 상기 제 2 제어 신호의 전압 레벨에 의해 결정되는 레벨에 이르게 될 때 상기 충전 회로로부터 상기 비트라인들로의 전류 흐름(current flowing)을 차단하는 레벨 검출 회로와; 상기 레벨 검출 회로는 상기 비트 라인들과 상기 레벨 검출 회로 사이에 각각 접속되는 복수 개의 NMOS 트랜지스터들을 구비하고, 상기 각 NMOS 트랜지스터는 대응하는 비트 라인과 대응하는 충전 회로 사이에 접속되는 전류 통로와 상기 제 2 제어 신호가 인가되는 게이트를 구비하며, 상기 데이터 감지 구간 동안 NMOS 트랜지스터들을 통해 전달되는 대응하는 비트 라인들의 전압 레벨들을 감지하고, 감지된 전압 레벨들에 트의 2 진 데이터를 출력하는 감지 회로 및; 상기 열 선택 신호들에 응답하여 감지 회로로부터의 병렬 데이터를 직렬 형태로 변환하여 출력하는 병렬-직렬 변환 회로를 포함하되; 상기 독출 제어 회로는 상기 비트 라인 프리챠지 구간 동안에 상기 NMOS 트랜지스터들의 게이트들로 소정 전압 레벨의 상기 제 2 제어 신호를 인가하고, 상기 데이터 감지 구간 동안에는 상기 NMOS 트랜지스터들의 게이트들로 상기 비트 라인 프리챠지 구간의 상기 소정 전압 레벨보다 낮은 전압 레벨의 상기 제 2 제어 신호를 인가한다.

위와 같은 본 발명에 따르면, 서로 인접한 비트라인들 중의 하나가 온-셀에 접속되어 있고 다른 하나가 오프-셀에 접속되어 있을 경우, 온-셀에 접속된 비트 라인이 발전(develop)될 때, 비트 라인 간의 용량성 결합으로 인해 오프-셀과 접속된 비트 라인의 전압 레벨도 그와 함께 낮아지는 것을 방지할 수 있게 된다. 이로써, 메모리 장치의 데이터 감지 속도가 향상되고, 충분한 감지 마진이 확보된다.

본 발명의 다른 목적들, 특징들, 그리고 장점들은 첨부된 도면들에 의거한 다음에 이어지는 본 발명의 바람직한 실시예에 대한 상세한 설명들로부터 자명하게 될 것이다.

[실시예]

여기서는 설명의 편의상, 본 실시예에 따른 메모리 장치가 도 1에 도시된 바와 같은 코어 구조를 가지는 것으로 가정한다.

즉, 본 실시예에 따른 메모리 장치는 행들과 열들을 규정하는 기판 상에 형성된 복수 개의 메모리 셀들(도시되지 않음)의 어레이 (12)와, 상기 셀 어레이 (12) 상에 행들을 따라 신장하는 복수 개의 비트 라인들을 구비한다. 셀 어레이 (12)는 8 개의 메모리 블럭들 (12-1)∼(12-8)로 구성되고, 독출 사이클의 미리 정해진 구간, 예컨대, 스탠바이 구간 동안 비트 라인들이 방전되도록 하는 방전 회로 (14)와, 독출 사이클의 초기에 상기 각 비트 라인들이 미리 정해진 레벨의 전압 즉, 프리챠지 전압으로 충전되도록 하기 위한 것으로, 상기 각 비트 라인들 상으로 전하를 공급하는 전류원인 충전 회로 (16)과, 프리챠지 구간 동안에 비트 라인 전압 레벨을 제어하기 위한 것으로서, 비트 라인들의 전압을 검출하고 검출된 전압이 소정의 레벨에 이르게 될 때 상기 충전 회로 (16)에 의해 상기 비트 라인들이 더 이상 충전되지 않도록 하는 레벨 검출 회로 (18)과, 데이터 독출을 위한 감지 구간 동안 비트 라인들의 전압 레벨들을 감지하는 감지 회로 (22)와, 감지 회로 (22)로부터의 병렬 데이터를 직렬 형태로 변환하는 열 선택 회로들 (22) 및 (24), 그리고 열 선택 회로들 (22) 및 (24)로부터의 데이터가 안정화된 후 외부로 출력되도록 하는 데이터 출력 회로 (26)를 구비한다.

비록 도 1에는 도시되어 있지 않지만, 본 실시예의 메모리 장치는 셀 어레이 (12)의 주변에 배치되는 열 프리디코더 회로와 독출 제어 회로를 더 구비하고 있다.

설명의 편의상, 여기서는 열 프리디코더로부터의 16 비트의 열 선택 신호들(16-bit column selection signals) (YA0)∼(YA7) 및 (YB0)∼(YB7)에 의해 비트 라인들이 선택되는 구조의 메모리 장치를 설명한다. 본 실시예의 반도체 메모리 장치는 총 64 개의 비트 라인들 (BL1)∼(BL64)를 구비하고 있고 있으며, 각 메모리 블럭, 예컨대, 첫 번째 블럭 (12-1)에는 8 개의 비트 라인들 (BL1)∼(BL8)이 대응한다. 상기 도면에는 도시되어 있지 않으나, 잘 알려져 있는 바와 같이, 셀 어레이 (12) 상에는 행들을 따라 신장하는 적어도 하나의 워드 라인이 존재하고, 각 워드 라인과 각 비트 라인의 교차점당 한 개의 메모리 셀이 대응된다. 따라서, 각 비트 라인에는 적어도 하나의 메모리 셀이 대응된다. 물론, 이 기술 분야에 대한 통상적인 수준의 지식을 가진 자라는 위와 같은 셀 어레이의 구성이 단지 일 예에 지나지 않음을 잘 이해할 수 있을 것이다.

방전 회로 (14)의 트랜지스터들의 게이들들에는 방전 제어 신호 (P_dis)가 인가되고, 충전 회로 (16)의 그것들에는 프리챠지 제어 신호 (P_bpre)가 인가되며, 프리챠지 레벨 제어 회로 (18)에는 프리챠지 레벨 제어 신호 (V_bis)가 인가된다. 상기 각 제어 신호들 (P_dis), (P_bpre) 및 (V_bis)은 대응하는 회로 내 트랜지스터들의 게이트들로 인가된다.

데이터 출력 회로 (26)은 하나의 NMOS 트랜지스터 (27)와 NAND 게이트 (28)로 구성된다. NMOS 트랜지스터 (27)의 전류 통로는 데이터 라인 (DL)과 접지 전압 사이에 접속되고, 그것의 게이트로는 독출 제어 회로(도시되지 않음)로부터의 제어 신호 (S_iref)가 인가된다. NAND 게이트 (28)의 한 입력 단자는 데이터 라인 (DL)에 접속되고, 그것의 다른 입력 단자로는 독출 제어 회로(도시되지 않음)로부터의 제어 신호 (SA_fc)가 인가된다. 데이터 출력 구간 동안에 이 NAND 게이트 (28)로부터는 유효 데이터 (PL_i)가 출력된다.

본 발명에 따른 독출 제어 회로는 도 2A에 도시된 회로와 동일한 프리챠지 제어 전압 발생 회로와 인접한 비트 라인들 간의 용량성 결합으로 인한 독출 속도의 지연을 방지할 수 있는 신규한 프리챠지 레벨 제어 전압 발생 회로를 구비한다.

다시 도 2A로 돌아가서, 본 실시예에 따른 프리챠지 제어 전압 발생 회로는 입력 신호들 (PRE), (STB) 및 (V_ref)에 응답하여 프리챠지 제어 신호 (P_bpre)를 발생한다. 상기 프리챠지 제어 신호 (P_bpre)는 노드 (38)을 통해 충전 회로 (16)으로 제공된다.

도 4는 본 실시예에 따른 프리챠지 레벨 제어 전압 발생 회로의 상세 회로도이다. 도 4를 참조하면, 종래와 동일한 구성 요소들은 도 3에서와 동일한 참조 번호 및 부호들로 표시되어 있다. 본 실시예에 따른 레벨 제어 전압 발생 회로는 프리챠지 레벨 제어 전압 발생 회로는 인버터 (54)와, 차동 증폭부 (56), PMOS 트랜지스터 (64), 분압부 (67), NMOS 트랜지스터 (68) 및 전압 제어부(voltage control section) (88)로 구성된다.

인버터 (54)의 입력 단자에는 입력 신호 (STB)가 인가된다. 차동 증폭부 (56)의 한 입력 단자 (58)에는 입력 신호 (V_ref)가 인가되고, 그것의 다른 한 입력 단자 (60)는 분압부 (67)에 접속된다.

상기 증폭부 (56)는 잘 알려져 있는 바와 같이 전류 미러 혹은 능동 부하로서 작용하는 2 개의 PMOS 트랜지스터들 (72) 및 (74), 두 입력 전압들의 레벨을 비교하는 기능을 하는 2 개의 NMOS 트랜지스터들 (76) 및 (78), 정전류원으로서 작용하는 다른 2 개의 NMOS 트랜지스터들 (80) 및 (82)로 구성된다. 트랜지스터들 (72), (76), (80) 및 (82)의 전류 통로들은 전원 전압과 접지 전압 사이에 직렬로 접속된다. 트랜지스터들 (74) 및 (78)의 전류 통로들은 전원 전압과 노드 (79) 사이에 직렬로 접속된다. 트랜지스터들 (72) 및 (74)의 게이트들은 노드 (81)에 공통적으로 접속된다. 트랜지스터들 (76) 및 (80)의 게이트들로는 입력 신호 (V_ref)가 인가되고, 트랜지스터 (82)의 게이트에는 인버터 (54)의 출력 신호가 인가된다.

또한, 트랜지스터 (64)의 전류 통로와 분압부 (67) 및 트랜지스터 (68)의 전류 통로는 전원 전압과 접지 전압 사이에 순차로 직렬로 접속된다. 분압부 (67)은 트랜지스터들 (64) 및 (68)의 전류 통로들 사이에 직렬로 연결되는 3 개의 저항들 (84), (85) 및 (86)으로 구성된다. 상기 저항들 (85) 및 (86)의 접속 노드에는 증폭부 (56)의 입력 단자 (60)이 접속되고, 트랜지스터 (64)의 전류 통로와 저항 (83)의 접속 노드 (71)로부터 프리챠지 레벨 제어 신호 (V_bias)가 얻어진다. 트랜지스터 (64)의 게이트는 차동 증폭부 (56)의 출력 단자 (62)와 접속되고, 트랜지스터 (68)의 게이트에는 인버터 (54)의 출력 신호가 인가된다.

전압 제어부 (88)는 인버터 (90)와 NMOS 트랜지스터 (92)로 구성된다. 인버터 (90)의 입력 단자에는 PRE 신호가 인가된다. NMOS 트랜지스터 (92)의 전류 통로는 저항 (84)의 양단에 그것과 병렬로 접속된다. 상기 트랜지스터 (92)의 게이트에는 인버터 (90)의 출력 신호가 인가된다. 이 전압 제어부 (88)은 PRE 신호에 응답하여 프리챠지 레벨 제어 신호 (V_bias)의 전압 레벨을 가변시키는 기능을 한다. 한편, 상기 전압 제어부 (88)는 PMOS 트랜지스터만으로 구성될 수도 있다.

위와 같은 구성을 갖는 프리챠지 레벨 제어 전압 발생 회로에 의해 발생된 프리챠지 레벨 제어 신호 (V_bias)는 노드 (71)을 통해 레벨 검출 회로 (18)로 제공된다.

도 5는 도 2A 및 도 4에 도시된 독출 제어 회로를 구비하는 본 실시예에 따른 버스트 메모리 장치의 독출 사이클의 타이밍도이다. 도 5를 참조하면, 본 실시예의 버스트 메모리 칩이 인에이블되는 첫 번째 구간 (T1) 즉, 스텐바이 구간에서는, 방전 제어 신호 (P_dis)가 전원 전압 (Vcc)로 된다. 따라서, 방전 회로 (14)에 의해 비트 라인들 (BL1)∼(BL64) 상에는 접지 전압 즉, (0V)의 전압이 인가된다. 또한, 이때, STB 및 V_ref신호들은 전원 전압 (Vcc)로 되고, PRE 신호는 0V로 된다. 따라서, 도 2A의 프리챠지 제어 전압 발생 회로는 전원 전압 (Vcc)의 프리챠지 제어 신호 (P_bpre)를 발생하고, 도 4의 프리챠지 레벨 제어 전압 발생 회로도 Vcc의 프리챠지 레벨 제어 신호 (V_bias)를 발생한다. 이로써, 충전 회로 (16)과 감지 회로 (20) 사이의 각 노드들 (N1)∼(N64) 역시 각 비트 라인들 (BL1)∼(BL64)과 동일한 전압 레벨을 갖게 된다.

다음, 비트 라인 프리챠지 구간 (T2)에서는, 방전 제어 신호 (P_dis)는 0V로 천이되고, STB, PRE 및 V_ref신호들은 각각 0V, Vcc 및 소정의 기준 전압 (V_REF1)(예컨대, 1.2V)으로 된다. 따라서, 방전 회로 (14)에 의한 비트 라인 방전 동작은 중지되고, 프리챠지 제어 전압 발생 회로로부터는 0V의 프리챠지 제어 신호 (P_bpre)가 그리고 프리챠지 레벨 제어 전압 발생 회로로부터는 소정의 기준 전압 (V_REF2)의 프리챠지 레벨 제어 신호 (V_bias)가 각각 발생된다. 여기서, V_REF2는 다음 구간 (T3)에서 저항들 (84) 및 (86)에 의해 생성되는 전압 V_REF5보다 적어도 인접한 비트 라인들 간의 용량성 결합 전압 (V_BCP)만큼 더 높은 것이다. 그 결과, 충전 회로 (16) 내의 PMOS 트랜지스터들이 턴-온되어서 비트 라인들 (BL1)∼(BL64) 상으로 충전 전류가 흐르게 된다.

이 프리챠지 구간 (T2)에서, STB 신호가 Vcc에서 0V로 천이되면, 도 4에 도시된 트랜지스터들 (68) 및 (82)가 턴-온된다. 이로써, 차동 증폭부 (56)가 활성화된다. 이때, 약 1.2V의 전압 (V_ref)가 상기 증폭부 (56)의 한 입력 단자 (58)로 인가될 때, 상기 증폭부 (56)의 출력 단자 (62)의 전압은 분압부 (67)로부터 상기 증폭부 (56)의 다른 한 입력 단자 (60)으로 인가되는 입력 전압에 따라서 '로우 레벨' 또는 '하이 레벨'로 된다. 상기 증폭부 (56)의 출력에 의해 PMOS 트랜지스터 (64)는 턴-온/오프된다. 결국, 프리챠지 레벨 제어 신호 (V_bias)의 전압 레벨은 PMOS 트랜지스터 (64)의 턴-온 저항과 분압부 (67)의 저항값에 의해 결정된다.

이 구간 (T2)에서, PRE 신호가 Vcc로 천이하면, 인버터 (90)에 의해 NMOS 트랜지스터 (92)가 턴-오프된다. 이로써, 노드 (71)의 전압 즉, 프리챠지 레벨 제어 신호 (V_bias)의 전압 레벨은 직렬로 접속된 저항들 (84), (85) 및 (86)에 의한 강하 전압 (V_REF2)와 동일하게 된다.

충전 회로 (16)으로부터의 상기 충전 전류에 의해 각 노드들 (N1)∼(N64)의 전위와 각 비트 라인들 (BL1)∼(BL64)의 전위가 상승한다. 각 비트 라인들 (BL1)∼(BL64)의 전위가 V_REF2-V_tn(여기서, V_tn은 NMOS 트랜지스터의 드레솔드 전압)에 이르게 되면, 레벨 제어 회로 (18) 내의 NMOS 트랜지스터들이 턴-오프되어서 상기 비트 라인들의 충전은 중지된다. 하지만, 각 노드들 (N1)∼(N64)는 Vcc까지 충전된다.

또한, 이때, S_iref신호는 소정의 기준 전압 (V_REF3)로 천이된다. 상기 V_REF3는 감지 회로 (20)에 의해 '1'의 데이터가 감지될 때 데이터 라인 (DL)의 전압이 NAND 게이트 (28)의 트립 전압(trip voltage)보다 높아지도록 하고, '0'의 데이터가 감지될 때 데이터 라인 (DL)의 전압이 NAND 게이트 (28)의 트립 전압보다 낮아지도록 하는 레벨이다.

다음, 데이터 감지 구간 (T3)에서, STB, V_ref신호들은 앞의 T2 구간에서와 동일한 레벨들로 각각 유지되는 반면, PRE 신호는 0V로 된다. 따라서, 프리챠지 제어 전압 발생 회로로부터는 소정의 기준 전압 (V_REF4)의 프리챠지 제어 신호 (P_bpre)가 발생된다. 이때, 전압 V_REF4는 충전 회로 (16)으로부터 각 비트 라인들 (BL1)∼(BL64)로 흐르는 충전 전류의 양이 온-셀을 통해 흐르는 전류의 양의 절반 정도가 되도록 하는 크기를 갖는다.

또한, 이 구간 (T3)에서는, PRE 신호는 0V로 되기 때문에, 도 4에 도시된 인버터 (90)에 의해 NMOS 트랜지스터 (92)가 턴-온된다. 이로써, 노드 (71)의 전압 즉, 프리챠지 레벨 제어 신호 (V_bias)의 전압 레벨은 저항들 (84) 및 (86)에 의한 강하 전압 (V_REF5)와 동일하게 된다.

이 구간 (T3) 동안에, 도 5를 참조하면, 각 비트 라인에 대응하는 셀이 오프-셀이면, 각 비트 라인 (BLi)(여기서, i=1∼64)는 프리챠지 레벨 즉, V_REF2-V_tn을 유지하고, 각 노드 (Ni)(여기서, i=1∼64)는 Vcc를 유지한다. 반면에, 각 비트 라인에 대응하는 셀이 온-셀이면, 각 비트 라인과 접지 전압 사이에 전류 통로가 제공되므로, 각 비트 라인 및 각 노드는 0V로 발전된다.

이때, 오프-셀과 접속된 비트 라인이 인접한 비트 라인들 간의 용량성 결합으로 인해 V_REF2-V_tn레벨로부터 용량성 결합 전압 (V_BCP)만큼 강하더라도 V_REF5의 프리챠지 레벨 제어 신호 (V_bias)가 인가되기 때문에, 레벨 검출 회로 (18) 내의 해당 NMOS 트랜지스터는 셧-오프(shut-off)된다. 그 결과, 해당 감지 노드 (Ni)의 전압이 순간적으로 강하되지 않고 프리챠지 구간에서와 마찬가지로 Vcc를 그대로 유지한다.

상기한 바와 같이, 데이터 독출 동작시 비트 라인 프리챠지 구간에서 비트 라인들이 종래에 비해 적어도 비트 라인들 간의 용량성 결합 전압 (V_BCP)만큼 더 높게 충전되도록 함으로써, 데이터 감지 속도가 빨라지고, 더 큰 감지 마진을 확보할 수 있게 된다.

Claims

행들과 열들을 규정하는 기판 상에 형성되고, 각각이 복수 개의 메모리 셀들의 어레이를 구비하는 복수 개의 메모리 블럭들을 포함하고; 상기 각 메모리 셀은 상보적인 논리 상태들을 갖는 2 진 데이터를 저장하도록 프로그램될 수 있으며; 순차로 진행되는 비트 라인 프리챠지, 데이터 감지 및 데이터 출력 구간들로 이루어지는 데이터 독출 사이클을 갖는 반도체 메모리 장치에 있어서: 상기 열들을 따라 신장하는 그리고 각각이 상기 메모리 셀들 중의 적어도 하나와 대응하는 N 개의 비트 라인들과; 제 1 및 제 2 제어 신호들과, K 개의 제 1 열 선택 신호들(여기서, K는 2 이상의 정수) 및, M 개의 제 2 열 선택 신호들(여기서, K는 2 이상의 정수, K×M=N)을 발생하는 독출 제어 회로와; 각각이 K 개의 출력 단자들을 구비하고, K 개의 비트 라인들에 대응하며 그리고 상기 비트 라인 프리챠지 구간 동안 상기 제 1 제어 신호에 응답하여 대응하는 비트 라인들로 전하를 공급하는 M 개의 프리챠지 회로들과; 각각이 K 개의 비트 라인들에 대응하고, 상기 비트 라인 프리챠지 구간 동안 대응하는 비트 라인들의 전압이 상기 제 2 제어 신호의 전압 레벨에 의해 결정되는 레벨에 이르게 될 때 상기 프리챠지 회로들로부터 상기 비트라인들로 전하가 전달되는 것을 막는 M 개의 레벨 검출 회로들과; 상기 각 레벨 검출 회로는 대응하는 비트 라인들과 대응하는 레벨 검출 회로의 출력 단자들 사이에 각각 접속되는 K 개의 NMOS 트랜지스터들을 구비하고, 상기 각 NMOS 트랜지스터는 대응하는 비트 라인과 대응하는 프리챠지 회로의 대응하는 출력 단자 사이에 접속되는 전류 통로와 상기 제 2 제어 신호가 인가되는 게이트를 구비하며, 각각이 상기 데이터 감지 구간 동안 대응하는 NMOS 트랜지스터들을 통해 전달되는 대응하는 비트 라인들의 전압 레벨들을 감지하고, 감지된 전압 레벨들에 대응하는 K 비트의 2 진 데이터를 출력하는 M 개의 감지 회로들과; 각각이 상기 제 1 열 선택 신호들에 응답하여 대응하는 감지 회로로부터의 K 비트 데이터 중의 1 비트 데이터가 선택적으로 출력되게 하는 M 개의 열 선택 회로들 및; 상기 제 2 열 선택 신호들에 응답하여 상기 제 1 열 선택 회로들로부터의 M 비트 데이터 중의 1 비트 데이터가 선택적으로 출력되도록 하는 다른 하나의 열 선택 회로를 포함하되; 상기 독출 제어 회로는 상기 비트 라인 프리챠지 구간 동안에 상기 NMOS 트랜지스터들의 게이트들로 제 1 전압 레벨의 상기 제 2 제어 신호를 인가하고, 상기 데이터 감지 구간 동안에 상기 제 1 전압 레벨보다 낮은 제 2 전압 레벨의 상기 제 2 제어 신호를 인가하는 반도체 메모리 장치.
제 1 항에 있어서,상기 제 1 전압 레벨과 상기 제 2 전압 레벨 간의 전위차는 상기 상보적인 논리 상태들을 각각 갖는 인접한 두 비트 라인들 중의 하나와 다른 하나 간의 용량성 결합 전압과 동일하거나 그 이상인 반도체 메모리 장치.
행들과 열들을 규정하는 기판 상에 형성되고, 각각이 복수 개의 메모리 셀들의 어레이를 구비하는 복수 개의 메모리 블럭들을 포함하고; 상기 각 메모리 셀은 상보적인 논리 상태들을 갖는 2 진 데이터를 저장하도록 프로그램될 수 있으며; 순차로 진행되는 비트 라인 프리챠지, 데이터 감지 및 데이터 출력 구간들로 이루어지는 데이터 독출 사이클을 갖는 반도체 메모리 장치에 있어서: 상기 열들을 따라 신장하는 그리고 각각이 상기 메모리 셀들 중의 적어도 하나와 대응하는 복수 개의 비트 라인들과; 상기 비트 라인들의 프리챠지 동작을 제어하기 위한 제 1 및 제 2 제어 신호들과, 상기 비트 라인들 중의 적어도 하나를 선택하기 위한 복수 개의 열 선택 신호들을 발생하는 독출 제어 회로와; 상기 비트 라인 프리챠지 구간 동안 상기 제 1 제어 신호에 응답하여 대응하는 비트 라인들로 전류를 공급하는 충전 회로와; 상기 비트 라인 프리챠지 구간 동안 상기 각 비트 라인들의 전압이 상기 제 2 제어 신호의 전압 레벨에 의해 결정되는 레벨에 이르게 될 때 상기 충전 회로로부터 상기 비트라인들로의 전류 흐름을 차단하는 레벨 검출 회로와; 상기 레벨 검출 회로는 상기 비트 라인들과 상기 레벨 검출 회로 사이에 각각 접속되는 복수 개의 NMOS 트랜지스터들을 구비하고, 상기 각 NMOS 트랜지스터는 대응하는 비트 라인과 대응하는 충전 회로 사이에 접속되는 전류 통로와 상기 제 2 제어 신호가 인가되는 게이트를 구비하며, 상기 데이터 감지 구간 동안 NMOS 트랜지스터들을 통해 전달되는 대응하는 비트 라인들의 전압 레벨들을 감지하고, 감지된 전압 레벨들에 대응하는 병렬 2 진 데이터를 출력하는 감지 회로 및; 상기 열 선택 신호들에 응답하여 감지 회로로부터의 병렬 데이터를 직렬 형태로 변환하여 출력하는 병렬-직렬 변환 회로를 포함하되; 상기 독출 제어 회로는 상기 비트 라인 프리챠지 구간 동안에 상기 NMOS 트랜지스터들의 게이트들로 소정 전압 레벨의 상기 제 2 제어 신호를 인가하고, 상기 데이터 감지 구간 동안에는 상기 NMOS 트랜지스터들의 게이트들로 상기 비트 라인 프리챠지 구간의 상기 소정 전압 레벨보다 낮은 전압 레벨의 상기 제 2 제어 신호를 인가는 반도체 메모리 장치.
제 3 항에 있어서, 상기 비트 라인 프리챠지 구간의 상기 전압 레벨과 상기 데이터 감지 구간의 상기 전압 레벨 간의 전위차는 상기 상보적인 논리 상태들을 각각 갖는 인접한 두 비트 라인들 중의 하나와 다른 하나 간의 용량성 결합 전압과 동일하거나 그 이상인 반도체 메모리 장치.
순차로 진행되는 비트 라인 프리챠지, 데이터 감지 및 데이터 출력 구간들로 이루어지는 데이터 독출 사이클을 갖는 반도체 메모리 장치에 있어서: 행들과 열들을 규정하는 기판 상에 형성되는 복수 개의 메모리 셀들의 어레이와; 상기 각 메모리 셀은 상보적인 논리 상태들을 갖는 2 진 데이터를 저장하도록 프로그램될 수 있고, 상기 열들을 따라 신장하는 그리고 각각이 상기 메모리 셀들 중의 적어도 하나와 대응하는 n 개의 비트 라인들(여기서, n은 2 이상의 정수)과; 상기 비트 라인들의 프리챠징을 제어하기 위한 제 1 제어 신호와, 상기 비트 라인들의 전압 레벨을 제어하기 위한 제 2 제어 신호들과, 상기 비트 라인들 중의 적어도 하나를 선택하기 위한 적어도 2 가지의 열 선택 신호들을 발생하는 제 1 수단과; n 개의 출력 단자들을 구비하고, 상기 비트 라인 프리챠지 구간 동안, 상기 제 1 제어 신호에 응답하여 활성화되는 전류원과; 상기 제 2 제어 신호의 전압 레벨에 따라서, 상기 전류원에 의해 충전되는 상기 각 비트 라인들이 소정의 전압 레벨을 갖도록 하는 제 2 수단 및; 상기 데이터 감지 구간 동안, 상기 각 비트 라인들의 전압 레벨을 감지하고, 감지된 전압 레벨들에 대응하는 n 비트의 2 진 데이터를 출력하는 제 3 수단을 포함하되; 상기 제 1 수단은 상기 비트 라인 프리챠지 구간 동안에 상기 제 2 수단으로 제 1 전압 레벨의 상기 제 2 제어 신호를 인가하고, 상기 데이터 감지 구간 동안에는 상기 제 1 전압 레벨과 상이한 제 2 전압 레벨의 상기 제 2 제어 신호를 인가하는 반도체 메모리 장치.
제 5 항에 있어서, 상기 제 2 수단은 상기 비트 라인들과 상기 전류원의 상기 출력 단자들 사이에 각각 접속되는 n 개의 트랜지스터들을 구비하고, 상기 각 트랜지스터는 대응하는 비트 라인과 상기 전류원의 대응하는 출력 단자 사이에 접속되는 전류 통로와 상기 제 2 제어 신호가 인가되는 제어 단자를 구비하는 반도체 메모리 장치.
제 6 항에 있어서, 상기 트랜지스터들은 N 채널 형의 MOS 트랜지스터들이고, 상기 제 1 레벨은 상기 제 2 레벨보다 높은 반도체 메모리 장치.
제 7 항에 있어서, 상기 제 1 전압 레벨과 상기 제 2 전압 레벨 간의 전위차는 상기 상보적인 논리 상태들을 각각 갖는 인접한 두 비트 라인들 중의 하나와 다른 하나 간의 용량성 결합 전압과 동일하거나 그 이상인 반도체 메모리 장치.
제 5 항 내지 제 8 항 중의 어느 한 항에 있어서, 상기 열 선택 신호들에 응답하여 상기 제 3 수단으로부터의 n 비트 병렬 데이터를 받아들여서 1 비트씩 순차로 출력하는 수단을 부가적으로 포함하는 반도체 메모리 장치.
순차로 진행되는 비트 라인 프리챠지, 데이터 감지 및 데이터 출력 구간들로 이루어지는 데이터 독출 사이클을 갖는 반도체 메모리 장치에 있어서: 행들과 열들을 규정하는 기판 상에 형성되는 복수 개의 메모리 셀들의 어레이와; 상기 각 메모리 셀은 상보적인 논리 상태들을 갖는 2 진 데이터를 저장하도록 프로그램될 수 있고, 상기 열들을 따라 신장하는 그리고 각각이 상기 메모리 셀들 중의 적어도 하나와 대응하는 n 개의 비트 라인들(여기서, n은 2 이상의 정수)과; 상기 비트 라인들의 프리챠징을 제어하기 위한 제 1 제어 신호와, 상기 비트 라인들의 전압 레벨을 제어하기 위한 제 2 제어 신호들과, 상기 비트 라인들 중의 적어도 하나를 선택하기 위한 적어도 2 가지의 열 선택 신호들을 발생하는 제 1 수단과; n 개의 출력 단자들을 구비하고, 상기 비트 라인 프리챠지 구간 동안, 상기 제 1 제어 신호에 응답하여 활성화되는 전류원과; 상기 제 2 제어 신호의 전압 레벨에 따라서, 상기 전류원에 의해 충전되는 상기 각 비트 라인들이 소정의 전압 레벨을 갖도록 하는 제 2 수단 및; 상기 데이터 감지 구간 동안, 상기 각 비트 라인들의 전압 레벨을 감지하고, 감지된 전압 레벨들에 대응하는 n 비트의 2 진 데이터를 출력하는 제 3 수단을 포함하되; 상기 제 1 수단은 소정의 기준 신호와 상기 비트 라인 프리챠지 구간을 지정하는 소정의 신호에 응답하여 적어도 하나의 전압 신호를 발생하기 위한 전압 발생 수단 및, 상기 프리챠지 구간 지정 신호에 응답하여 상기 전압 발생 수단이 제 1 레벨의 상기 제 2 제어 신호를 발생하도록 하고 상기 데이터 감지 구간 동안에는 상기 제 1 전압 레벨보다 낮은 제 2 전압 레벨의 상기 제 2 제어 신호를 발생하도록 제어하는 제어 수단을 구비하는 반도체 메모리장치.