KR100195870B1 - 반도체 메모리 장치의 비트라인 프리챠지 전압발생회로 - Google Patents
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Abstract
본 발명은 데이터 센싱 속도 및 데이터 센싱 마진을 향상시킬 수 있는 반도체 메모리 장치의 비트라인 프리챠지 전압발생회로에 관한 것으로서, 이 회로에 의하면 데이터 독출 동작시 비트라인 프리챠지 구간에서 비트라인을 프리챠지하는 전압레벨을 종래와 같이 0볼트로 프리챠지하지 않고 제 5 기준전압으로하여 이에 따라 소정 전압으로 비트라인을 프리챠지시킬 수 있다. 이로서, 데이터 센싱 구간에서 상기 제 5 기준전압에 대응되는 소정 전압으로 프리챠지된 비트라인에 온 셀이 선택된 경우, 센싱에 필요한 전압 레벨로 디스챠지되는데 소요되는 시간이 종래에 비해 상대적으로 감소된다. 이로서, 데이터 독출 동작시 데이터 센싱 속도 및 데이터 센싱 마진을 향상시킬 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 데이터 센싱 속도와 데이터 센싱 마진을 향상시킬 수 있는 반도체 메모리 장치의 비트라인 프리챠지 전압발생회로에 관한 것이다.
도 1에는 반도체 메모리 장치의 개략적인 구성을 보여주는 블록도가 도시되어 있다.
도 1에 도시된 블록도는 이 분야에서 잘 알려진 버스트 롬(burst ROM)의 코어 구성도를 나타낸 것이다. 버스트 롬의 코어를 128개의 비트라인들이 하나의 입출력라인에 연결되고, 도면에는 도시되어 있지 않았지만, 칼럼 프리디코더의 출력인 칼럼 선택 신호들 YA0 - YA7과 YB0 -YB7에 의해서 비트라인들이 선택되는 코어를 실시예로하여 설명한다. 상기 버스트 롬은 통상적으로 사용되는 마스크 롬과는 데이터 독출 방법에 다소 차이를 가지고 있다. 마스크 롬의 경우는 어드레스가 입력되면 이에 대응되는 데이터가 바로 출력되는 방식인 반면 상기 버스트 롬은 어드레스가 입력되면 이에 응답하여 페이지 단위로 데이터들을 일시에 센싱한 후 순차적으로 출력하는 방식이다. 상기 버스트 롬의 코어는 비트 라인(BL)과 접지전압(Vss)이 인가되는 접지단자(T5) 사이에 연결되고, 비트라인 디스챠지 트랜지스터(10)는 외부로부터 인가되는 Pdis 신호에 게이트가 연결되며, 상기 접지단자(T5)와 코어 사이에 채널이 연결되어 있다.
외부로부터 인가되는 Vbias 신호에 게이트가 연결된 NMOS 트랜지스터(11)는 상기 비트라인 BL0과 이에 대응되는 서브비트라인 SBL0 사이에 채널이 연결되어 있다. 상기 서브비트라인 SBL0은 소정 전압레벨로 프리챠지되어 있으며 데이터 독출시 이에 연결된 메모리 셀의 상태에 따라 레벨이 천이되는 감지 라인으로서 사용된다. 외부로부터 인가되는 Pbpre 신호에 게이트가 연결된 PMOS 트랜지스터(12)는 전원전압 Vcc이 인가되는 전원단자(T4)와 상기 서브비트라인 SBL0 사이에 채널이 연결되어 있다. 그리고, 데이터 감지 기능을 가지는 PMOS 트랜지스터(13)는 상기 서브비트라인 SBL0에 게이트가 연결되며 상기 전원단자(T4)와 노드 0 사이에 채널이 연결되어 있다. 도면의 설명중 상기 하나의 비트라인 BL0과 노드 0 사이에 접속된 NMOS 트랜지스터(11)와 PMOS 트랜지스터들(12, 13)이 설명되었는데 나머지 비트라인들도 동일한 회로로 구성된다.
그리고, 제 1 칼럼선택 PMOS 트랜지스터들(14 - 16)은 상기 각 노드(N0 - N7)에 챠지된 전압을 외부로 전달하기 위해 외부로부터 인가되는 제 1 칼럼선택신호들 YA0 -YA7에 각 게이트가 연결되며 노드 8과 상기 각 노드(N0 - N7) 사이에 각 채널이 연결되어 있다. 이와같이, 상기 선택신호들 YA0 - YA7에 대응되도록 각 비트라인을 나눠 상기한 구성으로 복수개의 블록(1)으로 이루어졌다. 그리고, 상기 각 노드(N8, N9)와 데이터 라인(DL) 사이에 채널이 연결된 제 2 칼럼선택 PMOS 트랜지스터들(17 - 18)은 외부로부터 인가되는 제 2 칼럼선택신호들 YB0 - YB7에 각각 게이트가 연결되어 있다. 상기 제 2 칼럼선택 PMOS 트랜지스터들(17 - 18)의 각 일단자가 공통으로 연결된 데이터 라인(DL)과 접지단자(T5) 사이에 채널이 연결된 NMOS 트랜지스터(19)는 외부로부터 인가되는 Siref 신호에 게이트가 연결되어 있다. 그리고, 낸드 게이트(20)는 상기 데이터 라인(DL)과 외부로부터 인가되는 Safc 신호를 입력으로 그리고 PLi를 출력으로 한다.
상기 비트라인 디스챠지 트랜지스터(10)는 스탠바이 구간에서는 하이 레벨의 Pdis 신호에 의해서 비트 라인들(BLi, 여기서 i는 양의 정수)을 0볼트로 디스챠지시키고 칩 인에이블시에는 로우 레벨로 천이된 Pdis 신호에 의해 상기 비트라인 디스챠지 트랜지스터들(10)이 턴-오프된다. 그리고, 상기 Vbias 신호에 게이트가 연결된 NMOS 트랜지스터들(11)은 항상 제 3 기준전압(약 2볼트)으로 유지되는 Vbias 신호에 의해 비트라인 프리챠지시 상기 비트라인들(BLi)을 (제 3 기준전압 - Vtn) 전압 [여기서, Vtn은 NMOS 트랜지스터의 문턱전압(threshold voltage)을 의미한다.] 이하로 유지시킨다. 상기 PMOS 트랜지스터들(12)은 비트라인 프리챠지시 Pbpre 신호가 하이 레벨에서 로우 레벨로 천이함에 따라 비트라인들(BLi)을 전원전압 Vcc로 프리챠지시키고 상기 Pbpre 신호가 제 2 기준전압으로 인가된다. 여기서, 상기 제 2 기준전압의 레벨은 메모리 셀이 온 셀(on cell)일 경우 상기 셀을 통해 흘러나가는 전류에 비해 적은 양의 전류인 일정한 전류를 비트라인으로 흘려줄 수 있는 범위에서 인가된다. 즉, 도 3에 도시된 바와같이, 전원전압 Vcc과 접지전압 Vss 사이의 전압 레벨이다. 상기 PMOS 트랜지스터들(13)은 서브비트라인(SBL)에 챠지된 전압에 따라 턴-온 또는 턴-오프되어 각 노드의 전압 레벨을 이에 대응되는 전압 레벨로 천이시킨다. 즉, 비트라인(BL0)에 연결된 셀이 온 셀일 경우 서브비트라인(SBL0)은 접지전압 Vss로 천이되고 이에 연결된 PMOS 트랜지스터(13)는 턴-온된다.
따라서, 선택된 메모리 셀이 온 셀일 경우 상기 PMOS 트랜지스터(13)의 일단자에 연결된 노드 0의 전압 레벨이 로우 레벨에서 하이 레벨로 천이되며, 오프 셀(off cell)일 경우는 온 셀의 그것과 반대로 동작한다. 그리고, 일련의 데이터 독출 구간에서 선택된 제 1 및 제 2 칼럼 선택 트랜지스터를 통해 각 노드의 천이에 따라 데이터 라인(DL)이 천이된다. 상기 NMOS 트랜지스터(19)는 외부로부터 인가되는 Siref 신호에 의해 상기 데이터 라인(DL)의 챠지를 일정한 전류로 디스챠지시킨다. 즉, 일련의 데이터 독출시 PMOS 트랜지스터들(13)중 선택된 하나와 NMOS 트랜지스터(19)에 의해 직류 패스(DC path)가 생기고 PMOS 트랜지스터들(13)중 선택된 하나에 접속된 서브비트라인의 상태에 의해 데이터 라인(DL)이 하이 레벨 또는 로우 레벨로 천이되게 된다. 상기 낸드 게이트(20)는 외부로부터 인가되는 Safc 신호의 하이 레벨에 의해 상기 데이터 라인(DL)에 전송된 데이터를 PLi로 전달하는 역할을 한다. 여기서, 상기 데이터 라인(DL)의 하이 레벨은 상기 낸드 게이트(20)의 트립 전압(trip voltage)에 비해 상대적으로 높은 레벨로 입력되며, 상기 데이터 라인(DL)의 로우 레벨은 상기 낸드 게이트(20)의 트립 전압에 비해 상대적으로 낮은 레벨로 입력된다.
도 2에는 종래의 비트라인 프리챠지 전압발생회로에 따른 회로도가 도시되어 있다.
도 2에 도시된 비트라인 프리챠지 전압발생회로(40)는 인버터들(36, 37, 38)과 낸드 게이트(39)와 PMOS 트랜지스터들(30, 31, 32) 그리고 NMOS 트랜지스터들(33, 34, 35)로 이루어졌다. 그리고 상기 비트라인 프리챠지 전압발생회로(40)는 외부로부터 인가되는 외부 제어신호들 PRE, STB 그리고 Vref를 입력받아, 이에 대응되는 소정 Pbpre 신호들을 발생한다. 즉, 상기 외부 제어신호 PRE가 로우 레벨이고 상기 외부 제어신호 STB가 하이 레벨일 경우, 상기 외부 제어신호 PRE에 의해 NMOS 트랜지스터(35)는 턴-오프되고 PMOS 트랜지스터(30)가 턴-온된다. 그리고, 하이레벨의 상기 외부 제어신호 STB에 의해 PMOS 트랜지스터(32)가 턴-온되고 NMOS 트랜지스터(34)가 턴-오프되어 Pbpre 신호는 PMOS 트랜지스터들(30, 31)을 통해 전원전압 Vcc를 유지하게된다. 이후, 상기 외부 제어신호 STB가 로우 레벨로 천이되고 상기 외부 제어신호 PRE가 하이 레벨로 천이되면, 상기 외부 제어신호들 PRE, STB에 의해 PNMOS 트랜지스터들(30, 31)이 턴-오프되고 NMOS 트랜지스터(35)가 턴-온되어 상기 Pbpre 신호는 상기 NMOS 트랜지스터(35)를 통해 0볼트의 로우 레벨로 천이된다. 그리고, 상기 외부 제어신호 PRE가 로우 레벨로 천이되고 상기 외부 제어신호 STB가 로우 레벨을 유지하게 되면 NMOS 트랜지스터(35)는 턴-오프되고 PMOS 트랜지스터(30)는 턴-온되며 NMOS 트랜지스터(34)가 턴-온되어 상기 Pbpre 신호는 PMOS 트랜지스터들(30, 32)과 NMOS 트랜지스터들(33, 34)이 턴-온되어 비트라인으로 일정한 전류를 흘러줄 수 있는 제 2 기준전압으로 출력된다. 상기한 설명중 상기 제 2 기준전압은 전원전압 Vcc에 비해 낮은 레벨의 전압을 나타낸다.
도 3에는 종래 비트라인 프리챠지 전압발생회로에 따른 데이터 독출 동작시의 동작 타이밍도가 도시되어 있다. 도 1 및 도 2를 참조하여 도 3의 동작 타이밍도를 설명하면 다음과 같다.
버스트 롬의 데이터 독출은, 도 3에 도시된 바와같이, 스탠바이 구간(①), 비트라인 프리챠지 구간(②), 데이터 센싱 구간(③) 그리고 일련의 데이터 독출 구간(④)으로 나누어진다. 상기 비트라인 프리챠지 구간(①)에서는 고속 데이터 센싱을 위해 비트라인을 일정한 전압 레벨로 프리챠지시키는 구간이며 상기 데이터 센싱 구간(②)에서는 비트라인상으로 일정한 전류를 흘려주면서 비트라인 및 서브비트라인의 전압 레벨을 감지하여 데이터를 센싱하는 구간이다. 그리고, 상기 일련의 데이터 독출 구간(③)에서는 상기의 데이터 센싱 구간(②)에서 감지한 데이터를 순차적으로 데이터 라인을 통해 외부로 출력하는 구간이다. 그리고, 상기한 비트라인 프리챠지 동작이 이루어지기에 앞서 스탠바이 동작이 이루어진다. 즉, 상기 스탠바이 구간(①)에서는 모든 비트라인들을 접지전압(Vss)으로 방전시키기 위한 구간으로, 도 3에 도시된 바와같이, 제어신호 Pdis가 하이 레벨로 천이되어 있기 때문에 상기 제어신호 Pdis가 인가되는 NMOS 트랜지스터들(10)이 턴-온되어 모든 비트라인들이 접지전압(Vss)으로 디스챠지된다.
다음, 상기 비트라인 프리챠지 구간(②)에서는 외부 제어신호 STB가 로우 레벨로 천이하고 외부 제어신호 PRE가 하이 레벨로 천이함에 따라 도 2에 도시된 프리챠지 전압 발생회로(40)를 통해 Pbpre 신호가 0볼트로 천이되고 이로서, 도 1에 도시된 PMOS 트랜지스터들(12)이 턴-온된다. 따라서, 상기 비트라인들 BLi은 Vbias 신호에 의해 (제 3 기준전압 - Vtn) 전압으로, 그리고 상기 PMOS 트랜지스터들(12)에 의해 서브비트라인들 SBLi은 전원전압 Vcc으로 프리챠지된다. 그리고, 상기 데이터 센싱구간(③)에서는 상기 외부 제어신호 PRE가 로우 레벨로 천이되며 이에 따라 상기 Pbpre 신호가 제 2 기준전압으로 천이된다. 이로서, 선택된 메모리 셀이 온 셀일 경우 상기 비트라인은 (제 3 기준전압 - Vtn) 전압에서 더 낮은 전압으로 천이되고 동시에 서브비트라인도 상기 비트라인과 동일한 전압 레벨로 천이된다.
또한, 상기 선택된 메모리 셀이 오프 셀일 경우 상기 비트 라인은 (제 3 기준전압 - Vtn) 전압을 유지하며 상기 서브비트라인도 전원전압 Vcc를 그대로 유지하게 된다. 이로서, 상기 서브비트라인의 상태에 따라 PMOS 트랜지스터(13)가 턴-온되거나 턴-오프된다. 만약, 선택된 메모리 셀이 온-셀일 경우 서브비트라인은 디스챠지되기 때문에 이에 게이트가 연결된 PMOS 트랜지스터(13)는 턴-온되고, 오프-셀일 경우 서브비트라인은 그대로 전원전압 Vcc를 유지하기 때문에 이에 게이트가 연결된 PMOS 트랜지스터(13)는 턴-오프된다. 즉, 상기 선택된 셀의 상태에 따라 PMOS 트랜지스터들(13)의 일단자에 연결된 각 노드(N0 - N7)의 상태가 천이하게 되며 이후 일련의 데이터 독출 구간(④)에서 상기 센싱된 데이터를 칼럼선택 트랜지스터들(14 - 18)을 통해 데이터 라인(DL)으로 전달한 후 순차적으로 낸드 게이트(20)에서 외부로 출력된다.
그러나, 상술한 바와같은 비트라인 프리챠지 전압발생회로에 의하면, 데이터 독출 동작시 비트라인 프리챠지 구간(②)에서 비트라인들 BLi을 (제 3 기준전압 - Vtn) 전압으로 프리챠지시키고 서브비트라인 SBLi을 전원전압 Vcc으로 챠지시킨다. 그리고, 데이터 센싱 구간(③)에서 선택된 메모리 셀이 온 셀일 경우 상기 온 셀을 통하여 상기 (제 3 기준전압 - Vtn) 전압으로 프리챠지된 비트라인 BL과 전원전압 Vcc로 프리챠지된 서브비트라인 SBL 모두 접지전압 Vss로 디스챠지된다. 이때, 상기 라인들 BL, SBL은 전원전압 Vcc으로부터 접지전압 Vss으로 디스챠지되기 때문에 이에 소요되는 시간이 길어진다. 또한, 서로 인접한 비트라인들이 각각 하나는 온 셀에 접속되어 있고 또 다른 하나는 오프 셀에 접속되어 있을 경우, 상기 온 셀에 접속된 비트라인이 디스챠지될 때 비트 라인과 비트라인 커플링(bit line to bit line coupling)에 의해서 오프 셀이 접속된 비트라인의 전압 레벨이 낮아지게 된다. 이어, 상기 온 셀이 접속된 비트라인이 안정화된 후 다시 상기 오프 셀의 비트 라인 전압으로 움직이게 된다. 이로 인해, 데이터 독출 동작시 데이터 센싱 속도가 저하될 뿐만 아니라 데이터 센싱 마진(margin)이 감소하는 문제점들이 생긴다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 비트라인에 대한 과도한 프리챠지를 방지하여 원하는 소정 전압 레벨로 비트라인들을 프리챠지함으로서 데이터 센싱 속도 및 센싱 마진을 향상시킬 수 있는 반도체 메모리 장치의 비트라인 프리챠지 전압발생회로를 제공하는데 있다.
도 1은 반도체 메모리 장치의 개략적인 구성을 보여주는 블록도;
도 2는 종래의 비트라인 프리챠지 전압발생회로를 보여주는 회로도;
도 3은 종래의 데이터 독출 동작시의 동작 타이밍도;
도 4는 본 발명의 바람직한 실시예에 따른 비트라인 프리챠지 전압발생회로를 보여주는 회로도;
도 5는 본 발명의 바람직한 실시예에 따른 데이터 독출 동작시의 동작 타이밍도,
*도면의 주요 부분에 대한 부호 설명
100 : 비트라인 프리챠지 전압발생회로
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 다수의 비트라인들과, 상기 비트라인들에 각각 대응되는 서브비트라인들과, 외부로부터 인가되는 바이어스 신호에 응답하여 상기 비트라인들을 소정 전압 레벨로 프리챠지하고 상기 서브비트라인들과 전기적으로 연결하는 프리챠지 트랜지스터들과, 외부로부터 인가되는 소정 프리챠지 신호에 응답하여 상기 서브비트라인들을 통해 상기 비트라인들로 일정한 소정 전류를 흘려주기 위한 로드 트랜지스터들을 구비한 반도체 메모리 장치에 있어서, 외부로부터 인가되는 외부 제어신호들을 입력받아, 상기 각 비트라인에 연결된 메모리 셀들에 저장된 데이터들을 독출할 경우 스탠바이 구간에서 제 1 레벨의 상기 외부 제어신호와 제 2 레벨의 상기 외부 제어신호에 응답하여 제 1 프리챠지 신호를 출력하고, 비트라인 프리챠지 구간에서 제 2 레벨의 상기 외부 제어신호와 제 1 레벨의 상기 외부 제어신호에 응답하여 제 2 프리챠지 신호를 출력하며, 데이터 센싱 구간에서 제 2 레벨의 상기 외부 제어신호와 제 2 레벨의 상기 외부 제어신호에 응답하여 제 3 프리챠지 신호를 각각 출력하는 비트라인 프리챠지 전압발생회로를 포함한다.
이 장치의 바람직한 실시예에 있어서, 상기 제 1 프리챠지 신호는 전원전압 레벨임을 특징으로 한다.
이 장치의 바람직한 실시예에 있어서, 상기 제 2 프리챠지 신호는 접지전압과 상기 제 3 프리챠지 신호 사이의 전압 레벨임을 특징으로 한다.
이 장치의 바람직한 실시예에 있어서, 상기 제 3 프리챠지 신호는 상기 전원전압 레벨에 비해 상대적으로 낮은 전압 레벨임을 특징으로 한다.
이 장치의 바람직한 실시예에 있어서, 상기 비트라인 프리챠지 신호 발생회로는 인버터들과, PMOS 트랜지스터들과, NMOS 트랜지스터들과, 그리고 낸드 게이트로 구성되는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 외부로부터 외부 제어신호가 인가되는 제 1 입력단자와; 외부로부터 외부 제어신호가 인가되는 제 2 입력단자와; 외부로부터 외부 제어신호가 인가되는 제 3 입력단자와; 외부로부터 전원전압이 인가되는 제 1 전원단자와; 외부로부터 접지전압이 인가되는 제 2 전원단자와; 출력 신호가 출력되는 출력단자와; 상기 제 1 입력단자에 게이트가 연결되며, 상기 제 1 전원단자와 노드 9 사이에 소오스-드레인 채널이 연결된 제 1 트랜지스터와; 상기 제 2 입력단자를 통해 인가되는 신호의 위상을 반전시켜 출력하는 제 1 인버터와; 상기 제 1 인버터의 출력단자에 게이트가 연결되며, 상기 노드 9와 상기 출력단자 사이에 소오스-드레인 채널이 연결된 제 2 트랜지스터와; 상기 노드 9과 상기 출력단자 사이에 소오스-드레인 채널이 연결되며 상기 출력단자에 게이트가 연결된 제 3 트랜지스터와; 상기 제 1 입력단자를 통해 인가되는 소정 신호의 위상을 반전시켜 출력하는 제 2 인버터와; 상기 제 1 및 제 2 인버터들로부터 출력되는 출력신호를 입력신호로하는 낸드 게이트와; 상기 낸드 게이트로부터 출력되는 신호의 위상을 반전시켜 출력하는 제 3 인버터와; 상기 제 3 입력단자에 게이트가 연결되며, 상기 출력단자와 노드 10 사이에 소오스-드레인 채널이 연결된 제 4 트랜지스터와; 상기 제 3 인버터의 출력단자에 게이트가 연결되며, 상기 노드 10과 상기 제 2 전원단자 사이에 소오스-드레인 채널이 연결된 제 5 트랜지스터와; 상기 제 1 입력단자에 게이트가 연결되며, 상기 출력단자와 노드 11 사이에 소오스-드레인 채널이 연결된 제 6 트랜지스터와; 상기 제 3 입력단자에 게이트가 연결되며, 상기 노드 11과 상기 노드 10 사이에 소오스-드레인 채널이 연결된 제 7 트랜지스터를 포함한다.
이 회로의 바람직한 실시예에 있어서, 상기 제 1, 제 2, 제 3 트랜지스터들은 p채널 도전형의 트랜지스터로 구비되어 있다.
이 회로의 바람직한 실시예에 있어서, 상기 제 4, 제 5, 제 6, 제 7 트랜지스터들은 n채널 도전형의 트랜지스터로 구비되어 있다.
이와같은 회로에 의해서, 비트라인 프리챠지 전압을 0볼트와 제 2 기준전압 사이의 소정 전압으로 제어함으로서 비트라인에 대한 과도한 프리챠지를 방지할 수 있고 원하는 소정 전압 레벨로 비트 라인들을 프리챠지함으로서 데이터 센싱 속도 및 센싱 마진을 향상시킬 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 4 내지 도 5에 의거하여 상세히 설명한다.
본 발명의 신규한 반도체 메모리 장치의 비트라인 프리챠지 전압발생회로에 의하면, 도 1에 도시된 PMOS 트랜지스터(12)의 게이트에 인가되는 Pbpre 신호를 각 구간별로 각각 전원전압 Vcc, 제 5 기준전압 그리고 제 2 기준전압으로 인가할 수 있다. 여기서, 상기 제 5 기준전압은 접지전압 Vss과 상기 제 2 기준전압 사이의 전압 레벨을 가지며, 상기 제 2 기준전압은 상기 전원전압 Vcc에 비해 낮은 레벨을 갖는다. 여기서, 상기 제 2 기준전압의 전압레벨은 메모리 셀이 온 셀일 경우 상기 셀을 통해 흘러나가는 전류에 비해 적은 양의 전류인 일정한 전류를 비트라인으로 흘려줄 수 있는 범위의 레벨이다. 상기 제 5 기준전압이 인가된 PMOS 트랜지스터(12)에 의해 서브비트라인 SBL은 전원전압 Vcc에 비해 낮은 소정 전압레벨로 프리챠지된다. 반면 종래의 경우 PMOS 트랜지스터(12)에 0볼트가 인가되어 상기 서브비트라인 SBL은 전원전압 Vcc로 프리챠지된다. 이로서, 선택된 메모리 셀이 온 셀일 경우 상기 셀에 연결된 비트라인 BL 및 서브비트라인 SBL은 모두 접지전압 Vss로 디스챠지되기 때문에 전원전압 Vcc로 챠지된 서브비트라인 SBL에 비해 상기 전원전원 Vcc에 비해 낮은 소정 전압레벨로 챠지된 서브비트라인 SBL이 더 빠르게 디스챠지된다. 따라서, 과도한 비트라인 프리챠지에 의해 발생된 센싱 속도가 저하되는 것을 방지할 수 있다. 또한, 상기 제 5 기준전압에 의해 챠지된 서브비트라인들간의 커플링에 의해 오프 셀에 연결된 서브비트라인이 디스챠지된 후 다시 복원되는데 소요되는 시간이 단축되므로 센싱 속도를 향상시킬 수 있다.
도 4내지 도 5에 있어서, 도 1 내지 도 3에 도시된 구성요소와 동일한 기능을 가지는 구성요소에 대해서 동일한 참조번호를 병기한다.
도 4에는 본 발명의 바람직한 실시예에 따른 비트라인 프리챠지 전압발생회로를 보여주는 회로도가 도시되어 있다.
도 4에 도시된 비트라인 프리챠지 전압발생회로(100)는 인버터들(36, 37, 38)과 낸드 게이트(39)와 PMOS 트랜지스터들(30, 31, 32)과 NMOS 트랜지스터들(33, 34, 35, 50)로 이루어졌다. 그리고, 상기 비트라인 프리챠지 전압발생회로(100)는 외부로부터 인가되는 외부 제어신호들 PRE, STB 그리고 Vref을 입력받아, 이에 대응되는 소정의 Pbpre 신호들을 발생한다. 즉, 상기 외부 제어신호 PRE가 로우 레벨이고 상기 외부 제어신호 STB가 하이 레벨일 경우, 상기 외부 제어신호 PRE에 의해 NMOS 트랜지스터(35)는 턴-오프되고 PMOS 트랜지스터(30)가 턴-온된다. 그리고, 하이 레벨의 상기 외부 제어신호 STB에 의해 PMOS 트랜지스터(32)가 턴-온되고 NMOS 트랜지스터(34)가 턴-오프되어 Pbpre 신호는 PMOS 트랜지스터들(30, 31)을 통해 전원전압 Vcc를 유지하게된다. 이후, 상기 외부 제어신호 STB가 하이 레벨에서 로우 레벨로 천이되고 상기 외부 제어신호 PRE가 로우 레벨에서 하이 레벨로 천이된다.
상기 외부 제어신호들 PRE, STB에 의해 각각 PMOS 트랜지스터들(30, 31)이 턴-오프되고 NMOS 트랜지스터(35)가 턴-온되어 제 5 기준전압의 Pbpre 신호를 출력하게 된다. 따라서, 도 1에 도시된 PMOS 트랜지스터(12)를 통해 종래에는 서브비트라인 SBL이 전원전압 Vcc로 프리챠지되었지만, 상기 제 5 기준전압의 Pbpre 신호에 의해 상기 전원전압 Vcc에 비해 낮은 소정 전압 레벨로 프리챠지된다. 그리고, 상기 외부 제어신호 PRE가 로우 레벨로 천이되고 상기 외부 제어신호 STB가 로우 레벨을 유지하게 되면 NMOS 트랜지스터(35)는 턴-오프되고 PMOS 트랜지스터(30)는 턴-온되며 NMOS 트랜지스터(34)가 턴-온되어 상기 Pbpre 신호는 PMOS 트랜지스터들(30, 32)과 NMOS 트랜지스터들(33, 34)이 턴-온되어 비트라인 BL로 일정한 전류를 흘러줄 수 있는 제 2 기준전압으로 출력된다. 여기서, 상기 제 5 기준전압은 접지전압에 비해 높은 레벨이고 상기 제 2 기준전압에 비해 낮은 레벨의 전압이며, 상기 제 2 기준전압은 전원전압 Vcc에 비해 낮은 레벨의 전압을 나타낸다.
도 5에는 본 발명의 바람직한 실시예에 따른 데이터 독출 동작시의 동작 타이밍도가 도시되어 있다. 도 1과 도 4를 참조하여 도 5의 동작 타이밍도를 설명하면 다음과 같다.
버스트 롬의 데이터 독출은, 도 5에 도시된 바와같이, 스탠바이 구간(①), 비트라인 프리챠지 구간(②), 데이터 센싱 구간(③), 그리고 일련의 데이터 독출 구간(④)으로 나누어진다. 상기 비트라인 프리챠지 구간(②)에서는 고속 데이터 센싱을 위해 비트라인 BL을 일정한 전압 레벨로 프리챠지시키는 구간이며 상기 데이터 센싱 구간(③)에서는 비트라인 BL상으로 일정한 전류를 흘려주면서 비트라인 BL 및 서브비트라인 SBL의 전압 레벨을 감지하여 데이터를 센싱하는 구간이다. 그리고, 상기 일련의 데이터 독출 구간(④)에서는 상기의 데이터 센싱구간(③)에서 감지한 데이터를 순차적으로 데이터 라인 DL을 통해 외부로 출력하는 구간이다. 그리고, 상기한 비트라인 프리챠지 동작이 이루어지기에 앞서 스탠바이 동작이 이루어진다. 즉, 상기 스탠바이 구간(①)에서는 모드 비트라인들 BLi(여기서, i는 양의 정수)을 접지전압 Vss로 방전시키기 위한 구간으로, 도 5에 도시된 바와같이, 제어신호 Pdis가 하이 레벨로 천이되기 때문에 상기 제어신호 Pdis가 인가되는 NMOS 트랜지스터들(10)이 턴-온되어 모든 비트라인들 BLi이 접지전압 Vss로 디스챠지된다.
다음, 상기 비트라인 프리챠지 구간(②)에서는 외부 제어신호 STB가 로우 레벨로 천이하고 외부 제어신호 PRE가 하이 레벨로 천이함에 따라 프리챠지 전압 발생회로(100)를 통해 Pbpre 신호가 제 5 기준전압으로 천이되고 이로서, 도 1에 도시된 PMOS 트랜지스터들(12)이 턴-온된다. 따라서, 상기 비트라인들 BLi은 Vbias 신호에 의해 (제 3 기준전압 - Vtn) 전압으로 그리고, 상기 PMOS 트랜지스터들(12)에 의해 서브비트라인 SBL은 소정 전압 레벨로 각각 프리챠지된다. 그리고, 상기 데이터 센싱구간(③)에서는 상기 외부 제어신호 PRE가 로우 레벨로 천이되며 이에 따라 상기 Pbpre 신호가 제 2 기준전압으로 천이된다. 이로서, 선택된 메모리 셀이 온 셀일 경우 상기 비트라인 BL은 (제 3 기준전압 - Vtn) 전압에서 더 낮은 전압으로 천이되고 동시에 서브비트라인 SBL도 상기 비트라인 BL과 동일한 전압 레벨로 천이된다.
또한, 상기 선택된 메모리 셀이 오프 셀일 경우 상기 비트 라인 BL은 (제 3 기준전압 - Vtn) 전압을 유지하며 상기 서브비트라인 SBL도 전원전압 Vcc를 그대로 유지하게 된다. 이로서, 상기 서브비트라인 SBL의 상태에 따라 PMOS 트랜지스터(13)가 턴-온되거나 턴-오프된다. 만약, 선택된 메모리 셀이 온-셀일 경우 서브비트라인 SBL은 접지전압 Vss로 디스챠지되기 때문에 이에 게이트가 연결된 PMOS 트랜지스터(13)는 턴-온되고, 오프-셀일 경우 서브비트라인 SBL은 그대로 전원전압 Vcc를 유지하기 때문에 이에 게이트가 연결된 PMOS 트랜지스터(13)는 턴-오프된다. 즉, 상기 선택된 셀의 상태에 따라 PMOS 트랜지스터들(13)의 일단자에 연결된 각 노드의 상태가 천이하게 되며 이후 일련의 데이터 독출 구간(④)에서 상기 센싱된 데이터를 칼럼선택 트랜지스터들(14 - 18)을 통해 데이터 라인 DL로 전달한 후 순차적으로 낸드 게이트(20)에 의해 외부로 출력된다.
이와같이, 비트라인들 BLi과 서브비트라인들 SBLi을 (제 3 기준전압 - Vtn) 전압 내지 그 이하의 전압으로 프리챠지시킴으로서 데이터 센싱 구간(③)에서의 온 셀이 접속된 비트 라인 BL이 접지전압 Vss로 디스챠지되는데 소요되는 시간이 빠르다. 또한, 비트라인과 비트라인 커플링에 의해 오프 셀에 연결되어 비트라인 BL이 디스챠지되는 레벨이 종래에 비해 낮기 때문에 데이터 센싱 속도 및 센싱 마진을 향상시킬 수 있다.
상기한 바와같이, 데이터 독출 동작시 비트라인 프리챠지 구간에서 비트라인을 프리챠지하는 전압레벨을 종래와 같이 0볼트로 프리챠지하지 않고 제 5 기준전압으로하여 이에 따라 소정 전압으로 비트라인을 프리챠지시킬 수 있다. 이로서, 데이터 센싱 구간에서 상기 제 5 기준전압에 대응되는 소정 전압으로 프리챠지된 비트라인에 온 셀이 선택된 경우, 센싱에 필요한 전압 레벨로 디스챠지되는데 소요되는 시간이 종래에 비해 상대적으로 감소된다. 이로서, 데이터 독출 동작시 데이터 센싱 속도 및 데이터 센싱 마진을 향상시킬 수 있다.
Claims (8)
- 다수의 비트라인들(BLi, 여기서 i는 양의 정수)과, 상기 비트라인들(BLi)에 각각 대응되는 서브비트라인들(SBLi)과, 외부로부터 인가되는 바이어스 신호(Vbias)에 응답하여 상기 비트라인들(BLi)을 소정 전압 레벨로 프리챠지하고 상기 서브비트라인들(SBLi)과 전기적으로 연결하는 프리챠지 트랜지스터들(11)과, 외부로부터 인가되는 소정 프리챠지 신호(Pbpre)에 응답하여 상기 서브비트라인들(SBLi)을 통해 상기 비트라인들(BLi)로 일정한 소정 전류를 흘려주기 위한 로드 트랜지스터들(12)을 구비한 반도체 메모리 장치에 있어서,외부로부터 인가되는 외부 제어신호들(PRE, STB, Vref)을 입력받아, 상기 각 비트라인(BLi)에 연결된 메모리 셀들에 저장된 데이터들을 독출할 경우 스탠바이 구간에서 제 1 레벨의 상기 외부 제어신호(STB)와 제 2 레벨의 상기 외부 제어신호(PRE)에 응답하여 제 1 프리챠지 신호(Pbpre)를 출력하고, 비트라인 프리챠지 구간에서 제 2 레벨의 상기 외부 제어신호(STB)와 제 1 레벨의 상기 외부 제어신호(PRE)에 응답하여 제 2 프리챠지 신호(Pbpre)를 출력하며, 데이터 센싱 구간에서 제 2 레벨의 상기 외부 제어신호(STB)와 제 2 레벨의 상기 외부 제어신호(PRE)에 응답하여 제 3 프리챠지 신호(Pbpre)를 각각 출력하는 비트라인 프리챠지 전압발생회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 1 프리챠지 신호(Pbpre)는 전원전압(Vcc) 레벨임을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 2 프리챠지 신호(Pbpre)는 접지전압(0볼트)과 상기 제 3 프리챠지 신호(Pbpre) 사이의 전압 레벨임을 특징으로 하는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 제 3 프리챠지 신호(Pbpre)는 상기 전원전압(Vcc) 레벨에 비해 상대적으로 낮은 전압 레벨임을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 비트라인 프리챠지 신호 발생회로는 인버터들(36, 37, 38)과, PMOS 트랜지스터들(30, 31, 32)과, NMOS 트랜지스터들(33, 34, 35, 50)과, 그리고 낸드 게이트(39)로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
- 외부로부터 외부 제어신호(PRE)가 인가되는 제 1 입력단자(T1)와;외부로부터 외부 제어신호(STB)가 인가되는 제 2 입력단자(T2)와;외부로투터 외부 제어신호(Vref)가 인가되는 제 3 입력단자(T3)와;외부로부터 전원전압(Vcc)이 인가되는 제 1 전원단자(T4)와;외부로부터 접지전압(Vss)이 인가되는 제 2 전원단자(T5)와;출력 신호(Pbpre)가 출력되는 출력단자(T6)와;상기 제 1 입력단자(T1)에 게이트가 연결되며, 상기 제 1 전원단자(T4)와 노드 9 사이에 소오스-드레인 채널이 연결된 제 1 트랜지스터(30)와;상기 제 2 입력단자(T2)를 통해 인가되는 신호의 위상을 반전시켜 출력하는 제 1 인버터(37)와;상기 제 1 인버터(37)의 출력단자에 게이트가 연결되며, 상기 노드 9과 상기 출력단자(T6) 사이에 소오스-드레인 채널이 연결된 제 2 트랜지스터(31)와;상기 노드 9과 상기 출력단자(T6) 사이에 소오스-드레인 채널이 연결되며 상기 출력단자(T6)에 게이트가 연결된 제 3 트랜지스터(32)와;상기 제 1 입력단자(T1)를 통해 인가되는 소정 신호의 위상을 반전시켜 출력하는 제 2 인버터(38)와;상기 제 1 및 제 2 인버터들(37, 38)로부터 출력되는 출력신호를 입력신호로하는 낸드 게이트(39)와;상기 낸드 게이트(39)로부터 출력되는 신호의 위상을 반전시켜 출력하는 제 3 인버터(36)와;상기 제 3 입력단자(T3)에 게이트가 연결되며, 상기 출력단자(T6)와 노드 10 사이에 소오스-드레인 채널이 연결된 제 4 트랜지스터(33)와;상기 제 3 인버터(36)의 출력단자에 게이트가 연결되며, 상기 노드 10과 상기 제 2 전원단자(T5) 사이에 소오스-드레인 채널이 연결된 제 5 트랜지스터(34)와;상기 제 1 입력단자(T1)에 게이트가 연결되며, 상기 출력단자(T6)와 노드 11 사이에 소오스-드레인 채널이 연결된 제 6 트랜지스터(35)와;상기 제 3 입력단자(T3)에 게이트가 연결되며, 상기 노드 11과 상기 노드 10 사이에 소오스-드레인 채널이 연결된 제 7 트랜지스터(50)를 포함한 비트라인 프리챠지 전압발생회로.
- 제 6 항에 있어서,상기 제 1, 제 2, 제 3 트랜지스터들(30, 31, 32)은 p채널 도전형의 트랜지스터로 구비된 비트라인 프리챠지 전압발생회로.
- 제 6 항에 있어서,상기 제 4, 제 5, 제 6, 제 7 트랜지스터들(33, 34, 35, 50)은 n채널 도전형의 트랜지스터로 구비된 비트라인 프리챠지 전압발생회로.
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