KR100259340B1 - 고속 균등화 회로 - Google Patents
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Abstract
본 발명은 고속 균등화 회로에 관한 것으로, 종래의 기술에 있어서는 고속화 동작을 위해서는 균등화 펄스폭의 감소가 필수적이며, 좋은 균등화 특성을 얻기 위해서는 높은 전압의 인가가 필수적이나 칩의 최소화와 게이트 산화물의 두께 감소로 인한 신뢰성의 증대를 위해 저전압의 공급이 불가피하여 저전압시 합선(short) 펄스화가 어렵고, 공급전력의 하강으로 트랜지스터의 게이트 인가전압이 낮아져 펄스폭은 크면서 게이트 전압이 낮은 조건으로 변하여 온전한 균등화가 이루어지지 않아 오동작이 발생하는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 레벨시프터를 이용하여 백바이어스 전압과 전원전압을 공급함으로써, 저전압시 합선(short) 펄스화가 쉽고, 공급전력의 하강으로 인한 트랜지스터의 게이트 인가전압이 낮아지는 것을 방지하는 효과가 있다.
Description
본 발명은 고속 균등화 회로에 관한 것으로, 특히 디램의 입출력 라인에 레벨시프터를 이용하여 균등화를 수행하는 트랜지스터의 게이트 전압을 변경토록 함으로써, 고속동작 및 저전압 메모리에 적합한 고속 균등화 회로에 관한 것이다.
도1은 종래 균등화 회로의 구성을 보인 회로도로서, 이에 도시된 바와 같이 양 비트라인의 사이에 위치하여 한쪽 비트라인을 0V까지 끌어 내림과 동시에 또 한쪽 비트라인을 전원전압(Vcc/2)까지 충전하여 출력하는 센서앰프(10)와; 양 비트라인의 사이에 위치하여 게이트에 입력되는 선택신호(YSi,YSj,YSk)에 의해 비트라인의 데이터를 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터(NM1∼NMn)와; 입출력 라인의 사이에 위치하여 게이트에 입력되는 어느 한 셀 어레이 블록에서 입력되는 인에이블신호(MAT_ENB)에 의해 전원전압(Vcc/2)을 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터(N1,N2)와; 양 입출력 라인 사이에 위치하여 게이트에 입력되는 균등화 신호(EQB)에 의해 소오스에 공급되는 전원전압(Vcc/2)을 입출력 라인으로 출력하여 상기 입출력 라인의 레벨을 균등화 시키는 피-모스 트랜지스터(PM1)와; 게이트에 입력되는 제어신호(READ_CONTROL)에 의해 소오스에 공급되는 전원전압(Vcc)을 분배하여 입출력 라인을 전원전압(Vcc/2)으로 프리차지시키는 복수개의 엔-모스 트랜지스터(N3∼N8)로 구성된 것으로, 이와 같이 구성된 종래 회로의 동작과정을 설명하면 다음과 같다.
도2는 종래 균등화 회로의 동작 타이밍도로서, 이에 도시된 바와 같이 센서앰프(10)에서 비트라인(BITB)을 0V까지 끌어 내림과 동시에 또 한쪽 비트라인(BIT)을 전원전압(Vcc/2)까지 충전하여 출력하고, 엔-모스 트랜지스터(N1,N2)는 한 셀 어레이 블록에서 입력되는 인에이블 신호(MAT_ENB)에 의해 선택하고자 하는 셀 어레이 블록의 프리차아지가 풀리며, 균등화(Equalization) 신호(EQB)도 오프상태를 유지하고 있다가 이후 워드라인의 상승과 이에 따른 비트라인의 센싱(Sensing)이 시작되고, 엔-모스 트랜지스터(NM1∼NMn)에 선택신호(YSi)가 입력되어 이 선택신호(YSi)에 의해 상기 비트라인(BIT, BITB)과 입출력 라인(IOT, IOB)의 전기적 연결이 이루어져 비트라인(BIT)의 데이터가 입출력 라인(IOT, IOB)으로 실리며, 그리고 나서 다음 선택신호(YSj 또는 YSk)의 다른 비트라인(BITB)의 선택에 의해 다음 데이터가 같은 입출력 라인(IOT, IOB)에 실린다음 곧이어 주소선택신호에 의한 균등화 신호(EQB)가 피-모스 트랜지스터(PM1)에 입력되어 균등화가 진행된다.
이때, 입출력 라인(IOT, IOB)의 균등화 및 선택신호(YSi,YSj,YSk)의 온시기를 중복(Overlap)시켜 이전 데이터에 의한 메인앰프의 무효(Invalid) 데이터 출력을 방지하여 속도 및 안정적인 동작을 유지하도록 한다.
상기와 같이 종래의 기술에 있어서는 고속화 동작을 위해서는 균등화 펄스폭의 감소가 필수적이며, 좋은 균등화 특성을 얻기 위해서는 높은 전압의 인가가 필수적이나 칩의 최소화와 게이트 산화물의 두께 감소로 인한 신뢰성의 증대를 위해 저전압의 공급이 불가피하여 저전압시 합선(short) 펄스화가 어렵고, 공급전력의 하강으로 트랜지스터의 게이트 인가전압이 낮아져 펄스폭은 크면서 게이트 전압이 낮은 조건으로 변하여 온전한 균등화가 이루어지지 않아 오동작이 발생하는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 레벨시프터를 이용하여 균등화를 수행하는 트랜지스터의 게이트 전압을 변경토록 함으로써, 고속동작 및 저전압 메모리에 적합한 고속 균등화 회로를 제공함에 목적이 있다.
도1은 종래 균등화 회로의 구성을 보인 회로도.
도2는 종래 균등화 회로의 동작 타이밍도.
도3은 본 발명 고속 균등화 회로의 구성을 보인 회로도.
도4는 본 발명 고속 균등화 회로의 동작 타이밍도.
*도면의 주요 부분에 대한 부호의 설명*
NM1∼NMn,N1∼N8,MN1∼MN4 : 엔-모스 트랜지스터 10 : 센서앰프
PM1∼PM3 : 피-모스 트랜지스터 30 : 레벨시프터
40 : 백바이어스 전압 발생기 I1 : 인버터
이와 같은 목적을 달성하기 위한 본 발명 고속 균등화 회로의 구성은, 양 비트라인의 사이에 위치하여 한쪽 비트라인을 0V까지 끌어 내림과 동시에 또 한쪽 비트라인을 전원전압(Vcc/2)까지 충전하여 출력하는 센서앰프와; 양 비트라인의 사이에 위치하여 게이트에 입력되는 선택신호에 의해 비트라인의 데이터를 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터와; 입출력 라인의 사이에 위치하여 게이트에 입력되는 어느 한 셀 어레이 블록에서 입력되는 인에이블신호에 의해 전원전압(Vcc/2)을 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터와; 양 입출력 라인 사이에 위치하여 게이트에 입력되는 균등화 신호에 의해 소오스에 공급되는 전원전압(Vcc/2)을 입출력 라인으로 출력하여 상기 입출력 라인의 레벨을 균등화 시키는 제1 피-모스 트랜지스터와; 게이트에 입력되는 제어신호에 의해 소오스에 공급되는 전원전압(Vcc)을 분배하여 입출력 라인을 전원전압(Vcc/2)으로 프리차지시키는 복수개의 엔-모스 트랜지스터와; 백바이어스 전압을 발생하는 백바이어스 전압 발생기와; 입력되는 균등화 신호에 의해 전압레벨을 변화시켜 상기 제1 피-모스 트랜지스터로 공급하는 레벨시프터로 구성함을 특징으로 한다.
상기 레벨시프터는 입력되는 균등화 신호를 반전하는 인버터와; 게이트에 입력되는 균등화 신호에 의해 소오스에 공급되는 전원전압을 출력하는 제1 피-모스 트랜지스터와; 게이트에 입력되는 상기 인버터의 출력에 의해 소오스에 공급되는 전원전압을 출력하는 제2 피-모스 트랜지스터와; 게이트에 입력되는 균등화 신호에 의해 상기 제1 피-모스 트랜지스터에서 공급한 전압을 출력하는 제1 엔-모스 트랜지스터와; 게이트에 입력되는 상기 제2 피-모스 트랜지스터에서 공급한 전압에 의해 상기 제1 피-모스 트랜지스터에서 공급한 전압을 출력하는 제2 엔-모스 트랜지스터와; 게이트에 입력되는 상기 인버터의 출력에 의해 상기 제2 피-모스 트랜지스터에서 을 출력하는 제3 엔-모스 트랜지스터와; 게이트에 입력되는 상기 제1 피-모스 트랜지스터에서 공급한 전압에 의해 상기 제3 엔-모스 트랜지스터에서 공급한 전압을 출력하는 제2 엔-모스 트랜지스터로 구성함을 특징으로 한다.
이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명 고속 균등화 회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 양 비트라인의 사이에 위치하여 한쪽 비트라인을 0V까지 끌어 내림과 동시에 또 한쪽 비트라인을 전원전압(Vcc/2)까지 충전하여 출력하는 센서앰프(10)와; 양 비트라인의 사이에 위치하여 게이트에 입력되는 선택신호(YSi,YSj,YSk)에 의해 비트라인의 데이터를 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터(NM1∼NMn)와; 입출력 라인의 사이에 위치하여 게이트에 입력되는 어느 한 셀 어레이 블록에서 입력되는 인에이블신호(MAT_ENB)에 의해 전원전압(Vcc/2)을 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터(N1,N2)와; 양 입출력 라인 사이에 위치하여 게이트에 입력되는 균등화 신호(EQB)에 의해 소오스에 공급되는 전원전압(Vcc/2)을 입출력 라인으로 출력하여 상기 입출력 라인의 레벨을 균등화 시키는 피-모스 트랜지스터(PM1)와; 게이트에 입력되는 제어신호(READ_CONTROL)에 의해 소오스에 공급되는 전원전압(Vcc)을 분배하여 입출력 라인을 전원전압(Vcc/2)으로 프리차지시키는 복수개의 엔-모스 트랜지스터(N3∼N8)와; 백바이어스 전압(VBB)을 발생하는 백바이어스 전압 발생기(40)와; 입력되는 균등화 신호에 의해 전압레벨을 변화시켜 상기 피-모스 트랜지스터(PM1)로 공급하는 레벨시프터(30)로 구성한다.
도4는 본 발명 고속 균등화 회로의 동작 타이밍도로서, 이에 도시한 바와 같이 센서앰프(10)에서 비트라인(BITB)을 0V까지 끌어 내림과 동시에 또 한쪽 비트라인(BIT)을 전원전압(Vcc/2)까지 충전하여 출력하고, 엔-모스 트랜지스터(N1,N2)는 한 셀 어레이 블록에서 입력되는 인에이블 신호(MAT_ENB)에 의해 선택하고자 하는 셀 어레이 블록의 프리차아지가 풀리며, 균등화(Equalization) 신호도 오프상태를 유지하고 있다가 이후 워드라인의 상승과 이에 따른 비트라인의 센싱(Sensing)이 시작되고, 엔-모스 트랜지스터(NM1∼NMn)에 선택신호(YSi)가 입력되어 이 선택신호(YSi)에 의해 상기 비트라인(BIT, BITB)과 입출력 라인(IOT, IOB)의 전기적 연결이 이루어져 비트라인(BIT)의 데이터가 입출력 라인(IOT, IOB)으로 실리며, 그리고 나서 다음 선택신호(YSj 또는 YSk)의 다른 비트라인(BITB)의 선택에 의해 다음 데이터가 같은 입출력 라인(IOT, IOB)에 실린다음 곧이어 주소선택신호에 의한 균등화 신호(EQB)가 레벨시프터(30)에 입력된다.
상기 레벨시프터(30)에 하이 입력신호가 들어오면 제1 피-모스 트랜지스터(PM2)는 오프되고, 인버터(I1)에 의해 제2 피-모스 트랜지스터(PM3)는 온되며, 제1,2 엔-모스 트랜지스터(MN1)(MN2)는 온되고, 제3,4 엔-모스 트랜지스터(MN3)(MN4)는 오프되므로, '노드1'에 전원전압(Vcc)이 걸리게 되어, 결국 피-모스 트랜지스터(PM1)를 오프시킴으로 인해 균등화가 진행되지 않는다.
만약, 레벨시프터(30)에 로우 입력신호가 들어오면 제1 피-모스 트랜지스터(PM2)는 온되고, 인버터(I1)에 의해 제2 피-모스 트랜지스터(PM3)는 온되며, 제1,2 엔-모스 트랜지스터(MN1)(MN2)는 온되고, 제3,4 엔-모스 트랜지스터(MN3)(MN4)는 오프되므로, '노드1'에 백바이어스 전압 발생기(40)에서 공급하는 백바이어스 전압(VBB)이 걸리게 되어, 결국 피-모스 트랜지스터(PM1)에 상기 백바이어스 전압(VBB)이 입력되어 균등화가 진행된다.
이상에서 설명한 바와 같이 본 발명 고속 균등화 회로는 레벨시프터를 이용하여 백바이어스 전압과 전원전압을 공급함으로써, 저전압시 합선(short) 펄스화가 쉽고, 공급전력의 하강으로 인한 트랜지스터의 게이트 인가전압이 낮아지는 것을 방지하는 효과가 있다.
Claims (2)
- 양 비트라인의 사이에 위치하여 한쪽 비트라인을 0V까지 끌어 내림과 동시에 또 한쪽 비트라인을 전원전압(Vcc/2)까지 충전하여 출력하는 센서앰프와; 양 비트라인의 사이에 위치하여 게이트에 입력되는 선택신호에 의해 비트라인의 데이터를 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터와; 입출력 라인의 사이에 위치하여 게이트에 입력되는 어느 한 셀 어레이 블록에서 입력되는 인에이블신호에 의해 전원전압(Vcc/2)을 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터와; 양 입출력 라인 사이에 위치하여 게이트에 입력되는 균등화 신호에 의해 소오스에 공급되는 전원전압(Vcc/2)을 입출력 라인으로 출력하여 상기 입출력 라인의 레벨을 균등화 시키는 제1 피-모스 트랜지스터와; 게이트에 입력되는 제어신호에 의해 소오스에 공급되는 전원전압(Vcc)을 분배하여 입출력 라인을 전원전압(Vcc/2)으로 프리차지시키는 복수개의 엔-모스 트랜지스터와; 백바이어스 전압을 발생하는 백바이어스 전압 발생기와; 입력되는 균등화 신호에 의해 전압레벨을 변화시켜 상기 제1 피-모스 트랜지스터로 공급하는 레벨시프터로 구성함을 특징으로 하는 고속 균등화 회로.
- 제1항에 있어서, 상기 레벨시프터는 입력되는 균등화 신호를 반전하는 인버터와; 게이트에 입력되는 균등화 신호에 의해 소오스에 공급되는 전원전압을 출력하는 제1 피-모스 트랜지스터와; 게이트에 입력되는 상기 인버터의 출력에 의해 소오스에 공급되는 전원전압을 출력하는 제2 피-모스 트랜지스터와; 게이트에 입력되는 균등화 신호에 의해 상기 제1 피-모스 트랜지스터에서 공급한 전압을 출력하는 제1 엔-모스 트랜지스터와; 게이트에 입력되는 상기 제2 피-모스 트랜지스터에서 공급한 전압에 의해 상기 제1 피-모스 트랜지스터에서 공급한 전압을 출력하는 제2 엔-모스 트랜지스터와; 게이트에 입력되는 상기 인버터의 출력에 의해 상기 제2 피-모스 트랜지스터에서 을 출력하는 제3 엔-모스 트랜지스터와; 게이트에 입력되는 상기 제1 피-모스 트랜지스터에서 공급한 전압에 의해 상기 제3 엔-모스 트랜지스터에서 공급한 전압을 출력하는 제2 엔-모스 트랜지스터로 구성함을 특징으로 하는 고속 균등화 회로.
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| KR1019970021205A KR100259340B1 (ko) | 1997-05-28 | 1997-05-28 | 고속 균등화 회로 |
Applications Claiming Priority (1)
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| KR1019970021205A KR100259340B1 (ko) | 1997-05-28 | 1997-05-28 | 고속 균등화 회로 |
Publications (2)
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| KR19980085207A KR19980085207A (ko) | 1998-12-05 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970021205A KR100259340B1 (ko) | 1997-05-28 | 1997-05-28 | 고속 균등화 회로 |
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| Country | Link |
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| KR (1) | KR100259340B1 (ko) |
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1997
- 1997-05-28 KR KR1019970021205A patent/KR100259340B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR19980085207A (ko) | 1998-12-05 |
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