KR20010001739A - 반도체 메모리의 비트 라인 균등화 신호 제어회로 - Google Patents

반도체 메모리의 비트 라인 균등화 신호 제어회로 Download PDF

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Abstract

본 발명은 반도체 메모리의 비트 라인 균등화 신호 제어회로에 관한 것으로, 전원전압 레벨이 낮아지더라도 비트 라인 균등화 신호가 기존의 전압레벨을 확보하여 충분한 구동능력을 가질 수 있도록 하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 지연부와 제어부, 전하 펌핑부를 포함하여 이루어진다. 지연부는 제 1 전압 레벨을 갖는 제 1 비트 라인 균등화 신호가 입력되고, 제 1 비트 라인 균등화 신호를 일정시간 지연시켜서 출력한다. 제어부는 제 1 비트 라인 균등화 신호와 지연부의 출력신호를 입력받아, 제 2 비트 라인 균등화 신호를 발생시킨다. 전하 펌핑부는 제 1 비트 라인 균등화 신호가 입력되고, 제 2 비트 라인 균등화 신호에 의해 제어되어 제 1 비트 라인 균등화 신호의 전압레벨을 제 2 전압레벨까지 승압시킨다.

Description

반도체 메모리의 비트 라인 균등화 신호 제어회로{A controll circuit for a bit line equalization signal in semiconductor memory}
본 발명은 반도체 메모리에 관한 것으로, 특히 비트 라인과 비트바 라인의 초기 전압을 균등화하는 비트 라인 균등화 신호 제어회로에 관한 것이다.
반도체 메모리의 비트 라인과 비트바 라인은 메모리 셀에 가장 직접적으로 연결되는 데이터 신호 전달 경로이다. 이 비트 라인과 비트바 라인을 통하여 메모리 셀에 데이터 신호가 전달되거나, 또는 메모리 셀로부터 읽혀진 데이터 신호가 센스앰프에 전달되기도 한다.
이 비트 라인 쌍의 어느 한쪽에 데이터 신호가 실릴 경우 비트 라인과 비트바 라인 사이에는 전위차가 발생한다. 센스앰프는 이 전위차를 증폭하여 데이터 버스에 전달한다. 빠른 동작과 적은 소비전력을 위하여 메모리 셀의 캐패시터의 용량을 작게 설계하기 때문에 비트 라인과 비트바 라인 사이의 전위차는 매우 작을 수밖에 없다. 따라서 초기에 비트 라인과 비트바 라인의 전압 레벨을 매우 정밀하게 균등화시킬 필요가 있다.
도 1은 종래의 반도체 메모리의 셀 어레이와 센스앰프의 연결을 나타낸 도면이다. 도 1에 나타낸 바와 같이, 비트 라인 쌍 BL, /BL에는 비트 라인 균등화 회로 102와 메모리 셀 104, 센스앰프 106 등이 연결되어 있다. 또 센스앰프 106에는 센스앰프 구동부 108이 연결되어 있다.
비트 라인 균등화 회로 102에서, 비트 라인 균등화 신호 BLEQ가 하이 레벨이 되면 엔모스 트랜지스터 110, 112, 114가 턴 온되어 비트 라인 BL과 비트바 라인 /BL이 모두 비트 라인 프리차지 전압 VBLP로 균등화된다. 이후 비트 라인 균등화 신호 BLEQ가 다시 로우 레벨로 떨어지면 엔모스 트랜지스터 110, 112, 114가 턴 오프되어 비트 라인 BL과 비트바 라인 /BL이 모두 비트 라인 프리차지 전압 레벨을 유지한 채 플로팅 상태가 된다.
이 상태에서 워드라인 WL이 활성화되어 메모리 셀 104의 엔모스 트랜지스터 116이 턴 온되면 비트 라인 BL과 셀 캐패시터 118 사이에 전하의 이동이 발생한다. 센스앰프 106은 이때 발생하는 비트 라인 BL과 비트바 라인 /BL의 전위차를 증폭한다. 이때 센스앰프의 증폭전압은 센스앰프 구동부 108에서 제공되는 피모스 게이트 전압 CSP와 엔모스 게이트 전압 CSN에 의해 결정된다. 피모스 게이트 전압 CSP와 엔모스 게이트 전압 CSN은 각각 전원전압과 접지전압으로 작용한다.
도 2는 종래의 반도체 메모리의 비트 라인 균등화 신호 발생부를 나타낸 도면이다. 비트 라인 인에이블 신호 BLEIN은 매트 선택신호로부터 만들어지는 신호이다. 이 신호가 버퍼링되어 VDD와 VSS 레벨의 비트 라인 균등화 신호 BLEQ로 만들어진다.
현재 반도체 메모리의 전원전압이 5V에서 3.3V로, 다시 2.5V로 낮아지는 추세이다. 따라서 기존의 5V용 반도체 메모리를 3.3V로 전환하거나, 3.3V용 반도체 메모리를 2.5V로 전환하고자 할 때, 낮아진 전원전압에 의해 비트 라인 균등화 신호 BLEQ의 전압레벨 역시 낮아져서 충분한 구동능력을 갖지 못하게 된다.
따라서 본 발명은 전원전압 레벨이 낮아지더라도 비트 라인 균등화 신호가 기존의 전압레벨을 확보하여 충분한 구동능력을 가질 수 있도록 하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 지연부와 제어부, 전하 펌핑부를 포함하여 이루어진다.
지연부는 제 1 전압 레벨을 갖는 제 1 비트 라인 균등화 신호가 입력되고, 제 1 비트 라인 균등화 신호를 일정시간 지연시켜서 출력한다.
제어부는 제 1 비트 라인 균등화 신호와 지연부의 출력신호를 입력받아, 제 2 비트 라인 균등화 신호를 발생시킨다.
전하 펌핑부는 제 1 비트 라인 균등화 신호가 입력되고, 제 2 비트 라인 균등화 신호에 의해 제어되어 제 1 비트 라인 균등화 신호의 전압레벨을 제 2 전압레벨까지 승압시킨다.
도 1은 종래의 반도체 메모리의 셀 어레이와 센스앰프의 연결을 나타낸 도면.
도 2는 종래의 반도체 메모리의 비트 라인 균등화 신호 발생부를 나타낸 도면.
도 3은 본 발명에 따른 비트 라인 균등화 신호 제어회로를 나타낸 블록도.
도 4는 본 발명에 따른 비트 라인 균등화 신호 제어회로를 나타낸 회로도.
도 5는 본 발명에 따른 비트 라인 균등화 신호 제어회로의 동작특성을 나타낸 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
102 : 비트 라인 균등화 회로 104 : 메모리 셀
106 : 센스앰프 108 : 센스앰프 구동부
110∼116 : 엔모스 트랜지스터 118, 418 : 캐패시터
202 : 버퍼 302, 402 : 지연부
304, 404 : 제어부 306, 406 : 전하 펌핑부
402, 406, 408, 416 : 인버터 410 : 노어 게이트
414 : 트랜스미션 게이트
이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 3 내지 도 5를 참조하여 설명하면 다음과 같다.
먼저 도 3은 본 발명에 따른 비트 라인 균등화 신호 제어회로를 나타낸 블록도이다. 도 3에서 제 1 비트 라인 균등화 신호 BLEQ1은 기존과 마찬가지로 비트 라인 인에이블 신호 BLEIN이 버퍼링되어 만들어진 신호로서 VDD와 VSS 레벨을 갖는 신호이다. 이때 VDD는 2.5V로서, 3.3V용으로 설계된 메모리의 전원을 2.5V로 낮춘 것이다.
제 1 비트 라인 균등화 신호 BLEQ1은 지연부 302와 제어부 304, 전하 펌핑부 306에 각각 입력된다. 지연부 302에서는 제 1 비트 라인 균등화 신호 BLEQ1을 일정시간 지연시킨 다음 제어부 304에 전달한다. 즉 제어부 304에는 제 1 비트 라인 균등화 신호 BLEQ1이 일정한 시간차를 두고 두 개의 서로 다른 경로를 통하여 입력되는 것이다.
제어부 304에서는 제 2 비트 라인 균등화 신호 BLEQ2가 출력된다. 이 제 2 비트 라인 균등화 신호 BLEQ2는 제 1 비트 라인 균등화 신호 BLEQ1과 지연부 302의 출력신호와 의 시간차에 대응하는 펄스폭을 갖는 신호이다. 이 제 2 비트 라인 균등화 신호 BLEQ2는 전하 펌핑부 306을 제어하는데 사용된다.
전하 펌핑부 306은 제 1 비트 라인 균등화 신호 BLEQ1을 입력받고, 상술한 제 2 비트 라인 균등화 신호 BLEQ2에 의해 제어되어 전하 펌핑 동작을 수행하게 된다. 이와 같은 전하 펌핑동작에 의해 제 3 비트 라인 균등화 신호 BLEQ3이 발생하여 출력된다. 이 제 3 비트 라인 균등화 신호 BLEQ3은 3.3V 레벨을 갖게되며, 센스앰프와 I/O 스위치, 센스앰프 구동부 등으로 전달된다. I/O 스위치는 메인 비트 라인과 서브 비트 라인 등의 스위치를 의미한다.
도 4는 본 발명에 따른 비트 라인 균등화 신호 제어회로를 나타낸 회로도이다. 도 3에 나타낸 것과 마찬가지로, 제 1 비트 라인 균등화 신호 BLEQ1이 지연부 402와 제어부 404, 전하 펌핑부 406에 각각 입력된다.
먼저 지연부 402는 네 개(짝수개)의 인버터 402a∼402d가 직렬 연결되어 인버터 체인을 형성한다. 이 지연부 402의 크기는 아래에 설명하게 될 전하 펌핑부 406의 출력단의 전위가 VDD인 2.5V까지 충전되는데 필요한 시간을 확보하기 위한 것이다.
제어부 404 내에서는 제 1 비트 라인 균등화 신호 BLEQ1과 지연부 402의 출력이 각각 인버터 408과 410에 의해 반전된 다음 노어 게이트 412에 입력된다. 노어 게이트 412의 출력을 보면, 제 1 비트 라인 균등화 신호 BLEQ1이 하이 레벨로 천이하더라도 지연부 402의 지연시간 만큼 경과한 이후에 하이 레벨로 천이하게 된다.
전하 펌핑부 406은 기본적으로 트랜스미션 게이트 414와 캐패시터 418로 구성된다. 트랜스미션 게이트 414에는 제 1 비트 라인 균등화 신호 BLEQ1이 입력된다. 트랜스미션 게이트 414의 스위칭은 제 2 비트 라인 균등화 신호 BLEQ2에 의해 이루어진다. 인버터 416은 제 2 비트 라인 균등화 신호 BLEQ2를 반전시켜서 트랜스미션 게이트 414의 엔모스 트랜지스터의 게이트에 전달한다. 이 트랜스미션 게이트 414의 출력이 제 3 비트 라인 균등화 신호 BLEQ3이다.
캐패시터 418을 보면, 일단에 제 2 비트 라인 균등화 신호 BLEQ가 가해지고, 타단이 트랜스미션 게이트 414의 출력단 N1에 연결된다. 즉, 캐패시터 418 양단의 전위차가 제 2 비트 라인 균등화 신호 BLEQ2와 제 3 비트 라인 균등화 신호 BLEQ3의 전위차가 되는 것이다.
도 4에 나타낸 본 발명에 따른 비트 라인 균등화 신호 제어회로의 기본적인 동작은 다음과 같다. 제 1 비트 라인 균등화 신호 BLEQ1이 로우 레벨일 때 제 2 비트 라인 균등화 신호 BLEQ2 역시 로우 레벨이다. 따라서 이때에는 트랜스미션 게이트 414가 턴 온되어 노드 N1의 전위도 로우 레벨(VSS)이다.
이 상태에서 제 1 비트 라인 균등화 신호 BLEQ1이 하이 레벨(VDD)로 상승하면 제 2 비트 라인 균등화 신호 BLEQ2는 일정 시간이 경과한 후에 VDD 레벨로 된다. 지연부 402에서 발생하는 지연시간 동안에 VDD 레벨의 제 1 비트 라인 균등화 신호 BLEQ1이 턴 온되어 있는 트랜스미션 게이트 414를 통하여 노드 N1에 전달된다. 즉 노드 N1의 전위가 VDD 레벨로 되는 것이다. 이때 캐패시터 418에는 전하가 충전되어 그 양단의 전위차는 VDD이다.
지연부 402의 지연시간이 경과하여 제 2 비트 라인 균등화 신호 BLEQ2가 하이 레벨로 상승하면 트랜스미션 게이트 414는 턴 오프된다. 동시에 로우 레벨의 전압이 가해지던 캐패시터의 일단 N2에는 하이 레벨의 VDD 전압이 가해져서 캐패시터 418에 충전되는 전하량이 증가한다(전하량 보존의 법칙). 이 때문에 캐패시터 양단의 전위차는 증가하게되어 결과적으로 제 3 비트 라인 균등화 신호 BLEQ3의 전압이 승압(펌핑)되는 것이다.
도 5는 본 발명에 따른 비트 라인 균등화 신호 제어회로의 동작특성을 나타낸 파형도이다. 도 5에 나타낸 바와 같이, 제 1 비트 라인 균등화 신호 BLEQ1이 하이 레벨로 상승한 다음 일정시간 동안(구간 A)에는 제 3 비트 라인 균등화 신호 BLEQ3이 2.5V를 채 넘지 못한다. 구간 A가 지나서 구간 B가 되면 제 2 비트 라인 균등화 신호 BLEQ2가 상승하고, 이로 인하여 제 3 비트 라인 균등화 신호 BLEQ3의 전압 레벨도 함께 상승하여 3V 이상으로 승압되는 것을 알 수 있다. 이후 제 1 비트 라인 균등화 신호 BLEQ1이 하강하면 제 2 및 제 3 비트 라인 균등화 신호 BLEQ2, BLEQ3도 함께 하강한다.
따라서 본 발명은 전원전압 레벨이 낮아지더라도 비트 라인 균등화 신호가 기존의 전압레벨을 확보하여 충분한 구동능력을 가질 수 있도록 하는 효과를 제공한다.

Claims (7)

  1. 반도체 메모리의 비트 라인 균등화 신호 제어회로에 있어서,
    제 1 전압 레벨을 갖는 제 1 비트 라인 균등화 신호가 입력되고, 상기 제 1 비트 라인 균등화 신호를 일정시간 지연시켜서 출력하는 지연부와;
    상기 제 1 비트 라인 균등화 신호와 상기 지연부의 출력신호를 입력받아, 제 2 비트 라인 균등화 신호를 발생시키는 제어부와;
    상기 제 1 비트 라인 균등화 신호가 입력되고, 상기 제 2 비트 라인 균등화 신호에 의해 제어되어 상기 제 1 비트 라인 균등화 신호의 전압레벨을 제 2 전압레벨까지 승압시키는 전하 펌핑부를 포함하는 비트 라인 균등화 신호 제어회로.
  2. 청구항1에 있어서, 상기 지연부는 짝수개의 인버터가 직렬 연결되어 이루어지는 반도체 메모리의 비트 라인 균등화 신호 제어회로.
  3. 청구항1에 있어서, 상기 지연부의 크기는 상기 전하 펌핑부의 출력단이 상기 제 1 전압 레벨까지 충전되는데 소요되는 시간을 확보하기 위한 것이 특징인 반도체 메모리의 비트 라인 균등화 신호 제어회로.
  4. 청구항1에 있어서, 상기 제어부는,
    상기 제 1 비트 라인 균등화 신호를 반전시키는 제 1 인버터와;
    상기 지연부의 출력신호를 반전시키는 제 2 인버터와;
    상기 제 1 인버터의 출력신호와 상기 제 2 인버터의 출력신호가 입력되고, 상기 제 2 비트 라인 균등화 신호를 출력하는 노어 게이트를 포함하여 이루어지는 반도체 메모리의 비트 라인 균등화 신호 제어회로.
  5. 청구항1에 있어서, 상기 전하 펌핑부는,
    상기 제 1 비트 라인 균등화 신호를 입력받아 제 3 비트 라인 균등화 신호를 출력하는 트랜스미션 게이트와;
    일단에 상기 제 2 비트 라인 균등화 신호가 입력되고 타단에 상기 제 3 비트 라인 균등화 신호가 입력되며, 상기 제 2 비트 라인 균등화 신호의 하이 레벨 구간마다 충전되도록 연결된 캐패시터를 포함하여 이루어지는 반도체 메모리의 비트 라인 균등화 신호 제어회로.
  6. 청구항5에 있어서, 상기 제 2 비트 라인 균등화 신호의 하이 레벨 구간마다 상기 캐패시터에 이루어지는 충전 전압 레벨이 상기 제 1 전압 레벨에서 상기 제 2 전압 레벨 사이의 범위를 갖도록 이루어지는 반도체 메모리의 비트 라인 균등화 신호 제어회로.
  7. 청구항1에 있어서, 상기 제 3 비트 라인 균등화 신호가 센스앰프나 비트 라인 스위칭 제어부, 센스앰프 구동부에 전달되도록 이루어지는 반도체 메모리의 비트 라인 균등화 신호 제어회로.
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