JPH056675A - スタテイツク型半導体メモリ装置 - Google Patents
スタテイツク型半導体メモリ装置Info
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- JPH056675A JPH056675A JP3183105A JP18310591A JPH056675A JP H056675 A JPH056675 A JP H056675A JP 3183105 A JP3183105 A JP 3183105A JP 18310591 A JP18310591 A JP 18310591A JP H056675 A JPH056675 A JP H056675A
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- semiconductor memory
- power supply
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 スタティック型半導体メモリおいて、ワード
線の電圧を電源電圧よりも昇圧することにより、電源電
圧低下時のフリップフロップの動作を安定に行う。 【構成】 アドレス線によりＡＮＤゲートが活性化する
と、Ｎチャンネル型ＭＯＳトランジスタＱＮ１、ＱＮ２
がＯＮ状態となる。すると、ワード線ＷＬの電位Ｖｗｌ
は電源電圧Ｖｃｃに略等しくなる。同時に、インバータ
１０４の出力ノードに接続されたキャパシタＣｗｌは充
電を開始する。Ｎチャンネル型ＭＯＳトランジスタＱＮ
１はＯＦＦ状態となり、ワーード線ＷＬの電位は上昇す
る。よって、フリップフロップにはデッジット線ＤＧ
１、あるいは、ＣＤＧ１を介して、略電源電圧Ｖｃｃに
等しい電圧が印加され、フリップフロップは安定に動作
する。
線の電圧を電源電圧よりも昇圧することにより、電源電
圧低下時のフリップフロップの動作を安定に行う。 【構成】 アドレス線によりＡＮＤゲートが活性化する
と、Ｎチャンネル型ＭＯＳトランジスタＱＮ１、ＱＮ２
がＯＮ状態となる。すると、ワード線ＷＬの電位Ｖｗｌ
は電源電圧Ｖｃｃに略等しくなる。同時に、インバータ
１０４の出力ノードに接続されたキャパシタＣｗｌは充
電を開始する。Ｎチャンネル型ＭＯＳトランジスタＱＮ
１はＯＦＦ状態となり、ワーード線ＷＬの電位は上昇す
る。よって、フリップフロップにはデッジット線ＤＧ
１、あるいは、ＣＤＧ１を介して、略電源電圧Ｖｃｃに
等しい電圧が印加され、フリップフロップは安定に動作
する。
Description
【０００１】
【産業上の利用分野】本発明はスタティック型半導体メ
モリ装置に関する。
モリ装置に関する。
【０００２】
【従来の技術】従来のスタティック型半導体メモリ装置
を図５、図６を参照しながら説明する。
を図５、図６を参照しながら説明する。
【０００３】図５は、従来のスタティック型半導体メモ
リ装置の概略図である。図５のスタティック型半導体メ
モリ装置はＮＡＮＤ回路１０１と、インバータ１０２
と、複数のメモリセル１０と、を有している。
リ装置の概略図である。図５のスタティック型半導体メ
モリ装置はＮＡＮＤ回路１０１と、インバータ１０２
と、複数のメモリセル１０と、を有している。
【０００４】メモリセル１０はマトリクス状に配設され
ている。これらのメモリセルの行には図５にて示される
ように、ワード線ＷＬ１、ＷＬ２、・・がそれぞれ共通
して接続され、メモリセルの列にはデジット線対ＤＧ
１、ＣＤＧ１、・・・がそれぞれ接続されている。それ
ぞれのワード線ＷＬ１，ＷＬ２，・・・にはインバータ
１０２の出力ノードが接続されている。このインバータ
１０２の入力ノードにはＮＡＮＤゲート１０１の出力ノ
ートが接続されている。それぞれのＮＡＮＤゲート１０
１には、複数のアドレス線が接続されており、行アドレ
ス信号で指定されたいずれかのＮＡＮＤゲート１０１が
活性化する。よって、いずれかのワード線がインバータ
１０２で駆動される。
ている。これらのメモリセルの行には図５にて示される
ように、ワード線ＷＬ１、ＷＬ２、・・がそれぞれ共通
して接続され、メモリセルの列にはデジット線対ＤＧ
１、ＣＤＧ１、・・・がそれぞれ接続されている。それ
ぞれのワード線ＷＬ１，ＷＬ２，・・・にはインバータ
１０２の出力ノードが接続されている。このインバータ
１０２の入力ノードにはＮＡＮＤゲート１０１の出力ノ
ートが接続されている。それぞれのＮＡＮＤゲート１０
１には、複数のアドレス線が接続されており、行アドレ
ス信号で指定されたいずれかのＮＡＮＤゲート１０１が
活性化する。よって、いずれかのワード線がインバータ
１０２で駆動される。
【０００５】さらに、いずれか一対のデジット線対が列
アドレスで指定されると、１個のメモリセルが選択され
る。よって、このメモリセル１０に対して、データの読
み書きがデジット線対ＤＧ１、ＣＤＧ１を介して、行わ
れる。
アドレスで指定されると、１個のメモリセルが選択され
る。よって、このメモリセル１０に対して、データの読
み書きがデジット線対ＤＧ１、ＣＤＧ１を介して、行わ
れる。
【０００６】図６はメモリセル１０を示すブロック図で
ある。
ある。
【０００７】このメモリセル１０はＮチャンネル型ＭＯ
ＳトランジスタＱＮ５〜ＱＮ８と、ポリシリコンよりな
る抵抗素子Ｒ１、Ｒ２とを含み、スタティックメモリセ
ル１０を構成している。
ＳトランジスタＱＮ５〜ＱＮ８と、ポリシリコンよりな
る抵抗素子Ｒ１、Ｒ２とを含み、スタティックメモリセ
ル１０を構成している。
【０００８】Ｎチャンネル型ＭＯＳトランジスタＱＮ５
の一方のソース／ドレインはデジット線ＤＧ１に接続さ
れ、他方のソース／ドレインは記憶節点Ｎ１に接続され
ている。またゲートはワード線ＷＬ１に接続されてお
り、Ｎチャンネル型ＭＯＳトランジスタＱＮ５はトラン
スファゲートを構成している。同様に、Ｎチャンネル型
ＭＯＳトランジスタＱＮ６もまた、ワード線ＷＬ１、記
憶節点Ｎ２および、Ｎチャンネル型ＭＯＳトランジスタ
ＱＮ８に接続され、トランスファゲートを構成してい
る。
の一方のソース／ドレインはデジット線ＤＧ１に接続さ
れ、他方のソース／ドレインは記憶節点Ｎ１に接続され
ている。またゲートはワード線ＷＬ１に接続されてお
り、Ｎチャンネル型ＭＯＳトランジスタＱＮ５はトラン
スファゲートを構成している。同様に、Ｎチャンネル型
ＭＯＳトランジスタＱＮ６もまた、ワード線ＷＬ１、記
憶節点Ｎ２および、Ｎチャンネル型ＭＯＳトランジスタ
ＱＮ８に接続され、トランスファゲートを構成してい
る。
【０００９】Ｎチャンネル型ＭＯＳトランジスタＱＮ
６、ＱＮ８のゲートとドレインとはそれぞれ、相互に交
差接続されており、フリップフロップを形成している。
抵抗素子Ｒ１、Ｒ２は電源Ｖｃｃと記憶節点Ｎ１，Ｎ２
との間に接続されている。この抵抗素子Ｒ１、Ｒ２の抵
抗値は、記憶節点Ｎ１，Ｎ２にて保持された電圧レベル
がリーク電流にて変動するのを防止できるように設定さ
れている。一般に、抵抗素子Ｒ１、Ｒ２の抵抗値は、ス
タンバイ電流低減のために、高抵抗値（１０12Ω）に設
定されている。よって、これらの構成を有するメモリセ
ルにおいて、デジット線ＤＧ１、ＣＤＧ１とを介して、
データがフリップフロップに入力され、このデータが記
憶節点Ｎ１，Ｎ２に保持さる。
６、ＱＮ８のゲートとドレインとはそれぞれ、相互に交
差接続されており、フリップフロップを形成している。
抵抗素子Ｒ１、Ｒ２は電源Ｖｃｃと記憶節点Ｎ１，Ｎ２
との間に接続されている。この抵抗素子Ｒ１、Ｒ２の抵
抗値は、記憶節点Ｎ１，Ｎ２にて保持された電圧レベル
がリーク電流にて変動するのを防止できるように設定さ
れている。一般に、抵抗素子Ｒ１、Ｒ２の抵抗値は、ス
タンバイ電流低減のために、高抵抗値（１０12Ω）に設
定されている。よって、これらの構成を有するメモリセ
ルにおいて、デジット線ＤＧ１、ＣＤＧ１とを介して、
データがフリップフロップに入力され、このデータが記
憶節点Ｎ１，Ｎ２に保持さる。
【００１０】前記メモリセル１０にデータを書き込んだ
直後の記憶節点Ｎ１、Ｎ２の電圧値は以下に示される値
となる。
直後の記憶節点Ｎ１、Ｎ２の電圧値は以下に示される値
となる。
【００１１】例えば、メモリセル１０にデータ”Ｈ”を
書き込む場合には、デジット線ＤＧ１にＶｃｃの電圧を
与え、ＣＤＧ１には接地電圧の電圧を印加する。さら
に、ワード線ＷＬ１の電圧をＶｃｃの電圧値にすると、
トランスファゲート、すなわちＮチャンネル型ＭＯＳト
ランジスタＱＮ５、ＱＮ７はオンとなる。、記憶節点Ｎ
１の電圧は（Ｖｃｃ−Ｖｔｎ−Ｖ’）となり、記憶節点
Ｎ２の電圧はＧＮＤ電位となる。ＶｔｎはＮチャンネル
型ＭＯＳトランジスタの閾値電圧であり、Ｖ’は基板バ
イアス効果によるＮチャンネル型ＭＯＳトランジスタの
閾値電圧の増加分である。例えば、Ｖｃｃ＝５Ｖ、Ｖｔ
ｎ＝０．７Ｖ、Ｖ’＝０．８Ｖとすると、Ｎ１の電圧
は、約３．５Ｖとなる。したがって、記憶節点Ｎ１には
３．５Ｖが保持され、記憶節点Ｎ２には接地電位が保持
される。なお、抵抗素子Ｒ１は非常に高抵抗であるた
め、書き込み直後のＮ１の電圧には影響を与えない。
書き込む場合には、デジット線ＤＧ１にＶｃｃの電圧を
与え、ＣＤＧ１には接地電圧の電圧を印加する。さら
に、ワード線ＷＬ１の電圧をＶｃｃの電圧値にすると、
トランスファゲート、すなわちＮチャンネル型ＭＯＳト
ランジスタＱＮ５、ＱＮ７はオンとなる。、記憶節点Ｎ
１の電圧は（Ｖｃｃ−Ｖｔｎ−Ｖ’）となり、記憶節点
Ｎ２の電圧はＧＮＤ電位となる。ＶｔｎはＮチャンネル
型ＭＯＳトランジスタの閾値電圧であり、Ｖ’は基板バ
イアス効果によるＮチャンネル型ＭＯＳトランジスタの
閾値電圧の増加分である。例えば、Ｖｃｃ＝５Ｖ、Ｖｔ
ｎ＝０．７Ｖ、Ｖ’＝０．８Ｖとすると、Ｎ１の電圧
は、約３．５Ｖとなる。したがって、記憶節点Ｎ１には
３．５Ｖが保持され、記憶節点Ｎ２には接地電位が保持
される。なお、抵抗素子Ｒ１は非常に高抵抗であるた
め、書き込み直後のＮ１の電圧には影響を与えない。
【００１２】よって、トランスファゲート、すなわちＮ
チャンネル型ＭＯＳトランジスタＱＮ５、あるいは、Ｑ
Ｎ７のソースにＶｃｃを印加する場合において、ゲート
に電圧Ｖｃｃを印加してもドレインの電圧はＶｃｃより
も低い電圧値となってしまう。すなわち、フリップフロ
ップに与えられる電圧が電源電圧より低下することにな
る。
チャンネル型ＭＯＳトランジスタＱＮ５、あるいは、Ｑ
Ｎ７のソースにＶｃｃを印加する場合において、ゲート
に電圧Ｖｃｃを印加してもドレインの電圧はＶｃｃより
も低い電圧値となってしまう。すなわち、フリップフロ
ップに与えられる電圧が電源電圧より低下することにな
る。
【００１３】
【発明が解決しようとする課題】しかしながら、従来
の、スタティック型半導体メモリ装置においては、電源
電圧Ｖｃｃの電圧が不所望に低下すると、ディジット線
対上の電源電圧も低下し、これがトランスファゲートを
通過するので、更に、その閾値Ｖｔｎ分低下する。すな
わち記憶節点Ｎ１，Ｎ２に保持される電圧はさらに低下
する。よって、記憶節点Ｎ１、Ｎ２間の電圧差が極めて
小さくなり、Ｎチャンネル型ＭＯＳトランジスタＱＮ
５、ＱＮ７よりなるフリップフロップの動作は不安定と
なってしまうという問題があった。
の、スタティック型半導体メモリ装置においては、電源
電圧Ｖｃｃの電圧が不所望に低下すると、ディジット線
対上の電源電圧も低下し、これがトランスファゲートを
通過するので、更に、その閾値Ｖｔｎ分低下する。すな
わち記憶節点Ｎ１，Ｎ２に保持される電圧はさらに低下
する。よって、記憶節点Ｎ１、Ｎ２間の電圧差が極めて
小さくなり、Ｎチャンネル型ＭＯＳトランジスタＱＮ
５、ＱＮ７よりなるフリップフロップの動作は不安定と
なってしまうという問題があった。
【００１４】
【発明の目的】そこで、本発明は、電源電圧低下時でも
安定に動作するスタティック型半導体メモリ装置を提供
することをその目的としている。
安定に動作するスタティック型半導体メモリ装置を提供
することをその目的としている。
【００１５】
【課題を解決するための手段】請求項１に記載の発明に
係るスタティック型半導体メモリ装置は、第１電源と第
２電源との間に並列に介在する第１および第２の電界効
果型トランジスタと、第１および第２のディジット線と
前記第１および第２の電界効果トランジスタのドレイン
との間にそれぞれ介在しワード線でゲート制御される第
１および第２のトランスファゲートとを含み、第１およ
び第２の電界効果型トランジスタのドレインは第２およ
び第１の電界効果型トランジスタのゲートにそれぞれ接
続されたメモリセルを備えたスタティック型半導体メモ
リ装置において、該スタティック型半導体メモリ装置に
印加された電源電圧よりも高い電圧を前記ワード線に印
加する昇圧回路を備えたことを特徴とする。
係るスタティック型半導体メモリ装置は、第１電源と第
２電源との間に並列に介在する第１および第２の電界効
果型トランジスタと、第１および第２のディジット線と
前記第１および第２の電界効果トランジスタのドレイン
との間にそれぞれ介在しワード線でゲート制御される第
１および第２のトランスファゲートとを含み、第１およ
び第２の電界効果型トランジスタのドレインは第２およ
び第１の電界効果型トランジスタのゲートにそれぞれ接
続されたメモリセルを備えたスタティック型半導体メモ
リ装置において、該スタティック型半導体メモリ装置に
印加された電源電圧よりも高い電圧を前記ワード線に印
加する昇圧回路を備えたことを特徴とする。
【００１６】請求項２に記載の発明に係るスタティック
型半導体メモリ装置は、前記電源電圧を所定の電圧レベ
ルと比較し該所定の電圧レベル未満になると活性化信号
を発生させる監視回路を更に含み、前記昇圧回路は、前
記メモリセルにデータを書き込む場合であって、かつ、
活性化信号が供給されるとワード線に前記高い電圧を供
給することを特徴とする。
型半導体メモリ装置は、前記電源電圧を所定の電圧レベ
ルと比較し該所定の電圧レベル未満になると活性化信号
を発生させる監視回路を更に含み、前記昇圧回路は、前
記メモリセルにデータを書き込む場合であって、かつ、
活性化信号が供給されるとワード線に前記高い電圧を供
給することを特徴とする。
【００１７】
【作用】請求項１記載の発明に係るスタティック型半導
体メモリ装置セルは、アドレスによりワード線が活性化
されると、昇圧回路はこのワード線の電圧を、電源電圧
よりも高くする。このワード線に接続された第１のトラ
ンスファゲートと、第２のトランスファゲートとは第１
のデジット線の電位をそのまま第１の電界効果トランジ
スタのドレインに通過させる。したがって、第１の電界
効果トランジスタのドレインの電位は、第１のデジット
線の電位と略等しくなる。同様に、第２のトランスファ
ゲートも第２のデジット線の電圧をそのまま第２の電界
効果トランジスタのドレインに通過させる。よって、電
源電圧が低下しても、第１の電界効果型トランジスタの
ドレインの電位は第２の電界効果型トランジスタのドレ
インの電位より大きく異なっており、フリップフロップ
は安定に動作する。
体メモリ装置セルは、アドレスによりワード線が活性化
されると、昇圧回路はこのワード線の電圧を、電源電圧
よりも高くする。このワード線に接続された第１のトラ
ンスファゲートと、第２のトランスファゲートとは第１
のデジット線の電位をそのまま第１の電界効果トランジ
スタのドレインに通過させる。したがって、第１の電界
効果トランジスタのドレインの電位は、第１のデジット
線の電位と略等しくなる。同様に、第２のトランスファ
ゲートも第２のデジット線の電圧をそのまま第２の電界
効果トランジスタのドレインに通過させる。よって、電
源電圧が低下しても、第１の電界効果型トランジスタの
ドレインの電位は第２の電界効果型トランジスタのドレ
インの電位より大きく異なっており、フリップフロップ
は安定に動作する。
【００１８】請求項２記載の発明に係るスタティック型
半導体メモリ装置セルにおいては、前記昇圧回路は前記
メモリセルにデータを書き込む場合であって、かつ、前
記電源電圧が所定の電圧よりも低い場合に、前記ワード
線の電圧を前記電源電圧よりも高くする。よって、書き
込み時においてのみワード線の電位を昇圧することによ
り、低消費電力化が可能となる。
半導体メモリ装置セルにおいては、前記昇圧回路は前記
メモリセルにデータを書き込む場合であって、かつ、前
記電源電圧が所定の電圧よりも低い場合に、前記ワード
線の電圧を前記電源電圧よりも高くする。よって、書き
込み時においてのみワード線の電位を昇圧することによ
り、低消費電力化が可能となる。
【００１９】
【実施例】以下に、本発明の実施例を図面を参照しなが
ら説明する。
ら説明する。
【００２０】図１は、本発明の第１実施例に係るスタテ
ィック型半導体メモリ装置のワード線選択回路１１を示
す回路図である。複数のワード線選択回路１１が、前記
図５のワード線ＷＬ１、ＷＬ２、・・・に接続されてい
る。
ィック型半導体メモリ装置のワード線選択回路１１を示
す回路図である。複数のワード線選択回路１１が、前記
図５のワード線ＷＬ１、ＷＬ２、・・・に接続されてい
る。
【００２１】このワード線選択回路１１は、ＮＡＮＤゲ
ート１０１と、インバータ１０２〜１０４と、Ｎチャン
ネル型ＭＯＳトランジスタＱＮ１、ＱＮ２と、キャパシ
タＣ１、Ｃｎｌとを有して構成されている。
ート１０１と、インバータ１０２〜１０４と、Ｎチャン
ネル型ＭＯＳトランジスタＱＮ１、ＱＮ２と、キャパシ
タＣ１、Ｃｎｌとを有して構成されている。
【００２２】ＮＡＮＤゲート１０１は複数の入力ノード
を有しており、複数の入力ノードの一部には、アドレス
信号が選択的に入力されている。また、ＮＡＮＤゲート
１０１の複数の入力ノードのうちの残部にはアドレス信
号のインバート入力が供給されている。よって、アドレ
ス信号とインバート入力の所定の組合せにより、ＮＡＮ
Ｄゲート１０１が活性化され、出力ノードが”Ｌ”レベ
ルとなる。また、このＮＡＮＤゲート１０１の出力ノー
ドには、インバータ１０２の入力ノードと、Ｎチャンネ
ル型ＭＯＳトランジスタＱＮ２のゲートが接続されてい
る。インバータ１０２の出力ノードには、Ｎチャンネル
型ＭＯＳトランジスタのゲートが接続されている。よっ
て、Ｎチャンネル型ＭＯＳトランジスタＱＮ１のゲート
は”Ｈ”レベルとなり、オン状態となる。一方、Ｎチャ
ンネル型ＭＯＳトランジスタＱＮ２のゲートは、”Ｌ”
となり、オフ状態となる。
を有しており、複数の入力ノードの一部には、アドレス
信号が選択的に入力されている。また、ＮＡＮＤゲート
１０１の複数の入力ノードのうちの残部にはアドレス信
号のインバート入力が供給されている。よって、アドレ
ス信号とインバート入力の所定の組合せにより、ＮＡＮ
Ｄゲート１０１が活性化され、出力ノードが”Ｌ”レベ
ルとなる。また、このＮＡＮＤゲート１０１の出力ノー
ドには、インバータ１０２の入力ノードと、Ｎチャンネ
ル型ＭＯＳトランジスタＱＮ２のゲートが接続されてい
る。インバータ１０２の出力ノードには、Ｎチャンネル
型ＭＯＳトランジスタのゲートが接続されている。よっ
て、Ｎチャンネル型ＭＯＳトランジスタＱＮ１のゲート
は”Ｈ”レベルとなり、オン状態となる。一方、Ｎチャ
ンネル型ＭＯＳトランジスタＱＮ２のゲートは、”Ｌ”
となり、オフ状態となる。
【００２３】したがって、ＮＡＮＤゲート１０１が選択
された直後には、ワード線ＷＬの電圧Ｖｗｌは、Ｖｃｃ
−ＶｔｎーＶ’まで上昇する。なお、ここで。Ｖｃｃ，
Ｖｔｎ、Ｖは前記従来技術にて述べたように、Ｖｃｃは
電源電圧、ＶｔｎはＮチャンネル型ＭＯＳトランジスタ
の閾値電圧、、Ｖ’は基板バイアス効果によるＮチャン
ネル型ＭＯＳトランジスタの閾値電圧の増加分をあらわ
す。
された直後には、ワード線ＷＬの電圧Ｖｗｌは、Ｖｃｃ
−ＶｔｎーＶ’まで上昇する。なお、ここで。Ｖｃｃ，
Ｖｔｎ、Ｖは前記従来技術にて述べたように、Ｖｃｃは
電源電圧、ＶｔｎはＮチャンネル型ＭＯＳトランジスタ
の閾値電圧、、Ｖ’は基板バイアス効果によるＮチャン
ネル型ＭＯＳトランジスタの閾値電圧の増加分をあらわ
す。
【００２４】一方、ワード線ＷＬが接地レベルからＶｃ
ｃ−Ｖｔｈ−Ｖ’レベルに変化すると、インバータ１０
４の出力ノードもまた接地レベルからＶｃｃ−Ｖｔｈ−
Ｖ’レベルに変化する。この際、インバータ１０４の出
力ノードに接続されたキャパシタＣ１の充電が開始す
る。すると、キャパシタＣ１の対向電極に接続されたワ
ード線ＷＬの電位Ｖｗｌがブートストラップ現象で上昇
し始める。すると、Ｎチャンンル型ＭＯＳトランジスタ
ＱＮ１はオフ状態となりさらに、ワード線ＷＬの電位Ｖ
ｗｌが上昇する。キャパシタＣ１、キャパシタＣｎｌ、
電源電圧Ｖｃｃ、ワード線ＷＬの電圧Ｖｗｌとの間に
は、Ｃ１×Ｖｃｃ＝Ｃｎｌ×Ｖｗｌ の関係式が成り立
つ。例えば、Ｃ１＝５ｐＦ、Ｃｎｌ＝１．５ｐＦ、Ｖｃ
ｃ＝５ＶとするとＶｗｌ＝７．５Ｖとなる。なお、キャ
パシタＣｎｌはワード線ＷＬと接地間の浮遊容量が利用
される。
ｃ−Ｖｔｈ−Ｖ’レベルに変化すると、インバータ１０
４の出力ノードもまた接地レベルからＶｃｃ−Ｖｔｈ−
Ｖ’レベルに変化する。この際、インバータ１０４の出
力ノードに接続されたキャパシタＣ１の充電が開始す
る。すると、キャパシタＣ１の対向電極に接続されたワ
ード線ＷＬの電位Ｖｗｌがブートストラップ現象で上昇
し始める。すると、Ｎチャンンル型ＭＯＳトランジスタ
ＱＮ１はオフ状態となりさらに、ワード線ＷＬの電位Ｖ
ｗｌが上昇する。キャパシタＣ１、キャパシタＣｎｌ、
電源電圧Ｖｃｃ、ワード線ＷＬの電圧Ｖｗｌとの間に
は、Ｃ１×Ｖｃｃ＝Ｃｎｌ×Ｖｗｌ の関係式が成り立
つ。例えば、Ｃ１＝５ｐＦ、Ｃｎｌ＝１．５ｐＦ、Ｖｃ
ｃ＝５ＶとするとＶｗｌ＝７．５Ｖとなる。なお、キャ
パシタＣｎｌはワード線ＷＬと接地間の浮遊容量が利用
される。
【００２５】前記第１実施例に係るスタティック型半導
体メモリ装置によれば、電源電圧が低下すると、デジッ
ト線上の高レベル側電圧も電源電圧より低くなる。この
場合でも、ワード線の電位Ｖｗｌは電源電圧より上昇し
ているので、トランスファゲートの閾値分の電圧降下が
発生しない。したがって、デジット線上の高レベル側電
圧は閾値分の電圧降下を受けることなく記憶節点Ｎ１，
Ｎ２に到着する。このように、本実施例では、Ｎチャン
ネル型ＭＯＳトランジスタＱＮ５、ＱＮ７（図６）より
なるトランスファゲートにおける電圧降下を防止するこ
とができる。すなわち、従来例に比べると、比較的大き
な電圧差が記憶節点Ｎ１，Ｎ２間に発生し、フリップフ
ロップに印加される。よって、電源電圧Ｖｃｃが低下し
た場合においてもフリップフロップは安定に動作する。
体メモリ装置によれば、電源電圧が低下すると、デジッ
ト線上の高レベル側電圧も電源電圧より低くなる。この
場合でも、ワード線の電位Ｖｗｌは電源電圧より上昇し
ているので、トランスファゲートの閾値分の電圧降下が
発生しない。したがって、デジット線上の高レベル側電
圧は閾値分の電圧降下を受けることなく記憶節点Ｎ１，
Ｎ２に到着する。このように、本実施例では、Ｎチャン
ネル型ＭＯＳトランジスタＱＮ５、ＱＮ７（図６）より
なるトランスファゲートにおける電圧降下を防止するこ
とができる。すなわち、従来例に比べると、比較的大き
な電圧差が記憶節点Ｎ１，Ｎ２間に発生し、フリップフ
ロップに印加される。よって、電源電圧Ｖｃｃが低下し
た場合においてもフリップフロップは安定に動作する。
【００２６】図２は、本発明の第２実施例に係るスタテ
ィック型半導体メモリ装置のワード線選択回路１２を示
す回路図である。
ィック型半導体メモリ装置のワード線選択回路１２を示
す回路図である。
【００２７】本実施例に係るワード線選択回路１２は前
記第１実施例に係るワード線選択回路１１にインバータ
２０１と、Ｎチャンネウ型ＭＯＳトランジスタＱＮ３、
ＱＮ４と、Ｐチャンネル型ＭＯＳトランジスタＱＰ１、
ＱＰ２と、キャパシタＣ２、Ｃ３とを付加して構成され
ている。他の構成については、第１実施例に係るワード
線選択回路１１と同様であるため、動作について相違点
を中心に述べることとする。
記第１実施例に係るワード線選択回路１１にインバータ
２０１と、Ｎチャンネウ型ＭＯＳトランジスタＱＮ３、
ＱＮ４と、Ｐチャンネル型ＭＯＳトランジスタＱＰ１、
ＱＰ２と、キャパシタＣ２、Ｃ３とを付加して構成され
ている。他の構成については、第１実施例に係るワード
線選択回路１１と同様であるため、動作について相違点
を中心に述べることとする。
【００２８】書き込み信号ＷＥ’はＮチャンネル型ＭＯ
ＳトランジスタＱＮ３、ＱＮ４のゲートに入力されてい
る。また。この書き込み信号ＷＥ’は、インバータ２０
１にて反転された後、Ｐチャンネル型ＭＯＳトランジス
タＱＰ１、ＱＰ２に入力されている。よって、スタティ
ック型半導体メモリ装置セル１０の読み出し時において
は、書き込み信号ＷＥ’を”Ｌ”レベルに設定する。し
たがって、トランジスタＱＮ１、ＱＮ２、ＱＰ１、ＱＰ
２はオフ状態となり、インバータ１０４の負荷容量はＣ
２となる。一方、書き込み時においては、書き込み信号
ＷＥ’は”Ｈ”レベルに設定される。ＱＮ１、ＱＮ２、
ＱＰ１、ＱＰ２はオン状態となり、インバータ１０４の
負荷容量は、Ｃ２＋Ｃ３となる。
ＳトランジスタＱＮ３、ＱＮ４のゲートに入力されてい
る。また。この書き込み信号ＷＥ’は、インバータ２０
１にて反転された後、Ｐチャンネル型ＭＯＳトランジス
タＱＰ１、ＱＰ２に入力されている。よって、スタティ
ック型半導体メモリ装置セル１０の読み出し時において
は、書き込み信号ＷＥ’を”Ｌ”レベルに設定する。し
たがって、トランジスタＱＮ１、ＱＮ２、ＱＰ１、ＱＰ
２はオフ状態となり、インバータ１０４の負荷容量はＣ
２となる。一方、書き込み時においては、書き込み信号
ＷＥ’は”Ｈ”レベルに設定される。ＱＮ１、ＱＮ２、
ＱＰ１、ＱＰ２はオン状態となり、インバータ１０４の
負荷容量は、Ｃ２＋Ｃ３となる。
【００２９】ここで、例えば、Ｃ２＝１ｐＦ、Ｃ３＝
０．５ｐＦ、Ｃｗｌ＝１ｐＦ、Ｖｃｃ＝５Ｖとする。ワ
ード線ＷＬの電位Ｖｗｌは、読みだし時には５．０Ｖと
なり、書き込み時には７．５Ｖとなる。よって、書き込
み時においてのみ、サード線ＷＬの電位Ｖｗｌを昇圧す
ることにより、本実施例に係るワード線選択回路は、前
記第１実施例に係るワード線選択回路に比べ、消費電力
を低く抑えることができる。なお、書き込み時に限って
ワード線ＷＬの電位Ｖｗｌを昇圧する理由は、フリップ
フロップの状態を読み出す際には、電源電圧Ｖｃｃの低
下はフリップフロップの動作に重大な影響を与えないか
らである。
０．５ｐＦ、Ｃｗｌ＝１ｐＦ、Ｖｃｃ＝５Ｖとする。ワ
ード線ＷＬの電位Ｖｗｌは、読みだし時には５．０Ｖと
なり、書き込み時には７．５Ｖとなる。よって、書き込
み時においてのみ、サード線ＷＬの電位Ｖｗｌを昇圧す
ることにより、本実施例に係るワード線選択回路は、前
記第１実施例に係るワード線選択回路に比べ、消費電力
を低く抑えることができる。なお、書き込み時に限って
ワード線ＷＬの電位Ｖｗｌを昇圧する理由は、フリップ
フロップの状態を読み出す際には、電源電圧Ｖｃｃの低
下はフリップフロップの動作に重大な影響を与えないか
らである。
【００３０】図３、図４は第２実施例に係る書き込み信
号ＷＥ’を生成するための回路を示す回路図である。
号ＷＥ’を生成するための回路を示す回路図である。
【００３１】図３の書き込み信号生成回路は、インバー
タ３０１よりなり、スタティック型半導体メモリ装置の
外部より与えられた書き込み禁止信号を反転している。
この信号が書き込み信号ＷＥ’として使用される。
タ３０１よりなり、スタティック型半導体メモリ装置の
外部より与えられた書き込み禁止信号を反転している。
この信号が書き込み信号ＷＥ’として使用される。
【００３２】また、図４の書き込み信号生成回路はイン
バータ４０３と、ＡＮＤゲート４０２と、電源電圧検出
回路４０１とを有して構成されている。電源電圧検出回
路４０１は電源電圧Ｖｃｃが予め設定された電圧（例え
ば４Ｖ）よりも小さくなると、ＡＮＤゲート４０２の一
方の入力ノードに”Ｈ”を出力する。ＡＮＤゲート４０
２の他方の入力ノードには反転された書き込み禁止信号
が入力されている。よって、電源電圧Ｖｃｃが４Ｖ以下
であり、かつ、書き込み時にのみ、ＡＮＤゲート４０２
の出力ノード、すなわち、書き込み信号ＷＥ’は”Ｈ”
となる。よって、スタティック型半導体メモリ装置の低
消費電力化でき、さらに、高電源電圧Ｖｃｃ時のストレ
スを緩和することが可能となる。
バータ４０３と、ＡＮＤゲート４０２と、電源電圧検出
回路４０１とを有して構成されている。電源電圧検出回
路４０１は電源電圧Ｖｃｃが予め設定された電圧（例え
ば４Ｖ）よりも小さくなると、ＡＮＤゲート４０２の一
方の入力ノードに”Ｈ”を出力する。ＡＮＤゲート４０
２の他方の入力ノードには反転された書き込み禁止信号
が入力されている。よって、電源電圧Ｖｃｃが４Ｖ以下
であり、かつ、書き込み時にのみ、ＡＮＤゲート４０２
の出力ノード、すなわち、書き込み信号ＷＥ’は”Ｈ”
となる。よって、スタティック型半導体メモリ装置の低
消費電力化でき、さらに、高電源電圧Ｖｃｃ時のストレ
スを緩和することが可能となる。
【００３３】
【発明の効果】以上説明してきたように、本発明によれ
ば、スタティック型半導体メモリ装置において、ワード
線の電圧を電源電圧よりも昇圧することにより、電源電
圧低下時のフリップフロップの動作を安定に行うことが
できる。
ば、スタティック型半導体メモリ装置において、ワード
線の電圧を電源電圧よりも昇圧することにより、電源電
圧低下時のフリップフロップの動作を安定に行うことが
できる。
【図１】本発明の第１実施例に係るスタティック型半導
体メモリ装置のワード線選択回路を示す回路図である。
体メモリ装置のワード線選択回路を示す回路図である。
【図２】本発明の第２実施例に係るスタティック型半導
体メモリ装置のワード線選択回路を示す回路図である。
体メモリ装置のワード線選択回路を示す回路図である。
【図３】本発明の第２実施例に係る書き込み信号ＷＥ’
を生成するための回路を示す回路図である。
を生成するための回路を示す回路図である。
【図４】本発明の第２実施例に係る書き込み信号ＷＥ’
を生成するための回路を示す回路図である。
を生成するための回路を示す回路図である。
【図５】従来のスタティック型半導体メモリ装置セルに
＊の概略図である。
＊の概略図である。
【図６】従来の半導体スタティッックメモリのメモリセ
ルのブロック図である。
ルのブロック図である。
１０ メモリセル
１１ ワード線選択回路（昇圧回路）
１２ ワード線選択回路（昇圧回路）
ＱＮ５ Ｎチャンネル型ＭＯＳトランジスタ（第１のト
ランスファゲート） ＱＮ６ Ｎチャンネル型ＭＯＳトランジスタ（第１の電
界効果型トランジスタ） ＱＮ７ Ｎチャンネル型ＭＯＳトランジスタ（第２のト
ランスファゲート） ＱＮ８ Ｎチャンネル型ＭＯＳトランジスタ（第２の電
界効果型トランジスタ） ＤＧ１、ＤＧ２、・・・ 第１のデジット線 ＣＤＧ１、ＣＤＧ２・・・ 第２のデジット線 ＷＬ ワード線
ランスファゲート） ＱＮ６ Ｎチャンネル型ＭＯＳトランジスタ（第１の電
界効果型トランジスタ） ＱＮ７ Ｎチャンネル型ＭＯＳトランジスタ（第２のト
ランスファゲート） ＱＮ８ Ｎチャンネル型ＭＯＳトランジスタ（第２の電
界効果型トランジスタ） ＤＧ１、ＤＧ２、・・・ 第１のデジット線 ＣＤＧ１、ＣＤＧ２・・・ 第２のデジット線 ＷＬ ワード線
Claims (2)
- 【請求項１】 第１電源と第２電源との間に並列に介在
する第１および第２の電界効果型トランジスタと、第１
および第２のディジット線と前記第１および第２の電界
効果トランジスタのドレインとの間にそれぞれ介在しワ
ード線でゲート制御される第１および第２のトランスフ
ァゲートとを含み、第１および第２の電界効果型トラン
ジスタのドレインは第２および第１の電界効果型トラン
ジスタのゲートにそれぞれ接続されたメモリセルを備え
たスタティック型半導体メモリ装置において、該スタテ
ィック型半導体メモリ装置に印加された電源電圧よりも
高い電圧を前記ワード線に印加する昇圧回路を備えたこ
とを特徴とするスタティック型半導体メモリ装置。 - 【請求項２】 前記電源電圧を所定の電圧レベルと比較
し該所定の電圧レベル未満になると活性化信号を発生さ
せる監視回路を更に含み、前記昇圧回路は、前記メモリ
セルにデータを書き込む場合であって、かつ、活性化信
号が供給されるとワード線に前記高い電圧を供給するこ
とを特徴とする請求項１記載のスタティック型半導体メ
モリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183105A JPH056675A (ja) | 1991-06-27 | 1991-06-27 | スタテイツク型半導体メモリ装置 |
| US07/897,774 US5297078A (en) | 1991-06-27 | 1992-06-12 | Static semiconductor memory device for stable operation |
| KR1019920011204A KR0126908B1 (ko) | 1991-06-27 | 1992-06-26 | 스태틱형 반도체 메모리 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183105A JPH056675A (ja) | 1991-06-27 | 1991-06-27 | スタテイツク型半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056675A true JPH056675A (ja) | 1993-01-14 |
Family
ID=16129865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183105A Pending JPH056675A (ja) | 1991-06-27 | 1991-06-27 | スタテイツク型半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5297078A (ja) |
| JP (1) | JPH056675A (ja) |
| KR (1) | KR0126908B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936911A (en) * | 1997-02-27 | 1999-08-10 | Nec Corporation | Static type semiconductor memory device with timer circuit |
| KR100318321B1 (ko) * | 1999-06-08 | 2001-12-22 | 김영환 | 반도체 메모리의 비트 라인 균등화 신호 제어회로 |
| JP2014526766A (ja) * | 2011-09-12 | 2014-10-06 | クアルコム，インコーポレイテッド | Ｓｒａｍセル書込み性の向上 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0955088A (ja) * | 1995-08-11 | 1997-02-25 | Nec Corp | 半導体メモリ |
| JP4439185B2 (ja) * | 2003-02-07 | 2010-03-24 | パナソニック株式会社 | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5841488A (ja) * | 1981-08-31 | 1983-03-10 | Sharp Corp | 半導体メモリ装置 |
| JPS58169958A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | Ｍｉｓスタテイツク・ランダムアクセスメモリ |
| JPS62177787A (ja) * | 1986-01-30 | 1987-08-04 | Seiko Epson Corp | 半導体記憶装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4536859A (en) * | 1981-08-31 | 1985-08-20 | Sharp Kabushiki Kaisha | Cross-coupled inverters static random access memory |
| JPS58185091A (ja) * | 1982-04-24 | 1983-10-28 | Toshiba Corp | 昇圧電圧出力回路および昇圧電圧出力回路を備えたアドレスデコ−ド回路 |
| JPS59165449A (ja) * | 1983-03-10 | 1984-09-18 | Toshiba Corp | 半導体記憶装置 |
| US5214601A (en) * | 1986-12-11 | 1993-05-25 | Mitsubishi Denki Kabushiki Kaisha | Bit line structure for semiconductor memory device including cross-points and multiple interconnect layers |
| US4896297A (en) * | 1987-10-23 | 1990-01-23 | Mitsubishi Denki Kabushiki Kaisha | Circuit for generating a boosted signal for a word line |
| JP2737293B2 (ja) * | 1989-08-30 | 1998-04-08 | 日本電気株式会社 | Ｍｏｓ型半導体記憶装置 |
-
1991
- 1991-06-27 JP JP3183105A patent/JPH056675A/ja active Pending
-
1992
- 1992-06-12 US US07/897,774 patent/US5297078A/en not_active Expired - Lifetime
- 1992-06-26 KR KR1019920011204A patent/KR0126908B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5841488A (ja) * | 1981-08-31 | 1983-03-10 | Sharp Corp | 半導体メモリ装置 |
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| KR100318321B1 (ko) * | 1999-06-08 | 2001-12-22 | 김영환 | 반도체 메모리의 비트 라인 균등화 신호 제어회로 |
| JP2014526766A (ja) * | 2011-09-12 | 2014-10-06 | クアルコム，インコーポレイテッド | Ｓｒａｍセル書込み性の向上 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0126908B1 (ko) | 1998-10-01 |
| KR930001422A (ko) | 1993-01-16 |
| US5297078A (en) | 1994-03-22 |
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