JPH0955088A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0955088A JPH0955088A JP7205830A JP20583095A JPH0955088A JP H0955088 A JPH0955088 A JP H0955088A JP 7205830 A JP7205830 A JP 7205830A JP 20583095 A JP20583095 A JP 20583095A JP H0955088 A JPH0955088 A JP H0955088A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 ビット線の電位の立ち下がり時間を短縮し
て、動作速度の向上、消費電力の低減、及びノイズの影
響の排除を図ることができる半導体メモリを提供する。 【解決手段】 複数のメモリセルＭＣ１乃至ＭＣｎに接
続されたビット線ＢＩＴと、プレチャージクロックＰＲ
Ｅに応答して電源電圧ＶＤＤでプレチャージするための
ＰｃｈトランジスタＰ０１と、ビット線の電位に応じた
出力信号を出力端子ＯＵＴへ供給するセンスアンプＳＡ
とを有する半導体メモリに、ビット線と接地電位ＶＳＳ
との間に接続されるＮｃｈトランジスタＮ０１と、入力
がプレチャージクロックと出力端子とに接続され、出力
がＮｃｈトランジスタのゲートに接続されたＡＮＤ回路
とを設け、センスアンプからの出力がハイレベルに転じ
たらＮｃｈトランジスタをオン状態にしてビット線の電
荷を急激に引き抜く。
て、動作速度の向上、消費電力の低減、及びノイズの影
響の排除を図ることができる半導体メモリを提供する。 【解決手段】 複数のメモリセルＭＣ１乃至ＭＣｎに接
続されたビット線ＢＩＴと、プレチャージクロックＰＲ
Ｅに応答して電源電圧ＶＤＤでプレチャージするための
ＰｃｈトランジスタＰ０１と、ビット線の電位に応じた
出力信号を出力端子ＯＵＴへ供給するセンスアンプＳＡ
とを有する半導体メモリに、ビット線と接地電位ＶＳＳ
との間に接続されるＮｃｈトランジスタＮ０１と、入力
がプレチャージクロックと出力端子とに接続され、出力
がＮｃｈトランジスタのゲートに接続されたＡＮＤ回路
とを設け、センスアンプからの出力がハイレベルに転じ
たらＮｃｈトランジスタをオン状態にしてビット線の電
荷を急激に引き抜く。
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＡＭやＲＯＭ等
の半導体メモリに関し、特に、１本のビット線と、そこ
を流れるビット線信号を増幅するセンスアンプとを有す
る半導体メモリに関する。
の半導体メモリに関し、特に、１本のビット線と、そこ
を流れるビット線信号を増幅するセンスアンプとを有す
る半導体メモリに関する。
【０００２】
【従来の技術】ＤＲＡＭやＳＲＡＭ等に使用されるセン
スアンプは、高感度及び高速性が要求されるため、メモ
リセルからの出力を相補信号として取り出し、この相補
信号を入力とする差動型センスアンプが一般的に用いら
れる。ところが、この方式は、ビット線やトランジスタ
の数が多くなるため、集積密度が制限されるという欠点
がある。
スアンプは、高感度及び高速性が要求されるため、メモ
リセルからの出力を相補信号として取り出し、この相補
信号を入力とする差動型センスアンプが一般的に用いら
れる。ところが、この方式は、ビット線やトランジスタ
の数が多くなるため、集積密度が制限されるという欠点
がある。
【０００３】これに対して、速度よりも集積密度を重視
する様なＲＯＭや、マルチポート（他ポート）ＲＡＭ等
では、上記欠点の無い、一本のビット線でメモリセルか
らの出力を取り出す方式が採用される。この方式では、
一本のビット線からの出力を増幅するシングルエンド型
センスアンプが用いられる。
する様なＲＯＭや、マルチポート（他ポート）ＲＡＭ等
では、上記欠点の無い、一本のビット線でメモリセルか
らの出力を取り出す方式が採用される。この方式では、
一本のビット線からの出力を増幅するシングルエンド型
センスアンプが用いられる。
【０００４】従来のシングルエンド型センスアンプを有
する半導体メモリを図４に示す。図４の半導体メモリ
は、ｎ個のメモリセルＭＣ１、ＭＣ２、・・・、ＭＣｎ
（１≦ｎ；ｎは整数）を有し、これらメモリセルが、１
本のビット線ＢＩＴに接続されている。そして、このビ
ット線ＢＩＴには、電源電圧ＶＤＤとプリチャージクロ
ックＰＲＥとに接続されたプリチャージ用Ｐｃｈトラン
ジスタＰ０１と、出力端子ＯＵＴに接続されたインバー
タ型センスアンプＳＡとが接続されている。
する半導体メモリを図４に示す。図４の半導体メモリ
は、ｎ個のメモリセルＭＣ１、ＭＣ２、・・・、ＭＣｎ
（１≦ｎ；ｎは整数）を有し、これらメモリセルが、１
本のビット線ＢＩＴに接続されている。そして、このビ
ット線ＢＩＴには、電源電圧ＶＤＤとプリチャージクロ
ックＰＲＥとに接続されたプリチャージ用Ｐｃｈトラン
ジスタＰ０１と、出力端子ＯＵＴに接続されたインバー
タ型センスアンプＳＡとが接続されている。
【０００５】次に、図５をも参照して、図４の半導体メ
モリの動作を説明する。まず、プリチャージクロックＰ
ＲＥが、ハイレベル（ＶＤＤ）からローレベル（ＶＳ
Ｓ：接地電位）へと変化すると、ＰｃｈトランジスタＰ
０１がオフ状態からオン状態へと変化する。これによ
り、ビット線ＢＩＴに電源電圧ＶＤＤが与えられ、ビッ
ト線はプリチャージされる。即ち、ビット線ＢＩＴの電
位が、電源電圧ＶＤＤにまで持ち上がる（ハイレベルと
なる）。
モリの動作を説明する。まず、プリチャージクロックＰ
ＲＥが、ハイレベル（ＶＤＤ）からローレベル（ＶＳ
Ｓ：接地電位）へと変化すると、ＰｃｈトランジスタＰ
０１がオフ状態からオン状態へと変化する。これによ
り、ビット線ＢＩＴに電源電圧ＶＤＤが与えられ、ビッ
ト線はプリチャージされる。即ち、ビット線ＢＩＴの電
位が、電源電圧ＶＤＤにまで持ち上がる（ハイレベルと
なる）。
【０００６】ビット線ＰＩＴのプリチャージが終了し、
プリチャージクロックＰＲＥが、ローレベルからハイレ
ベルへと変化すると、図示しない選択回路により、メモ
リセルの中からデータを読み出そうとするメモリセルＭ
Ｃｍ（１≦ｍ≦ｎ；ｍは整数）が選択される。選択され
たメモリセルＭＣｍが保持するデータがローの場合、ビ
ット線ＢＩＴにチャージされた電荷は、メモリセルＭＣ
ｍ内のＮｃｈトランジスタ等（図示せず）によって引き
抜かれる。そして、図５に示すように、ビット線ＢＩＴ
の電位はハイレベルからローレベルへと変化する。一
方、選択されたメモリセルＭＣｍが保持するデータがハ
イの場合は、ビット線ＢＩＴの電位は変化しない。
プリチャージクロックＰＲＥが、ローレベルからハイレ
ベルへと変化すると、図示しない選択回路により、メモ
リセルの中からデータを読み出そうとするメモリセルＭ
Ｃｍ（１≦ｍ≦ｎ；ｍは整数）が選択される。選択され
たメモリセルＭＣｍが保持するデータがローの場合、ビ
ット線ＢＩＴにチャージされた電荷は、メモリセルＭＣ
ｍ内のＮｃｈトランジスタ等（図示せず）によって引き
抜かれる。そして、図５に示すように、ビット線ＢＩＴ
の電位はハイレベルからローレベルへと変化する。一
方、選択されたメモリセルＭＣｍが保持するデータがハ
イの場合は、ビット線ＢＩＴの電位は変化しない。
【０００７】センスアンプＳＡは、ビット線ＢＩＴの電
位に応じて、ハイレベル或いはローレベルの出力信号を
出力端子ＯＵＴへ出力する。
位に応じて、ハイレベル或いはローレベルの出力信号を
出力端子ＯＵＴへ出力する。
【０００８】
【発明が解決しようとする課題】従来の半導体メモリで
は、ビット線の放電をメモリセル内のトランジスタを用
いて行う。ところがメモリセル内のトランジスタは一般
に非常に小さい。このため、図５に示すように、ビット
線の電荷の引き抜きに時間がかかる。即ち、ビット線Ｂ
ＩＴの電位の立ち下がりが図５に示すように、なまった
ものとなる。このような半導体メモリでは、ビット線の
電位が十分に下がりきるまでは次のサイクルに入れない
ので、動作の高速化を図ることができないという問題点
がある。
は、ビット線の放電をメモリセル内のトランジスタを用
いて行う。ところがメモリセル内のトランジスタは一般
に非常に小さい。このため、図５に示すように、ビット
線の電荷の引き抜きに時間がかかる。即ち、ビット線Ｂ
ＩＴの電位の立ち下がりが図５に示すように、なまった
ものとなる。このような半導体メモリでは、ビット線の
電位が十分に下がりきるまでは次のサイクルに入れない
ので、動作の高速化を図ることができないという問題点
がある。
【０００９】また、センスアンプＳＡには、図５に示す
立ち下がりのなまった信号が入力されるので、消費電力
が大きくなるという問題点もある。
立ち下がりのなまった信号が入力されるので、消費電力
が大きくなるという問題点もある。
【００１０】さらに、ビット線にノイズが乗った場合、
ビット線の電位の立ち下がりがなまっていると、センス
アンプが誤動作する可能性が高いという問題点もある。
ビット線の電位の立ち下がりがなまっていると、センス
アンプが誤動作する可能性が高いという問題点もある。
【００１１】なお、特開平５−５４６５２号公報には、
消費電力を低減した半導体装置が記載されている。この
半導体装置は、図６に示すようにセンスアンプＩＮＶ１
及びＩＮＶ２の前段及び後段にそれぞれトランスファー
ゲートＴＧ１及びＴＧ２を設け、かつセンスアンプＩＮ
Ｖ１及びＩＮＶ２に並列にトランスファーゲートＴＧ３
を設けることにより、ビット線ＢＩＴをプリチャージし
ている間や、セルデータを読出してビット線の電位が確
定するまでの間、即ち、ビット線の電位波形がなまって
いる時には、トランスファーゲートＴＧ１及びＴＧ２を
非導通、トランスファーゲートＴＧ３を導通とし、初段
のインバータ回路に電流を流さない様にして消費電力を
削減している。しかしながら、この半導体装置では、依
然としてビット線の電位の立ち下がりが遅いという問題
点がある。
消費電力を低減した半導体装置が記載されている。この
半導体装置は、図６に示すようにセンスアンプＩＮＶ１
及びＩＮＶ２の前段及び後段にそれぞれトランスファー
ゲートＴＧ１及びＴＧ２を設け、かつセンスアンプＩＮ
Ｖ１及びＩＮＶ２に並列にトランスファーゲートＴＧ３
を設けることにより、ビット線ＢＩＴをプリチャージし
ている間や、セルデータを読出してビット線の電位が確
定するまでの間、即ち、ビット線の電位波形がなまって
いる時には、トランスファーゲートＴＧ１及びＴＧ２を
非導通、トランスファーゲートＴＧ３を導通とし、初段
のインバータ回路に電流を流さない様にして消費電力を
削減している。しかしながら、この半導体装置では、依
然としてビット線の電位の立ち下がりが遅いという問題
点がある。
【００１２】また、特開平４−４７５９９号公報には、
ビット線の電位状況に応じてセンスアンプのロジックレ
ベルを変化させ、プリチャージ時間を短縮して、メモリ
セルのアクセスタイムを高速化するプリチャージ回路が
開示されている。しかしながら、このプリチャージ回路
においても、ビット線の電位の立ち下がり時間について
は考慮されておらず、消費電力が多い、ノイズによる誤
動作がある、立ち下がり時間が長く動作速度が遅いとい
う問題は解決されていない。
ビット線の電位状況に応じてセンスアンプのロジックレ
ベルを変化させ、プリチャージ時間を短縮して、メモリ
セルのアクセスタイムを高速化するプリチャージ回路が
開示されている。しかしながら、このプリチャージ回路
においても、ビット線の電位の立ち下がり時間について
は考慮されておらず、消費電力が多い、ノイズによる誤
動作がある、立ち下がり時間が長く動作速度が遅いとい
う問題は解決されていない。
【００１３】本発明は、ビット線の電位の立ち下がり時
間を短縮することができ、動作速度の向上、消費電力の
低減、及びノイズの影響の排除を図ることができる半導
体メモリを提供することを目的とする。
間を短縮することができ、動作速度の向上、消費電力の
低減、及びノイズの影響の排除を図ることができる半導
体メモリを提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明によれば、複数の
メモリセルと、該複数のメモリセルに接続された１本の
ビット線と、電源電圧、プリチャージクロック、及び前
記ビット線に接続され、前記プリチャージクロックに応
答して前記ビット線を前記電源電圧で規定される電位に
プリチャージするプリチャージ用トランジスタと、前記
ビット線に接続され該ビット線の電位に応じた出力信号
を出力するセンスアンプとを有する半導体メモリにおい
て、前記ビット線の電位の立ち下がりを検出して該ビッ
ト線の電位を急激に低下させる制御手段を設けたことを
特徴とする半導体メモリが得られる。
メモリセルと、該複数のメモリセルに接続された１本の
ビット線と、電源電圧、プリチャージクロック、及び前
記ビット線に接続され、前記プリチャージクロックに応
答して前記ビット線を前記電源電圧で規定される電位に
プリチャージするプリチャージ用トランジスタと、前記
ビット線に接続され該ビット線の電位に応じた出力信号
を出力するセンスアンプとを有する半導体メモリにおい
て、前記ビット線の電位の立ち下がりを検出して該ビッ
ト線の電位を急激に低下させる制御手段を設けたことを
特徴とする半導体メモリが得られる。
【００１５】なお、前記制御手段は、前記ビット線の電
位の立ち下がりを前記プリアンプの出力に基づいて検出
する。
位の立ち下がりを前記プリアンプの出力に基づいて検出
する。
【００１６】また、本発明によれば、前記制御手段が、
前記ビット線と接地との間に接続されたトランジスタを
有し、該トランジスタをオンすることにより、前記ビッ
ト線の電位を急激に低下させるようにしたことを特徴と
する半導体メモリが得られる。
前記ビット線と接地との間に接続されたトランジスタを
有し、該トランジスタをオンすることにより、前記ビッ
ト線の電位を急激に低下させるようにしたことを特徴と
する半導体メモリが得られる。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１に本発明の第１の実施
形態の半導体メモリを示す。ここで、従来と同一のもの
には同一の記号を付し、その説明を省略する。
施の形態について説明する。図１に本発明の第１の実施
形態の半導体メモリを示す。ここで、従来と同一のもの
には同一の記号を付し、その説明を省略する。
【００１８】この半導体メモリは、ビット線ＢＩＴと接
地電圧ＶＳＳとの間に接続されたＮｃｈトランジスタＮ
０１と、プリチャージクロックＰＲＥ及び出力端子ＯＵ
Ｔへ出力される出力信号とを入力とするＡＮＤ回路とを
有し、ＡＮＤ回路の出力はＮｃｈトランジスタＮ０１の
ゲートに接続されている。なお、ＡＮＤ回路は、ＮＡＮ
Ｄ回路とインバータ回路とで構成されている。また、Ｎ
ｃｈトランジスタＮ０１は、メモリセルＭＣ１乃至ＭＣ
ｎにの出力部のＮｃｈトランジスタ（図示せず）に比べ
て大きく、プリチャージ用ＰｃｈトランジスタＰ０１と
同程度の電流駆動能力があることが望ましい。
地電圧ＶＳＳとの間に接続されたＮｃｈトランジスタＮ
０１と、プリチャージクロックＰＲＥ及び出力端子ＯＵ
Ｔへ出力される出力信号とを入力とするＡＮＤ回路とを
有し、ＡＮＤ回路の出力はＮｃｈトランジスタＮ０１の
ゲートに接続されている。なお、ＡＮＤ回路は、ＮＡＮ
Ｄ回路とインバータ回路とで構成されている。また、Ｎ
ｃｈトランジスタＮ０１は、メモリセルＭＣ１乃至ＭＣ
ｎにの出力部のＮｃｈトランジスタ（図示せず）に比べ
て大きく、プリチャージ用ＰｃｈトランジスタＰ０１と
同程度の電流駆動能力があることが望ましい。
【００１９】図２に、図１の半導体メモリの各節点にお
ける電位変化（電圧波形）を示す。図２において、横軸
は経過時間、縦軸は電圧を示し、ＶＤＤは電源電圧、Ｖ
ＳＳは接地電位を示し。また、各電圧波形は、上から、
プリチャージクロックＰＲＥ、ビット線ＢＩＴ、出力端
子ＯＵＴ、及びＡＮＤ回路の出力点Ｐ０６のものを示
す。
ける電位変化（電圧波形）を示す。図２において、横軸
は経過時間、縦軸は電圧を示し、ＶＤＤは電源電圧、Ｖ
ＳＳは接地電位を示し。また、各電圧波形は、上から、
プリチャージクロックＰＲＥ、ビット線ＢＩＴ、出力端
子ＯＵＴ、及びＡＮＤ回路の出力点Ｐ０６のものを示
す。
【００２０】図２を参照しながら、図１の半導体メモリ
の動作を説明する。まず、プリチャージクロックＰＲＥ
がハイレベルからローレベルになると、Ｐｃｈトランジ
スタＰ０１がオンする。また、プリチャージクロックＰ
ＲＥがローレベルの間は、ＡＮＤ回路の出力は必ずロー
レベルなので、その間、ＮｃｈトランジスタＮ０１はオ
フ状態である。したがって、プリチャージクロックＰＲ
Ｅのハイレベルからローレベルへの変化に伴って、ビッ
ト線ＢＩＴの電位はハイレベルへとつり上げられる。そ
して、ビット線ＢＩＴの電位が所定値を越えると出力端
子ＯＵＴの電位は、ハイレベルからローレベルへと変化
する。
の動作を説明する。まず、プリチャージクロックＰＲＥ
がハイレベルからローレベルになると、Ｐｃｈトランジ
スタＰ０１がオンする。また、プリチャージクロックＰ
ＲＥがローレベルの間は、ＡＮＤ回路の出力は必ずロー
レベルなので、その間、ＮｃｈトランジスタＮ０１はオ
フ状態である。したがって、プリチャージクロックＰＲ
Ｅのハイレベルからローレベルへの変化に伴って、ビッ
ト線ＢＩＴの電位はハイレベルへとつり上げられる。そ
して、ビット線ＢＩＴの電位が所定値を越えると出力端
子ＯＵＴの電位は、ハイレベルからローレベルへと変化
する。
【００２１】この後、ビット線ＢＩＴの電位が十分につ
り上がったところで、プリチャージ信号ＰＲＥは、ロー
レベルからハイレベルへと変化し、Ｐｃｈトランジスタ
Ｐ０１はオフして非導通となる。なお、Ｎｃｈトランジ
スタＮ０１は、出力端子ＯＵＴの電位がローレベルなの
で、以前オフ状態である。
り上がったところで、プリチャージ信号ＰＲＥは、ロー
レベルからハイレベルへと変化し、Ｐｃｈトランジスタ
Ｐ０１はオフして非導通となる。なお、Ｎｃｈトランジ
スタＮ０１は、出力端子ＯＵＴの電位がローレベルなの
で、以前オフ状態である。
【００２２】その後、メモリセルＭＣｍ（１≦ｍ≦ｎ）
が選択され、その選択されたメモリセルＭＣｍが保持す
るデータがローレベルであるならば、そのメモリセルに
含まれるトランジスタを介して、ビット線から電荷が引
き抜かれる。つまり、ビット線ＢＩＴの電位は、ハイレ
ベルからローレベルへと向かう。ビット線ＢＩＴの電位
が、センスアンプＳＡのスレッショルドレベルＶｔｈに
まで低下すると、センスアンプＳＡの出力信号は、ハイ
レベルへと変化する。このとき、ビット線ＢＩＴの電位
はまだ下がり切っていない。
が選択され、その選択されたメモリセルＭＣｍが保持す
るデータがローレベルであるならば、そのメモリセルに
含まれるトランジスタを介して、ビット線から電荷が引
き抜かれる。つまり、ビット線ＢＩＴの電位は、ハイレ
ベルからローレベルへと向かう。ビット線ＢＩＴの電位
が、センスアンプＳＡのスレッショルドレベルＶｔｈに
まで低下すると、センスアンプＳＡの出力信号は、ハイ
レベルへと変化する。このとき、ビット線ＢＩＴの電位
はまだ下がり切っていない。
【００２３】センスアンプＳＡの出力信号が（出力端子
ＯＵＴの電位が）ハイレベルに変化すると、ＡＮＤ回路
に入力される２つの信号が共にハイレベルになったこと
になる。したがって、ＡＮＤ回路の出力点Ｐ０６の電位
はハイレベルとなり、ＮｃｈトランジスタＮ０１がオン
状態になる。そして、このＮｃｈトランジスタＮ０１が
ビット線ＢＩＴの電荷を一気に引き抜いて、ビット線Ｂ
ＩＴの電位をローレベルに確定させる。セルのデータ読
出しが終了したならば（次のプリチャージが開始される
と）、ＮｃｈトランジスタＮ０１はオフする。
ＯＵＴの電位が）ハイレベルに変化すると、ＡＮＤ回路
に入力される２つの信号が共にハイレベルになったこと
になる。したがって、ＡＮＤ回路の出力点Ｐ０６の電位
はハイレベルとなり、ＮｃｈトランジスタＮ０１がオン
状態になる。そして、このＮｃｈトランジスタＮ０１が
ビット線ＢＩＴの電荷を一気に引き抜いて、ビット線Ｂ
ＩＴの電位をローレベルに確定させる。セルのデータ読
出しが終了したならば（次のプリチャージが開始される
と）、ＮｃｈトランジスタＮ０１はオフする。
【００２４】一方、選択したメモリセルＭＣｍが保持す
るデータがハイレベルであった場合には、ビット線ＢＩ
Ｔは、プリチャージされた状態、即ち、ハイレベルを維
持したままとなる。このとき、出力端子ＯＵＴの電位
は、ローレベルのままなので、ＮｃｈトランジスタＮ０
１はオフしたままであり、ビット線ＢＩＴのＮｃｈトラ
ンジスタＮ０１による電荷の引き抜きは起こらない。
るデータがハイレベルであった場合には、ビット線ＢＩ
Ｔは、プリチャージされた状態、即ち、ハイレベルを維
持したままとなる。このとき、出力端子ＯＵＴの電位
は、ローレベルのままなので、ＮｃｈトランジスタＮ０
１はオフしたままであり、ビット線ＢＩＴのＮｃｈトラ
ンジスタＮ０１による電荷の引き抜きは起こらない。
【００２５】このように、図１の半導体メモリでは、ビ
ット線ＢＩＴの電位が中間電位にある時間を大幅に短縮
することができ、インバータセンスアンプＳＡを流れる
貫通電流を大幅に削減することができる。また、センス
アンプの出力が確定するまでの時間（アクセスタイム）
は変わらないが、ビット線ＢＩＴの電位がローレベルに
確定するのが早いので、次のプリチャージまでの時間
（サイクルタイム）を早くすることができる。さらに、
ビット線ＢＩＴの電位が中間電位にある時間が大幅に短
縮されるため、ノイズの影響を受け難い。
ット線ＢＩＴの電位が中間電位にある時間を大幅に短縮
することができ、インバータセンスアンプＳＡを流れる
貫通電流を大幅に削減することができる。また、センス
アンプの出力が確定するまでの時間（アクセスタイム）
は変わらないが、ビット線ＢＩＴの電位がローレベルに
確定するのが早いので、次のプリチャージまでの時間
（サイクルタイム）を早くすることができる。さらに、
ビット線ＢＩＴの電位が中間電位にある時間が大幅に短
縮されるため、ノイズの影響を受け難い。
【００２６】次に図３を参照して、本発明の第２の実施
形態の半導体メモリについて説明する。ここで、第１の
実施形態と同一のもの、或いは相当するものには同一記
号を付してある。
形態の半導体メモリについて説明する。ここで、第１の
実施形態と同一のもの、或いは相当するものには同一記
号を付してある。
【００２７】この半導体メモリ装置は、ビット線ＢＩＴ
と接地との間に接続された第１のＮｃｈトランジスタＮ
０１と、この第１のＮｃｈトランジスタＮ０１のゲート
とプレチャージクロックＰＲＥとの間に接続されると共
に、そのゲートが出力端子ＯＵＴに接続された第２のＮ
ｃｈトランジスタＮ０２と、第１のＮｃｈトランジスタ
Ｎ０１のゲートと接地との間に接続された第３のＮｃｈ
トランジスタＮ０３と、入力が出力端子ＯＵＴに接続さ
れ、出力が第３のＮｃｈトランジスタＮ０３のゲートに
接続されたインバータＩＮＴ１とを有している。
と接地との間に接続された第１のＮｃｈトランジスタＮ
０１と、この第１のＮｃｈトランジスタＮ０１のゲート
とプレチャージクロックＰＲＥとの間に接続されると共
に、そのゲートが出力端子ＯＵＴに接続された第２のＮ
ｃｈトランジスタＮ０２と、第１のＮｃｈトランジスタ
Ｎ０１のゲートと接地との間に接続された第３のＮｃｈ
トランジスタＮ０３と、入力が出力端子ＯＵＴに接続さ
れ、出力が第３のＮｃｈトランジスタＮ０３のゲートに
接続されたインバータＩＮＴ１とを有している。
【００２８】図３の半導体メモリの各節点の電位変化も
図２に示すようになる。詳述すると、プリチャージクロ
ックがハイレベルからローレベルに変化したとき、Ｐｃ
ｈトランジスタＰ０１はオンする。このとき、節点Ｐ０
６は、第２のＮｃｈトランジスタＮ０２の状態によらず
ローレベルとなるため、第１のＮｃｈトランジスタＮ０
２はオフ状態である。したがって、ビット線ＢＩＴは、
電源電圧ＶＤＤによりプレチャージされ始める。
図２に示すようになる。詳述すると、プリチャージクロ
ックがハイレベルからローレベルに変化したとき、Ｐｃ
ｈトランジスタＰ０１はオンする。このとき、節点Ｐ０
６は、第２のＮｃｈトランジスタＮ０２の状態によらず
ローレベルとなるため、第１のＮｃｈトランジスタＮ０
２はオフ状態である。したがって、ビット線ＢＩＴは、
電源電圧ＶＤＤによりプレチャージされ始める。
【００２９】ビット線ＢＩＴの電位上昇により、出力端
子ＯＵＴの電位はハイレベルからローレベルへと変化す
る。これにより、第２のＮｃｈトランジスタＮ０２はオ
フ状態、第３のＮｃｈトランジスタＮ０３はオン状態と
なるが、依然、ＰｃｈトランジスタＰ０１はオン状態で
あり、第２のＮｃｈトランジスタＮ０２はオフ状態であ
る。プレチャージクロックがローレベルからハイレベル
へと変化して、プレチャージが終了したときも、第２の
ＮｃｈトランジスタＮ０２と第３のＮｃｈトランジスタ
Ｎ０３とは同じ状態を保つ。
子ＯＵＴの電位はハイレベルからローレベルへと変化す
る。これにより、第２のＮｃｈトランジスタＮ０２はオ
フ状態、第３のＮｃｈトランジスタＮ０３はオン状態と
なるが、依然、ＰｃｈトランジスタＰ０１はオン状態で
あり、第２のＮｃｈトランジスタＮ０２はオフ状態であ
る。プレチャージクロックがローレベルからハイレベル
へと変化して、プレチャージが終了したときも、第２の
ＮｃｈトランジスタＮ０２と第３のＮｃｈトランジスタ
Ｎ０３とは同じ状態を保つ。
【００３０】このあと、メモリセルＭＣｍが選択され、
保持データがローであれば、ビット線ＢＩＴの電位が下
がり、センスアンプＳＡの出力信号がローレベルからハ
イレベルへと変化して、第２のＮｃｈトランジスタＮ０
２がオンする。同時に第３のＮｃｈトランジスタＮ０３
はオフする。このとき、プレチャージクロックはハイレ
ベルなので、第１のＮｃｈトランジスタＮ０１はオン
し、ビット線の電位を立ち下げる。
保持データがローであれば、ビット線ＢＩＴの電位が下
がり、センスアンプＳＡの出力信号がローレベルからハ
イレベルへと変化して、第２のＮｃｈトランジスタＮ０
２がオンする。同時に第３のＮｃｈトランジスタＮ０３
はオフする。このとき、プレチャージクロックはハイレ
ベルなので、第１のＮｃｈトランジスタＮ０１はオン
し、ビット線の電位を立ち下げる。
【００３１】また、メモリセルＭＣｍの保持データがハ
イであれば、センスアンプの出力信号は、ローレベルの
ままであり、第２のＮｃｈトランジスタＮ０２もオフの
ままとなる。このとき、第３のＮｃｈトランジスタＮ０
３はオン状態で、節点ＰＯ６を接地電位ＶＳＳに保ち、
第１のＮｃｈトランジスタＮ０１をオフ状態にすると共
に、節点ＰＯ６がハイインピーダンス状態となるのを防
いでいる。
イであれば、センスアンプの出力信号は、ローレベルの
ままであり、第２のＮｃｈトランジスタＮ０２もオフの
ままとなる。このとき、第３のＮｃｈトランジスタＮ０
３はオン状態で、節点ＰＯ６を接地電位ＶＳＳに保ち、
第１のＮｃｈトランジスタＮ０１をオフ状態にすると共
に、節点ＰＯ６がハイインピーダンス状態となるのを防
いでいる。
【００３２】このように、本実施形態の半導体メモリで
も、ビット線ＢＩＴの電位が中間電位にある時間を大幅
に短縮することができ、インバータセンスアンプＳＡを
流れる貫通電流を大幅に削減することができる。また、
ビット線ＢＩＴの電位がローレベルに確定するのが早い
ので、次のプリチャージまでの時間を早くすることがで
きる。さらに、ビット線ＢＩＴの電位が中間電位にある
時間が大幅に短縮されるためノイズの影響を受け難い。
も、ビット線ＢＩＴの電位が中間電位にある時間を大幅
に短縮することができ、インバータセンスアンプＳＡを
流れる貫通電流を大幅に削減することができる。また、
ビット線ＢＩＴの電位がローレベルに確定するのが早い
ので、次のプリチャージまでの時間を早くすることがで
きる。さらに、ビット線ＢＩＴの電位が中間電位にある
時間が大幅に短縮されるためノイズの影響を受け難い。
【００３３】
【発明の効果】本発明によれば、半導体メモリのビット
線の電位の立ち下がりを検出して該ビット線の電位を急
激に低下させる制御手段を設けたことで、インバータセ
ンスアンプでの消費電力を低減することができるととも
に、サイクルタイムを短縮することができる。また、ノ
イズの影響を受け難いという効果も得られる。
線の電位の立ち下がりを検出して該ビット線の電位を急
激に低下させる制御手段を設けたことで、インバータセ
ンスアンプでの消費電力を低減することができるととも
に、サイクルタイムを短縮することができる。また、ノ
イズの影響を受け難いという効果も得られる。
【図１】本発明の第１の実施形態を表わす回路図であ
る。
る。
【図２】図１の回路の各節点における電位の時間変化を
示す電圧波形図である。
示す電圧波形図である。
【図３】本発明の第２の実施形態を表わす回路図であ
る。
る。
【図４】従来の半導体メモリを表わす回路図である。
【図５】図４の回路の各節点における電位の時間変化を
示す電圧波形図である。
示す電圧波形図である。
【図６】従来の他の半導体メモリを表わす回路図であ
る。
る。
ＢＩＴ ビット線 ＶＳＳ 接地電圧 Ｎ０１ Ｎｃｈトランジスタ ＰＲＥ プリチャージクロック ＯＵＴ 出力端子 ＡＮＤ ＡＮＤ回路 ＭＣ１乃至ＭＣｎ メモリセル Ｎ０２ 第２のＮｃｈトランジスタ Ｎ０３ 第３のＮｃｈトランジスタ ＩＮＴ１ インバータ ＶＤＤ 電源電圧 Ｐ０１ プリチャージ用Ｐｃｈトランジスタ ＳＡ インバータ型センスアンプ
Claims (5)
- 【請求項１】 複数のメモリセルと、該複数のメモリセ
ルに接続された１本のビット線と、電源電圧、プリチャ
ージクロック、及び前記ビット線に接続され、前記プリ
チャージクロックに応答して前記ビット線を前記電源電
圧で規定される電位にプリチャージするプリチャージ用
トランジスタと、前記ビット線に接続され該ビット線の
電位に応じた出力信号を出力するセンスアンプとを有す
る半導体メモリにおいて、前記ビット線の電位の立ち下
がりを検出して該ビット線の電位を急激に低下させる制
御手段を設けたことを特徴とする半導体メモリ。 - 【請求項２】 前記制御手段が、前記ビット線の電位の
立ち下がりを前記プリアンプの出力に基づいて検出する
ことを特徴とする請求項１の半導体メモリ。 - 【請求項３】 前記制御手段が、前記ビット線と接地と
の間に接続されたトランジスタを有し、該トランジスタ
をオンすることにより、前記ビット線の電位を急激に低
下させるようにしたことを特徴とする請求項１または２
の半導体メモリ。 - 【請求項４】 前記制御手段が、前記プリチャージクロ
ック及び前記出力信号を入力とするアンド回路を有し、
該アンド回路の出力によって、前記トランジスタのオン
／オフを制御する様にしたことを特徴とする請求項３の
半導体メモリ。 - 【請求項５】 前記アンド回路に代えて、２つのトラン
ジスタとインバータとを用いたことを特徴とする請求項
４の半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7205830A JPH0955088A (ja) | 1995-08-11 | 1995-08-11 | 半導体メモリ |
| US08/691,394 US5835432A (en) | 1995-08-11 | 1996-08-02 | Semiconductor memory having a single end type sense amplifier |
| KR1019960033321A KR100231121B1 (ko) | 1995-08-11 | 1996-08-10 | 단일 종단형 감지 증폭기를 갖는 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7205830A JPH0955088A (ja) | 1995-08-11 | 1995-08-11 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955088A true JPH0955088A (ja) | 1997-02-25 |
Family
ID=16513422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7205830A Pending JPH0955088A (ja) | 1995-08-11 | 1995-08-11 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5835432A (ja) |
| JP (1) | JPH0955088A (ja) |
| KR (1) | KR100231121B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013218783A (ja) * | 2006-07-26 | 2013-10-24 | Agere Systems Inc | メモリ回路のための高速化されたシングルエンド・センシング |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3123968B2 (ja) * | 1998-02-04 | 2001-01-15 | 九州日本電気株式会社 | 半導体記憶装置 |
| US6730775B1 (en) | 1999-03-23 | 2004-05-04 | University Of Southern California | Methods for limiting scar and adhesion formation |
| JP3840845B2 (ja) * | 1999-08-02 | 2006-11-01 | セイコーエプソン株式会社 | 半導体集積装置 |
| US6282137B1 (en) * | 1999-09-14 | 2001-08-28 | Agere Systems Guardian Corp. | SRAM method and apparatus |
| US6584026B2 (en) * | 2000-06-28 | 2003-06-24 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit capable of adjusting input offset voltage |
| US6654301B2 (en) | 2001-09-27 | 2003-11-25 | Sun Microsystems, Inc. | Multiple discharge capable bit line |
| TWI281159B (en) * | 2003-03-21 | 2007-05-11 | Mediatek Inc | Sense out circuit for single-bitline semiconductor memory device |
| CN100345217C (zh) * | 2003-04-07 | 2007-10-24 | 联发科技股份有限公司 | 单一位线半导体存储元件的感测电路 |
| KR100548560B1 (ko) * | 2003-06-20 | 2006-02-02 | 주식회사 하이닉스반도체 | 메모리 장치용 비트라인 프리차지 신호 발생기 |
| US7480183B2 (en) * | 2006-07-05 | 2009-01-20 | Panasonic Corporation | Semiconductor memory device, and read method and read circuit for the same |
| US8837192B2 (en) | 2012-10-19 | 2014-09-16 | Taiwan Semiconductor Manufacturing Company Limited | N-bit rom cell |
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| JPH04195994A (ja) * | 1990-11-28 | 1992-07-15 | Seiko Epson Corp | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS62232796A (ja) * | 1986-04-01 | 1987-10-13 | Toshiba Corp | 半導体記憶装置 |
| JPH02247892A (ja) * | 1989-03-20 | 1990-10-03 | Fujitsu Ltd | ダイナミックランダムアクセスメモリ |
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| JPH0554652A (ja) * | 1991-08-29 | 1993-03-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1995
- 1995-08-11 JP JP7205830A patent/JPH0955088A/ja active Pending
-
1996
- 1996-08-02 US US08/691,394 patent/US5835432A/en not_active Expired - Fee Related
- 1996-08-10 KR KR1019960033321A patent/KR100231121B1/ko not_active IP Right Cessation
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100231121B1 (ko) | 1999-11-15 |
| KR970012753A (ko) | 1997-03-29 |
| US5835432A (en) | 1998-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980422 |