JPH04195994A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04195994A JPH04195994A JP2328040A JP32804090A JPH04195994A JP H04195994 A JPH04195994 A JP H04195994A JP 2328040 A JP2328040 A JP 2328040A JP 32804090 A JP32804090 A JP 32804090A JP H04195994 A JPH04195994 A JP H04195994A
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- JP
- Japan
- Prior art keywords
- data line
- logic
- control signal
- amplifier
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000011159 matrix material Substances 0.000 claims description 2
- 230000005669 field effect Effects 0.000 abstract description 4
- 101710116850 Molybdenum cofactor sulfurase 2 Proteins 0.000 abstract 1
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- 102100030393 G-patch domain and KOW motifs-containing protein Human genes 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052982 molybdenum disulfide Inorganic materials 0.000 description 3
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Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体記憶装置において、特にデータ線制御
回路に関する。
回路に関する。
〔従来の技術１
従来、第３図に示すようなデータ線制御回路が提案され
ている。第３図において、電界効果トランジスタ（以下
ＭＯ５と呼ぶ）２はドレインがデータ線１に、ソースが
電源に接続され、ゲートには制御信号ｌが入力されてい
る６センスアンプ回路であるインバータ３の入力はデー
タ線１に接続されている。また、ＭＯＳ４は列デコーダ
ー（図示せず）により制御されるメモリーセル選択トラ
ンジスタであり、ドレインがデータ綿１に接続され、ソ
ースはメモリーセルＯのデータ出力端子に接続される。
ている。第３図において、電界効果トランジスタ（以下
ＭＯ５と呼ぶ）２はドレインがデータ線１に、ソースが
電源に接続され、ゲートには制御信号ｌが入力されてい
る６センスアンプ回路であるインバータ３の入力はデー
タ線１に接続されている。また、ＭＯＳ４は列デコーダ
ー（図示せず）により制御されるメモリーセル選択トラ
ンジスタであり、ドレインがデータ綿１に接続され、ソ
ースはメモリーセルＯのデータ出力端子に接続される。
また、ゲートには前記列デコーダからの制御信号２が入
力される。ここで、第３図に示すようにデータｌ１ｉ１
１には前記メモリーセル選択トランジスタＭＯ５４と同
様にＮ個のＭＯＳが接続されており、それを介してメモ
リーセル０〜Ｎが接続されている６次に第４図に示すタ
イミングチャートを参照し、上述の回路の動作を説明す
る。今、前記メモリーセルＯのデータによりデータ０に
電位がＬｏｗのレベル（以下、論理「Ｌ」と呼ぶ）が伝
達されている場合について述べる。
力される。ここで、第３図に示すようにデータｌ１ｉ１
１には前記メモリーセル選択トランジスタＭＯ５４と同
様にＮ個のＭＯＳが接続されており、それを介してメモ
リーセル０〜Ｎが接続されている６次に第４図に示すタ
イミングチャートを参照し、上述の回路の動作を説明す
る。今、前記メモリーセルＯのデータによりデータ０に
電位がＬｏｗのレベル（以下、論理「Ｌ」と呼ぶ）が伝
達されている場合について述べる。
まず１行デコーダ（図示せず）によりメモリーセルＯが
選択され、ＤＡＴＡＯに論理ｒＬＪが伝達される。但し
この時、前記メモリーセルＯに接続されるメモリーセル
選択トランジスタであるＭＯＳ４はＯＦＦの状態となっ
ている０次に、制御信号１によりＭＯＳ２が制御されＯ
Ｎの状態となりデータ線１がプリチャージされ、電位が
Ｈｉｇｈのレベル（以下、論理ｒＨＪと呼ぶ）の状態と
なる。更に、制御信号ｌが論理ｒＬＪとなりＭＯＳ２が
０ＦＦＬ、前記列デコーダからの制御信号が論理ｒＨＪ
となり、前記メモリーセル選択トランジスタＭＯＳ４が
ＯＮ状態となると、図４に示すようにデータ線１はＤＡ
ＴＡＯによりゆるやかに論理「Ｌ」へ変化し、それを受
けてセンスアンプ出力はゆるやかに論理ｒＬＪから論理
ｒＨＪへ変化する。
選択され、ＤＡＴＡＯに論理ｒＬＪが伝達される。但し
この時、前記メモリーセルＯに接続されるメモリーセル
選択トランジスタであるＭＯＳ４はＯＦＦの状態となっ
ている０次に、制御信号１によりＭＯＳ２が制御されＯ
Ｎの状態となりデータ線１がプリチャージされ、電位が
Ｈｉｇｈのレベル（以下、論理ｒＨＪと呼ぶ）の状態と
なる。更に、制御信号ｌが論理ｒＬＪとなりＭＯＳ２が
０ＦＦＬ、前記列デコーダからの制御信号が論理ｒＨＪ
となり、前記メモリーセル選択トランジスタＭＯＳ４が
ＯＮ状態となると、図４に示すようにデータ線１はＤＡ
ＴＡＯによりゆるやかに論理「Ｌ」へ変化し、それを受
けてセンスアンプ出力はゆるやかに論理ｒＬＪから論理
ｒＨＪへ変化する。
［発明が解決しようとする課題］
このような第３図における従来例のデータ線制御回路に
おいては、前記メモリーセル選択トランジスタであるＭ
ＯＳ４〜ＭＯＳｎまでの複数個のＭＯＳがデータ線ｌに
接続されることになり、データ線１の負荷容量が大きく
なる。従って Ｄ 、ＡＴＡＯである論理ｒＬＪがデー
タ線１に伝達される際、データ線の電位変化及びセンス
アンプ回路出力の電位変化は第４図に示す様にゆるやか
であり、このことはアクセスタイムの遅れにつながると
いう問題点がある０本発明は、このようなデータ線ｌで
の遅延を少なくし、高速にメモリーセルのデータを前記
センスアンプ回路に伝達することにより、アクセスタイ
ムを高速にすることを目的とする。
おいては、前記メモリーセル選択トランジスタであるＭ
ＯＳ４〜ＭＯＳｎまでの複数個のＭＯＳがデータ線ｌに
接続されることになり、データ線１の負荷容量が大きく
なる。従って Ｄ 、ＡＴＡＯである論理ｒＬＪがデー
タ線１に伝達される際、データ線の電位変化及びセンス
アンプ回路出力の電位変化は第４図に示す様にゆるやか
であり、このことはアクセスタイムの遅れにつながると
いう問題点がある０本発明は、このようなデータ線ｌで
の遅延を少なくし、高速にメモリーセルのデータを前記
センスアンプ回路に伝達することにより、アクセスタイ
ムを高速にすることを目的とする。
［課題を解決するための手８］
本発明による半導体記憶装置は、マトリクス状に配置さ
れたメモリーセル群と前記メモリーセルからのデータを
伝達するデータ線と、前記メモリーセルからのデータを
増幅するセンスアンプ回路を有する半導体記憶装置にお
いて、前記データ線の電位を検出する電位検出器と、前
記データ線に接続され、前記電位検出器の出力で制御さ
れる増幅器を有することを特徴とする。
れたメモリーセル群と前記メモリーセルからのデータを
伝達するデータ線と、前記メモリーセルからのデータを
増幅するセンスアンプ回路を有する半導体記憶装置にお
いて、前記データ線の電位を検出する電位検出器と、前
記データ線に接続され、前記電位検出器の出力で制御さ
れる増幅器を有することを特徴とする。
［作 用］
本発明において、前記データ線ｌの電位を検出する電位
検出器及び、電位検出器の出力信号により制御される増
幅器を有する半導体記憶装置は、前記データ線ｌの論理
ｒＬＪレベルを検出し、それと同時に前記増幅器を活性
化することにより、高速にデータ線ｌを論理「Ｌ」のレ
ベルに変化することができる。
検出器及び、電位検出器の出力信号により制御される増
幅器を有する半導体記憶装置は、前記データ線ｌの論理
ｒＬＪレベルを検出し、それと同時に前記増幅器を活性
化することにより、高速にデータ線ｌを論理「Ｌ」のレ
ベルに変化することができる。
［実 施 例］
以下に、第１図、第２図を参照して本発明による半導体
記憶装置の一実施例につき説明する。
記憶装置の一実施例につき説明する。
尚、この第１図において、第３図に対応する部分には同
一符号を付し、その重複説明は省略する。
一符号を付し、その重複説明は省略する。
本実施例において、電位検出器５の一方の入力端子は前
記データ線１に接続され、他方の入力端子には制御信号
１が入力される。増幅器６のドレインはデータ線ｌに接
続され、ソースは接地される。また、ゲートには前記電
位検出器５の出力である制御信号３が入力される。いま
、行デコーダ（図示せず）により前記メモリーセルＯが
選択され、Ｄ 、Ａ Ｔ Ａ Ｏが論理ｒｌ−Ｊの状態
になる場合について考えるにのとき列デコーダ（図示せ
ず）からの制御信号２により制御される前記メモリーセ
ル選択トランジスタＭＯ５４はＯＦＦの状態であり、ま
た前記データ線ｌは制御信号１により制御されたＭＯＳ
２によりプリチャージされ論理ｒＨＪの状態となる０次
に、制御信号１が論理ｒＬＪの状態となりＭＯＳ２がＯ
ＦＦした後、前記列デコーダからの制御信号２が論理ｒ
ＨＪに変化すると、前記列選択トランジスタＭＯ５４が
ＯＮ状態となり、前記データ線１は前記ＤＡＴＡＯによ
り論理「Ｌ」へ変化し始める。この時、Ｎ位検出器５は
前記データ線１の論理「Ｌ」への変化を素早く検出して
制御信号３を出力し、増幅器６を活性化させる。前記、
増幅器６が活性化されると、前記データ線１はその働き
により、第２図のように高速に論理「Ｌ」の状態に変化
する。実施例第２図に示したように、従来、前記データ
線１の寄生容量が多く電気変化がおそかったのに対し、
本発明によればデータ線１の寄生容量に見台った能力の
増幅器を加えることにより、従来技術に比べΔｔだけ高
速にデータを出力することができる。また、いままでの
説明では、電位検出器５及び増幅器６はＮＯＲ回路とＮ
チャネルトランジスタを使用した場合の説明をしてきた
が、これらの回路はインバータやＮＡＮＤ回路及び、Ｐ
チャネルトランジスタ等を組合せて構成しても同様の効
果が得られることは言うまでもない、また、いままでの
説明ではデータ線ｌのレベル論理「Ｌ」を検出する動作
について述べてきたが、論理「Ｈ」を検出する回路に用
いても同様の効果が得られることは言うまでもない。
記データ線１に接続され、他方の入力端子には制御信号
１が入力される。増幅器６のドレインはデータ線ｌに接
続され、ソースは接地される。また、ゲートには前記電
位検出器５の出力である制御信号３が入力される。いま
、行デコーダ（図示せず）により前記メモリーセルＯが
選択され、Ｄ 、Ａ Ｔ Ａ Ｏが論理ｒｌ−Ｊの状態
になる場合について考えるにのとき列デコーダ（図示せ
ず）からの制御信号２により制御される前記メモリーセ
ル選択トランジスタＭＯ５４はＯＦＦの状態であり、ま
た前記データ線ｌは制御信号１により制御されたＭＯＳ
２によりプリチャージされ論理ｒＨＪの状態となる０次
に、制御信号１が論理ｒＬＪの状態となりＭＯＳ２がＯ
ＦＦした後、前記列デコーダからの制御信号２が論理ｒ
ＨＪに変化すると、前記列選択トランジスタＭＯ５４が
ＯＮ状態となり、前記データ線１は前記ＤＡＴＡＯによ
り論理「Ｌ」へ変化し始める。この時、Ｎ位検出器５は
前記データ線１の論理「Ｌ」への変化を素早く検出して
制御信号３を出力し、増幅器６を活性化させる。前記、
増幅器６が活性化されると、前記データ線１はその働き
により、第２図のように高速に論理「Ｌ」の状態に変化
する。実施例第２図に示したように、従来、前記データ
線１の寄生容量が多く電気変化がおそかったのに対し、
本発明によればデータ線１の寄生容量に見台った能力の
増幅器を加えることにより、従来技術に比べΔｔだけ高
速にデータを出力することができる。また、いままでの
説明では、電位検出器５及び増幅器６はＮＯＲ回路とＮ
チャネルトランジスタを使用した場合の説明をしてきた
が、これらの回路はインバータやＮＡＮＤ回路及び、Ｐ
チャネルトランジスタ等を組合せて構成しても同様の効
果が得られることは言うまでもない、また、いままでの
説明ではデータ線ｌのレベル論理「Ｌ」を検出する動作
について述べてきたが、論理「Ｈ」を検出する回路に用
いても同様の効果が得られることは言うまでもない。
［発明の効果］
以上のように、実施例図面第３図に示すような従来技術
においては、データ線１の負荷容量が大きいため、デー
タ線１の電位の変化が遅かったのに対し、本発明によれ
ば実施例図面第２図に示すようにデータ線の電位変化を
高速にすることによりセンスアンプ回路の出力を△ｔだ
け高速にすることができ、アクセスタイムの高速な半導
体記憶装置を得ることができる。
においては、データ線１の負荷容量が大きいため、デー
タ線１の電位の変化が遅かったのに対し、本発明によれ
ば実施例図面第２図に示すようにデータ線の電位変化を
高速にすることによりセンスアンプ回路の出力を△ｔだ
け高速にすることができ、アクセスタイムの高速な半導
体記憶装置を得ることができる。
第１図は本発明による半導体記憶装置の一実施例を示す
回路図で、第２図は第１図における回路の動作を示すタ
イミングチャート図で、第３図は従来技術を示す回路図
で、第４図は第３図における回路の動作を示すタイミン
グチャート図である。 １・・・データ線 ２・・・Ｎ型電界効果トランジスタ ３・・・センスアンプ回路 ４・・・Ｎ型電界効果トランジスタ ５・・・電位検出器 ６・・・増幅器 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）第１図 第２図 第３図 第４図
回路図で、第２図は第１図における回路の動作を示すタ
イミングチャート図で、第３図は従来技術を示す回路図
で、第４図は第３図における回路の動作を示すタイミン
グチャート図である。 １・・・データ線 ２・・・Ｎ型電界効果トランジスタ ３・・・センスアンプ回路 ４・・・Ｎ型電界効果トランジスタ ５・・・電位検出器 ６・・・増幅器 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）第１図 第２図 第３図 第４図
Claims (1)
- マトリクス状に配置されたメモリーセル群と前記メモリ
ーセルからのデータを伝達するデータ線と、前記メモリ
ーセルからの前記データを増幅するセンスアンプ回路を
有する半導体記憶装置において、前記データ線の電位を
検出する電位検出器と、前記データ線に接続され、前記
電位検出器の出力で制御される増幅器を有することを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2328040A JPH04195994A (ja) | 1990-11-28 | 1990-11-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2328040A JPH04195994A (ja) | 1990-11-28 | 1990-11-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04195994A true JPH04195994A (ja) | 1992-07-15 |
Family
ID=18205846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2328040A Pending JPH04195994A (ja) | 1990-11-28 | 1990-11-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04195994A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04252496A (ja) * | 1991-01-29 | 1992-09-08 | Nec Corp | 高速読み出しの半導体記憶装置 |
| JPH0955088A (ja) * | 1995-08-11 | 1997-02-25 | Nec Corp | 半導体メモリ |
| JP2010225258A (ja) * | 2008-08-18 | 2010-10-07 | Elpida Memory Inc | 半導体装置及び信号伝送線路の駆動方法 |
-
1990
- 1990-11-28 JP JP2328040A patent/JPH04195994A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04252496A (ja) * | 1991-01-29 | 1992-09-08 | Nec Corp | 高速読み出しの半導体記憶装置 |
| JPH0955088A (ja) * | 1995-08-11 | 1997-02-25 | Nec Corp | 半導体メモリ |
| JP2010225258A (ja) * | 2008-08-18 | 2010-10-07 | Elpida Memory Inc | 半導体装置及び信号伝送線路の駆動方法 |
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