KR940006266A - 반도체 기억장치 - Google Patents

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KR940006266A
KR940006266A KR1019930012898A KR930012898A KR940006266A KR 940006266 A KR940006266 A KR 940006266A KR 1019930012898 A KR1019930012898 A KR 1019930012898A KR 930012898 A KR930012898 A KR 930012898A KR 940006266 A KR940006266 A KR 940006266A
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겐지 곤도우
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세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
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    • G—PHYSICS
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    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
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    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs

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  • Static Random-Access Memory (AREA)
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Abstract

반도체 기억 장치는, 빠른 기록 작동을 위해 반도체 기억 장치의 기록 또는 판독 작동을 선택하는 제어 회로의 출력신호의 구동 로드를 감소시키기 위해, 외부 입력 단자에 입력된 기록 데이타를 근거로하여 발생된 한쌍의 보상 신호에 의해 차동 증폭기의 활성 및 비활성 상태를 제어하는 수단을 포함한다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 밭명에 따른 반도체 기억 장치의 개략적 블럭도,
제7도는 본 발명에 따라 반도체 기억 장치의 제1실시예에서와 동일한 것을 선택하기 위해 비트 라인쌍 및 디코더 회로에 연결된 I/O회로를 도시하는 회로도.

Claims (4)

  1. 로 및 칼럼 방항으로 배열된 다수의 기억 셀, 상기 기억 셀의 대응하는 칼럼에 접속된 다수의 비트 라인쌍 및, 상기 기억 셀의 대응하는 로에 접속된 다수의 워드 라인을 구비한 기억 셀 어레이와, 상기 비트 라인쌍중 대응하는 비트 라인에 대해 제공된 다수의 제1차동 증폭기 회로와, 가동시, 기록 데이타를 나타내는 참 및 보상 신호를 상기 비트 라인쌍에 전달하기 위해 상기 비트 라인쌍중 대응하는 비트 라인에 대해 제공된 다수의 전달 게이트 쌍과, 상기 제1차동 증폭기 회로중 선택된 한 회로로부터 유도된 출력을 수신하고 증폭시키는 제2차동 증폭기 회로 및, 기록 데이타를 나타내는 참 및 의상 신호에 응답하고 상기 제2차동 증폭기 회로를 가동 중지시키는 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제7항에 있어서, 상기 제1차동 증폭기 회로가 공통 로드 회로를 소유하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 공통 로드 회로는, 제2차동 증폭기 회로가 가동 중지되었을때, 턴 오프되는 절연 게이트 전계 효과 트랜지스터로 구성되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항에 있어서, 상기 제1차동 증폭기 회로중 한 회로와 상기 전달 게이트 쌍중 한 게이트가 한세트의 어드레스 신호에 의해 동시에 가동되는 것을 특징으로 하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930012898A 1992-07-09 1993-07-09 반도체 메모리 장치 KR0138975B1 (ko)

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