KR930003250B1 - 반도체 메모리 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 발명의 1실시예에 따른 DRAM의 일부를 도시해 놓은 회로도.
제 2 도는 제 1 도의 DRAM이 변형예를 도시해 놓은 회로도.
제 3 도는 종래의 DRAM의 일부를 도시해 놓은 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 31: 소오스배선
2, 2a,2b,32, … : 감지증폭기활성화용 MOS트랜지스터
SAa,SAb, … : 감지증폭기
… : 비트선쌍
Na,Nb, … : 항시도통형 MOS트랜지스터 Sa,Sb, … : 스위치소자
CSa,CSb, … : 열스위치
[산업상의 이용분야]
본 발명은 반도체 메모리에 관한 것으로, 특히 예컨대 비트선 감지증폭기 등과 같은 복수개의 감지증폭기가 공통의 배선을 매개해서 반도체칩의 기준전위단에 접속되어 있는 반도체 메모리에서의 감지증폭기에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 DRAM(Dynamic Random Access Memory)에 있어서는, 제 3 도에 나타낸 바와같이 각각 상이한 비트선쌍
… 에 접속되어 있는 복수개의 비트선 감지증폭기(SAa,SAb,…)가 공통의 소오스배선(31) 및 감지증폭기 활성화용 MOS 트랜지스터(32)를 직렬로 매개해서 메모리칩의 기준전위단(Vss전위패드)에 접속되어 있다. 이러한 감지증폭기(SAa,SAb,…)는 2개의 N형 MOS트랜지스터의 각 드레인과 게이트가 교차접속되어 대응하는 비트선쌍에 접속되고, 각 소오스는 공통으로 접속되어 상기 소오스배선(31)에 접속되어 있다.
상기와 같은 구성의 각 감지증폭기(SAa,SAb,…)에 있어서는, 비트선이 저레벨로 하강된 쪽의 MOS트랜지스터의 전류가 상기 소오스배선(31)을 경유해서 기준전위(Vss)단으로 방전되게 되는데, 이 경우 감지증폭기와 기준전위(Vss)단 사이에는 소오스배선(31) 자체의 저항과, 감지증폭기 활성화용 MOS트랜지스터(32)의 저항, 기준전위(Vss)선의 저항 등 많은 기생저항이 존재하고, 이들 저항은 메모리의 대용량화에 따라 칩크기가 커짐과 더불어 커지게 되는 경향이 있다.
더욱이, 메모리의 대용량화에 따라 동시에 활성화되는 비트선 감지증폭기의 수가 지수함수적으로 증대되게 되는바, 특히 DRAM의 경우에는 리프레쉬동작의 요청으로부터 메모리용량이 4배로 됨에 따라 감지증폭기의 수가 반드시 2배로 증가하게된다.
상기한 바와같이, 메모리의 대용량화에 따라 감지증폭기(SAa,SAb,…)와 기준전위(Vss)단 사이의 기생 저항이 커지게 됨과 더불어 감지증폭기(SAa,SAb,…)의 수가 증대되게 되는 2가지 경향이 나타나고, 이에 따라 감지증폭기(SAa,SAb,…)의 동작에 대한 RC시정수[C는 비트선 1개의 용량×감지증폭기의 수, R은 감지증폭기(SAa,SAb,…)와 기준전위(Vss) 단 사이의 기생저항]도 메모리의 대용량화에 따라 길어지게 된다.
그런데, 비트선전위에 대한 감지동작이 충분히 진행되지 않는 동안에는 독출하면 데이터가 파괴되어 버리기 때문에 데이터를 I/O(입출력)버스로 독출할 수 없으므로, 상기한 바와같은 감지증폭기의 동작에 대한 RC시정수의 증가는 그대로 억세스시간의 지연으로 되어 나타나게 된다.
즉, 비트선전위에 대한 감지동작을 개시해도 감지증폭기의 소오스전위가 좀처럼 기준전위(Vss)까지 하강하지 않기 때문에 비트선쌍이 좀처럼 래치되지 않으므로 (비트선쌍의 전위관계가 좀처럼 결정되지 않으므로), I/O버스로의 독출을 기다리지 않으면 안된다. 물론, 현재에도 상기 감지증폭기(SAa,SAb,…)의 개량이 이루어지고 있는 바, 그중 하나의 방법은 비트선 하나가 갖는 용량을 줄이는 것으로, 이를 위해서는 모든 메모리셀을 다수의 블럭으로 분할하고, 동시에 활성화되는 부분을 줄이게 된다. 그러나, 메모리셀을 다수의 블럭으로 분할하면, 디코더와 감지증폭기의 수가 증가되어 칩상의 점유면적, 더 나아가서는 칩면적이 증대되어 버리게 된다.
다른 하나의 방법은, 상기 소오스배선(31)에 2층 알루미늄 등을 이용해서 감지증폭기(SAa,SAb,…)와 기준전위(Vss)단 사이의 기생저항을 줄이는 방법인데, 이 방법은 소오스배선(31)에 존재하는 큰 용량을 무리하게 빨리 구동시키는 것이므로, 용량결합에 의해 기판전위가 크게 도요되어 주변의 다른 회로의 동작에 악영향을 미치게 되는 문제점이 있다.
[발명의 목적]
본 발명은 상기한 바와같이 비트선전위에 대한 감지동작이 충분히 이루어지지 못하면, 데이터를 I/O버스로 독출할 수 없기 때문에, 감지증폭기동작에 대한 RC시정수의 증가가 그대로 억세스시간의 지연으로 되어 나타나게 되는 종래의 문제점을 해결하기 위해 발명된 것으로, 감지증폭기의 동작에 대한 RC시정수를 시간적, 선택적으로 작게 할 수가 있고, 비트선전위에 대한 감지동작의 고속화 및 I/O버스로의 고속독출을 실현할 수 있는 반도체 메모리를 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명은, 입출력선과, 이 입출력선에 제 1 열스위치를 매개로 접속되는 제 1 비트선, 이 제 1 비트선에 입력단자가 접속되어 상기 제 1 비트선의 전위를 증폭하는 제 1 감지증폭기, 상기 입출력선에 제 2 열스위치를 매개로 접속되는 제 2 비트선, 상기 제 2 비트선에 입력단자가 접속되어 상기 제 2 비트선의 전위를 증폭하는 제 2 감지증폭기, 기준전위를 공급하는 기준전원단자 및, 상기 제1 및 제 2 감지증폭기의 소오스와 상기 기준전원단자를 접속시키는 소오스배선을 갖춘 반도체 메모리에 있어서, 상기 제 1 감지증폭기의 소오스와 상기 기준전원단자간에 제 1 열선택신호에 의해 개폐가 제어되는 제 1 스위치소자가 접속되고, 상기 제 2 감지증폭기의 소오스와 상기 기준전원단자간에는 제 2 열선택신호에 의해 개폐가 제어되는 제 2 스위치소자가 접속되어, 이들 제1 및 제 2 스위치소자를 선택적으로 도통시킴으로써, 상기 제1 또는 제 2 스위치소자와 상기 소오스배선의 병렬회로를 매개로 사이 제1 또는 제 2 비트선이 방전되도록 한 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명의 반도체 메모리에 의하면, 선택된 열에 설치되어 있는 감지증폭기에 접속되어 있는 스위치소자만이 ON상태로 되므로, 이 스위치소자에 으해 상기 감지증폭기와 기준전위(Vss)단이 바이패스되게 된다. 이 경우의 용량(C)은 선택된 열의 비트선용량만으로되기 때문에 아주 작아지게 된다. 따라서, 예컨대 기준전위단까지의 기생저항이 어느 정도 존재하더라도 상기 감지증폭기의 동작에 대한 RC시정수가 작아지므로, 비트선전위에 대한 감지동작의 고속화 및 I/O버스로의 고속독출이 가능하게 된다.
[실시예]
이하, 도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.
제 1 도는 본 발명의 1실시예에 따른 DRAM의 일부를 도시해 놓은 것으로, 도면중의 참조부호 SAa,SAb,…는 복수개의 열에 각각 설치되어 있는 복수개의 비트선 감지증폭기이다. 상기 각 감지증폭기(SAa,SAb,…)는 2개의 N형 MOS트랜지스터의 각 드레인과 게이트가 교차접속되어 대응하는 비트선쌍
…에 접속되며, 각 소오스는 공통으로 접속되어 있다.
한편, 비트선이 전원압(Vcc)의 1/2로 선충전(precharge)되는 방식의 경우는, 통상 상기 감지증폭기(SAa,SAb,…)에는 각각 2개의 재저장(restore)용 P용 MOS트랜지스터가 더 접속되어 있지만, 이하의 설명에서는 직접 관계하지 않으므로 도시하지 않았다.
그리고, 각 감지증폭기(SAa,SAb,…)의 소오스공통접속점은 각각 대응하는 항시 도통(normally-on)형 MOS트랜지스터[게이트에 전원전압(Vcc)이 공급되는 N형 MOS트랜지스터 ; Na,Nb]로 이루어진 저항성분을 매개해서, 더욱이 공통의 소오스배선(1) 및 감지증폭기 활성화용 MOS트랜지스터(2)를 직렬로 매개해서 메모리칩의 기준전위(Vss)단에 접속되어 있다.
또, 상기 각 감지증폭기(SAa,SAb,…)의 다른쪽의 소오스공통접속점은 각각 대응하는 스위치소자(Sa,Sb,…)를 매개해서 기준전위(Vss)단에 접속되어 있다. 상기 각 스위치소자(Sa,Sb,…)는 시간적, 선택적으로 ON상태로 되도록 제어회로(도시되지 않음)에 의해 제어되는 것으로, 각각 예컨대 N형 MOS트랜지스터로 이루어지고, 각각의 게이트에는 각각 대응해서 열선택신호(열디코더의 출력 ; CDa,CDb,…)가 인가된다.
더욱이, 상기 각 비트선쌍
…은 각각 대응하는 열스위치(CSa,CSb,…)를 매개해서 1쌍의 데이터선
에 접속되어 있다. 상기 열스위치(CSa,CSb,…)는 각각 예컨대 N형 MOS트랜지스터로 이루어지고, 각각의 게이트에는 각각 대응해서 열선택신호(CDa,CDb,…)가 인가된다.
다음으로, 상기 실시예의 메모리에서의 감지증폭기의 비트선전위에 대한 감지동작 및 I/O버스로의 독출동작에 대해 설명한다.
감지증폭기 활성화용 MOS트랜지스터(2)가 ON되면 각 감지증폭기(SAa,SAb,…)는 비트선전위에 대한 감지동작을 개시하게 되는 바, 비트선전위가 저레벨로 하강된쪽의 MOS트랜지스터의 전류가 각각 대응하는 상기 항시도통형 MOS트랜지스터(Na,Nb,…)를 매개해서, 더욱이 공통의 소오스배선(1) 및 감지증폭기 활성화용 MOS트랜지스터(2)를 경유해서 기준전위(Vss)단으로 방전되게 된다.
이 경우, 감지증폭기(SAa,SAb,…)로부터 기준전위(Vss)단까지에는 소오스배선(1)자체의 저항이라던지 감지증폭기 활성화용 MOS트랜지스터(2)의 저항, 기준전위(Vss)선의 저항 등과 같은 많은 기생저항이 존재한다. 그러나, 이때 특정의 열선택신호(Da,CDb,…)가 활성화(고레벨)됨에 따라 선택된 열에 설치되어 있는 감지증폭기(SAa,SAb,…)에 접속되어 있는 스위치소자(Sa,Sb,…)만이 상기 특정의 열선택신호(CDa,CDb,…)에 의해 선택되어 ON상태로 되므로, 이 스위치소자(Sa,Sb,…)에 의해 상기 선택된 감지증폭기(SAa,SAb,…)와 기준전위(Vss)단이 바이패스되게 된다.
즉, 상기 열선택신호가 활성화됨에 따라 통상은 몇개 정도의 소수의 열이 선택되고, 이들 선택된 열의 감지증폭기와 기준전위(Vss)단간의 경로에 스위치소자와 배선저항 등에 의한 기생저항이 존재하지만, 이 경로의 배선을 가늘게 형성함으로써 그 기생저항분이 커지더라도 선택된 몇개분의 비트선 용량은 극히 작아지게 된다. 따라서, 상기 선택된 열의 감지증폭기의 동작에 대한 RC시정수가 극히 작아지게 되어 그 감지증폭기의 소오스전위가 빨리 기준전위(Vss)까지 하강함으로써 비트선쌍이 빨리 랫치되게 되므로(비트선쌍의 전위관계가 빨리 결정되게 되므로), 비트선전위에 대한 감지동작이 고속화가 가능하게 된다. 또, 이와 동시에 상기 열선택신호(CDa,CDb,…)가 활성화됨에 따라 선택되어 ON되는 열스위치를 매개해서 상기 비트선쌍의 전위가 I/O버스로 독출되게 되는데, 이때 상기 비트선쌍의 전위관계가 결정되어 있으므로 메모리셀의 데이터가 파괴되지도 않으면서 I/O버스로의 고속독출이 가능하게 된다.
제 2 도는 제 1 도에 도시된 DRAM의 변형예를 도시해 놓은 것으로, 제 1 도의 메모리에 비해 감지증폭기 활성화용 MOS트랜지스터(2) 및 항시도통형 MOS트랜지스터(Na,Nb,…)가 생략되고, 그 대신에 각 감지증폭기(SAa,SAb,…)의 소오스공통접속점이 각각 대응하는 감지증폭기 활성화용 MOS트랜지스터(2a,2b,…)를 매개해서 상기 공통의 소오스배선(1)에 접속되어 있는 점이 다르다. 이 경우에도, 상기 실시예와 동일한 효과가 얻어진다.
또, 상기 감지증폭기(SAa,SAb,…)의 구체적인 회로구성은 상기 각 실시예에 한정되지 않고, 여러가지로 변형해서 실시할 수가 있다.
한편, 본 발명의 특허청구의 범위의 각 구성요소에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와같이 본 발명에 따른 반도체 메모리에 의하면, 감지증폭기의 동작에 대한 RC시정수를 시간적, 선택적으로 작게 할 수가 있으므로, 비트선전위에 대한 감지동작의 고속화 및 I/O버스로의 고속독출을 실현할 수 있게 된다.
Claims (2)
- 입출력선과, 이 입출력선
에 제 1 열스위치(CSa)를 매개로 접속되는 제 1 비트선
이 제 1 비트선에 입력단자가 접속되어 상기 제 1 비트선의 전위를 증폭하는 제 1감지증폭기(SAa), 상기 입출력선
에 제 2 열스위치(CSb)를 매개로 접속되는 제 2 비트선
상기 제 2 비트선에 입력단자가 접속되어 상기 제 2 비트선의 전위를 증폭하는 제 2 감지증폭기(SAb), 기준전위(Vss)를 공급하는 기준전원단자 및, 상기 제1 및 제 2 감지증폭기(SAa,SAb)의 소오스와 상기 기준전원단자를 접속시키는 소오스배선(1)을 갖춘 반도체 메모리에 있어서, 상기 제 1 감지증폭기(SAa)의 소오스와 상기 기준전원단자간에 제 1 열선택신호(CDa)에 의해 개폐가 제어되는 제 1 스위치소자(Sa)가 접속되고, 상기 제 2 감지증폭기(SAb)의 소오스와 상기 기준전원단자간에는 제 2 열선택신호(CDb)에 의해 개폐가 제어되는 제 2 스위치소자(Sb)가 접속되어, 이들 제1 및 제 2 스위치소자(Sa,Sb)를 선택적으로 도통시킴으로써, 상기 제1 또는 제 2 스위치소자(Sa,Sb)와 상기 소오스 배선(1)의 병렬회로를 매개로 상기 제1 또는 제 2 비트선이 방전되도록 한 것을 특징으로 하는 반도체 메모리.
- 제 1 항에 있어서, 상기 제 1 열스위치(CSa)의 개폐가 상기 제 1 열선택신호(CDa)에 의해 제어되고, 상기 제 2 열스위치(CSb)의 개폐가 상기 제 2 열선택신호(CDb)에 의해 제어되도록 된 것을 특징으로 하는 반도체 메모리.
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