KR920013440A - 열 디코드에 의한 비트 라인 등화 기능을 구비한 반도체 메모리 - Google Patents

열 디코드에 의한 비트 라인 등화 기능을 구비한 반도체 메모리 Download PDF

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KR920013440A
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챨스 멕크루우 데비드
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원본미기재
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Abstract

내용 없음

Description

열 디코드에 의한 비트 라인 등화 기능을 구비한 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예를 포함한 정적 메모리의 블럭 회로도

Claims (19)

  1. 여러개의 행렬로 배열된 복수의 메모리 셀과, 각각 상기한 열 중의 하나에 관련되어, 그 관련 열 내의 선택 메모리 셀로 부터 차동 신호를 전송하기 위한 복수의 비트 라인 쌍과, 행 어드레스에 응답하여, 관련 비트 라인쌍에 접속할 복수의 메모리 셀을 선택하기 위한 행 디코더와, 각각 한쌍의 비트 라인에 관련되어, 그 관련 비트라인들 사이에 접속되는 하나의 도전 통로를 구비함과 동시에 하나의 제어 단자를 구비한 복수의 등화 트랜지스터와, 열 어드레스에 응답하여, 상기한 메모리 셀들의 어레이 내에 있는 어느 하나의 열을 선택하기 위한 열 디코더와, 상기한 각각의 등화 트랜지스터는 그 관련 열이 선택되지 않을 때에는 도통되도록 하는 반면 그 관련 열이 선택될때에는 부도통되도록 하여, 선택 열에 있는 선택 메모리 셀이 DC부하로부터 장애를 받지 않고 그 관련 비트라인들 상에 차동 신호를 발생할 수 있도록, 상기한 열 어드레스에 따라 상기한 등화 트랜지스터들의 제어단자를 제어하는 수단으로 구성됨을 특징으로 하는 집적회로의 메모리.
  2. 제1항에 있어서, 상기 집적회로의 메모리는, 각각 상기한 비트 라인 중의 하나에 관련되어, 그 관련 비트라인 사이에 접속되는 하나의 도전 통로를 구비함과 동시에 하나의 제어 단자를 구비한 복수의 프리챠지 트랜지스터를 부가적으로 포함하며, 상기한 각각의 프리챠지 트랜지스터는 그 관련 열이 선택되지 않을 때에는 도통되도록 하는 반면 그 관련 열이 선택될때에는 부도통되도록, 상기한 제어 수단이 상기한 열이 어드레스에 따라 상기한 프리챠지 트랜지스터들의 제어 단자를 제어하도록 된 것을 특징으로 하는 집적회로의 메모리.
  3. 제1항에 있어서, 상기 집적회로의 메모리는, 제1및 제2데이터 라인과, 각각 하나의 도전 통로 및 하나의 제어 단자를 구비한 복수의 통과트랜지스터 쌍을 부가적으로 포함하며, 상기한 각각의 통과트랜지스터 쌍은 상기한 비트 라인 쌍들중의 하나에 관련되어, 상기한 통과 트렌지스터 쌍들 중에서 제1의 통과 트렌지스터 쌍은 그 관련 쌍내의 제1비트 라인과 상기한 제1데이터 라인 사이에 접속되는 도전 통로를 구비하는 한편, 제2의 통과트랜지스터 쌍은 그 관련 쌍내의 제2비트 라인과 상기한 제2데이터 라인 사이에 접속되는도전 통로를 구비하고, 상기한 열 디코더는 각기 상기한 열 들 중에서 하나를 선택하는 하나의 열 선택 신호를 제공하기 위한 복수의 출력을 구비하며, 상기한 각각의 통과 트랜지스터의 제어 단자는 그 관련 열에 대한 열 선택 신호를 제공하는 상기한 열 디코더의 출력에 접속됨을 특징으로 하는 집적회로의 메모리
  4. 제3항에 있어서, 상기한 제어 수단은 상기한 열 디코더를 이루어지며, 상기한 각각의 등화 트랜지스터의 제어 단자는 그 관련 열에 대한 열 선택 신호를 제공하는 열 디코더의 출력에 접속됨을 특징으로 하는 집적회로의 메모리.
  5. 제4항에 있어서, 상기한 등화 트랜지스터들과 상기한 통과 트랜지서트들은 상호 반대의 도전성을 가지며, 상기한 제어 수단은 상기한 열 디코더의 여러 출력중의 하나를 그 출력과 관련된 열의 비트 라인에 접속된 등화 트랜지스터들의 제어 단자에 각각 접속하기 위한 복수의 인버터를 부가적으로 포함함을 특징으로 하는 집적회로의 메모리.
  6. 제3항에 있어서, 상기 집적 회로의 메모리는, 기록 동작 기간 중에 입력 데이터 천이를 검출하여 이에 따라 데이터 천이 신호를 제공하기 위한 데이터 천이 검출 회로를 부가적으로 포함하며, 상기한 열 디코더는 선택 열과 관련된 등화 트랜지스터의 제어 단자에, 상기한 데이터 천이 신호에 응답하여, 상기한 등화 트랜지스터의 도통신호를 제공하도록 구성된 것을 특징으로 하는 집적 회로의 메모리.
  7. 제6항에 있어서, 상기 집적 회로의 메모리는, 상기한 제1및 제2데이터 라인에 접속되어, 기록 동작 과정에서 상기한 제1및 제2데이터 라인에 차동 입력 데이터 신호를 제공하는 기록 회로를 부가적으로 포함함을 특징으로 하는 집적회로의 메모리.
  8. 제6항에 있어서, 상기 집적회로의 메모리는, 상기한 제1및 제2데이터 라인에 접속되어, 판독 동작 과정에서 상기한 제1및 제2데이터 라인 상의 차동신호를 감지 및 증폭하는 감지 증폭기를 또한 포함함을 특징으로 하는 집적회로의 메모리.
  9. 제1항에 있어서,상기한 메모리 셀들은 복수의 서브-어레이로 배열되어 있는 것을 특징으로 하는 집적회로의 메모리.
  10. 제9항에 있어서, 상기한 열 디코더는 상기한 열 어드레스에 따라 복수의 열을 선택하는 것을 특징으로 하는 집적회로의 메모리.
  11. 제10항에 있어서, 상기한 메모리 어드레스에 따라 상기한 열 디코더에 의해 선택되는 상기한 복수의 열들이 서로 동일 서브-어레이내에 배치되어 있으며, 상기한 선택열이 배치되어 있는 서브-어레이내에 있지 않은 열과 관련된 상기한 각각의 등화 트랜지스터가 도통되도록, 상기한 제어 수단이 상기한 등화 트랜지스터의 제어 단자를 제어하는 것을 특징으로 하는 집적회로의 메모리.
  12. 여러개의 행렬로 배열된 복수의 메모리 셀들을 포함한 집적회로 내의 메모리로서, 상기한 각각의 열이 한쌍의 비트 라인과 관련되어 그 비트 라인상에 차동 신호를 제공하도록 된 상기의 메모리를 작동시키는 방법에 있어서, 열 어드레스 값에 따라, 상기한 메모리에 외부에서 데이터를 전송하기 위한 열을 선택하는 단계와, 상기의 선택 단계에서 선택되지 않은 열과 관련된 비트 라인들을 등화시키는 단계와, 선택 메모리 셀이 DC부하로부터 장애를 받지 않고 선택 열과 관련된 비트 라인 상에 차동 전압을 제공할 수 있도록, 행 어드레스 값에 따라 선택 열에 있는 하나의 메모리 셀을 선택하여 그 메모리 셀을 상기의 선택 열과 관련된 비트 라인에 접속시키는 단계로 구성됨을 특징으로 하는 메모리의 작동 방법.
  13. 제12항에 있어서, 상기 메모리 작동 방법은, 상기한 열 어드레스의 새로운 값을 수신하는 단계와, 상기한 새로운 열 어드레스의 수신에 응답하여, 상기한 선택 열과 관련된 각각의 비트 라인을 프리챠지 전압으로 접속하는 단계를 부가적으로 포함한 것을 특징으로 하는 메모리의 작동 방법.
  14. 제13항에 있어서, 상기 메모리 작동 방법은, 상기한 접속 단계 이후에, 상기한 새로운 열 어드레스에 의해 특정된 열과 관련된 비트 라인 쌍을 상기한 프리챠지 전압으로부터 차단시키는 단계를 부가적으로 포함한 것을 특징으로 하는 메모리의 작동 방법.
  15. 제12항에 있어서, 상기 메모리 작동 방법은, 상기한 선택 단계에서 선택되지 않은 열과 관련된 비트 라인을 프리챠지 전압에 접속하는 단계를 부가적으로 포함한 것을 특징으로 하는 메모리의 작동 방법.
  16. 제12항에 있어서, 상기한 메모리 샐들은 복수의 서브-어레이내에 배열되어 있으며, 상기한 선택 단계는 동일 서브-어레이내에 배치된 복수의 열을 선택하게 되며, 상기한 등화 단계는 그 안에 선택 열이 위치하고 있지 않은 서브-어브레이내에 위치한 각각의 열과, 그 안에 선택 열이 위치하고 있는 서브-어레이내의 각각의 비선택 열에 대하여 수행되도록 된 것을 특징으로 하는 메모리 작동 방법.
  17. 제12항에 있어서, 상기 메모리 작동 방법은,상기한 등화 단계 이후, 관련 비트 라인에 접속된 상기한 선택열 내의 메모리 셀에 데이터를 기록하는 단계를 부가적으로 포함한 것을 특징으로 하는 메모리의 작동 방법.
  18. 제17항에 있어서, 상기한 기록 단계는 기록 동작 구동 신호에 의해 동작 구동되며, 기록된 데이터는 상기한 집적회로의 데이터 단자에 제공되고, 상기 메모리 작동방법은, 상기한 데이터 단자에 제공되는 데이터의 천이와 상기한 기록 동작 구동 신호에 응답하여, 선택 열과 관련된 비트 라인을 등화시키는 단계를 부가적으로 포함한 것을 특징으로 하는 메모리의 작동 방법.
  19. 제12항에 있어서, 상기 메모리 작동 방법은, 상기한 등화 단계 이후, 관련 비트 라인에 접속된 상기한 선택열 내의 메모리 셀에 기억된 데이터를 판독하는 단계를 부가적으로 포함한 것을 특징으로 하는 메모리의 작동 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910022168A 1990-12-13 1991-12-03 열 디코드에 의한 비트 라인 등화 기능을 구비한 반도체 메모리 KR920013440A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100304985B1 (ko) * 1998-11-12 2001-09-24 김영환 고속에스램셀의데이터입/출력회로

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06168594A (ja) * 1992-11-30 1994-06-14 Fujitsu Ltd 半導体記憶装置
US5485430A (en) * 1992-12-22 1996-01-16 Sgs-Thomson Microelectronics, Inc. Multiple clocked dynamic sense amplifier
JPH0729373A (ja) * 1993-07-08 1995-01-31 Mitsubishi Electric Corp 半導体記憶装置
US5623450A (en) * 1995-09-08 1997-04-22 International Business Machines Corporation Conditional recharge for dynamic logic
US5790462A (en) * 1995-12-29 1998-08-04 Sgs-Thomson Microelectronics, Inc. Redundancy control
KR100200312B1 (ko) * 1996-11-13 1999-06-15 김영환 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 방법
TWI230392B (en) * 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
US6751141B1 (en) * 2002-11-26 2004-06-15 Intel Corporation Differential charge transfer sense amplifier
US20060245240A1 (en) * 2005-04-28 2006-11-02 Ibm Corporation Method and apparatus for reducing time delay through static bitlines of a static memory
US9842631B2 (en) * 2012-12-14 2017-12-12 Nvidia Corporation Mitigating external influences on long signal lines
US9286970B2 (en) * 2014-07-08 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit for pre-charging and write driving

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58166590A (ja) * 1982-03-26 1983-10-01 Hitachi Ltd Ｍｏｓスタテイツク型ｒａｍ
JPS59121688A (ja) * 1982-12-28 1984-07-13 Toshiba Corp スタテイツクランダムアクセスメモリ−
JPS59178685A (ja) * 1983-03-30 1984-10-09 Toshiba Corp 半導体記憶回路
JPS59221891A (ja) * 1983-05-31 1984-12-13 Toshiba Corp スタテイツク型半導体記憶装置
JP2518810B2 (ja) * 1983-11-29 1996-07-31 富士通株式会社 半導体集積回路装置
JPS6151692A (ja) * 1984-08-22 1986-03-14 Hitachi Ltd 記憶装置
US4658381A (en) * 1985-08-05 1987-04-14 Motorola, Inc. Bit line precharge on a column address change
JPS63144488A (ja) * 1986-12-06 1988-06-16 Fujitsu Ltd 半導体記憶装置
KR880008330A (ko) * 1986-12-30 1988-08-30 강진구 스테이틱 램의 프리차아지 시스템
US4825413A (en) * 1987-02-24 1989-04-25 Texas Instruments Incorporated Bipolar-CMOS static ram memory device
US4862421A (en) * 1988-02-16 1989-08-29 Texas Instruments Incorporated Sensing and decoding scheme for a BiCMOS read/write memory
US4866674A (en) * 1988-02-16 1989-09-12 Texas Instruments Incorporated Bitline pull-up circuit for a BiCMOS read/write memory
JPH07118196B2 (ja) * 1988-12-28 1995-12-18 株式会社東芝 スタティック型半導体メモリ
US4939693A (en) * 1989-02-14 1990-07-03 Texas Instruments Incorporated BiCMOS static memory with improved performance stability

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100304985B1 (ko) * 1998-11-12 2001-09-24 김영환 고속에스램셀의데이터입/출력회로

Also Published As

Publication number Publication date
JPH04298891A (ja) 1992-10-22
DE69132436D1 (de) 2000-11-09
EP0490650B1 (en) 2000-10-04
EP0490650A3 (en) 1993-01-27
US5297090A (en) 1994-03-22
EP0490650A2 (en) 1992-06-17

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