JPS59221891A - スタテイツク型半導体記憶装置 - Google Patents

スタテイツク型半導体記憶装置

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JPS59221891A
JPS59221891A JP58096113A JP9611383A JPS59221891A JP S59221891 A JPS59221891 A JP S59221891A JP 58096113 A JP58096113 A JP 58096113A JP 9611383 A JP9611383 A JP 9611383A JP S59221891 A JPS59221891 A JP S59221891A
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pulse
signal
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data
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Takayasu Sakurai
貴康 桜井
Tetsuya Iizuka
飯塚　哲哉
Mitsuo Isobe
磯部　満郎
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    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は外部非同期型のスタティック型半導体記憶装
置に関し、特に長いサイクルタイムで動作させる場合に
動作速度を洛とすことなしに低消ｉ？　車力化が図れる
ようにした改良に関する。
〔発明の技術的背景とその問題点〕
スタティック型メモリには、外部から同期信号を入力し
この同期信号に基づいて内部動作が副側１される同期型
のものと、同期信号を用いない非同期型のものとの２柚
類がおる。このうちの同期型のものは消費′車力が少な
いというｔ侍長を持つ反面、アドレス変化に同期させた
同期信号たとえばテ、ｆセレクト信号もしくはチップイ
ネーブル１ｇ号を入力しなければならず使いにくいとい
う問題がある。もう１つの非同期型のものけ上記のよう
な同期信号は不要であシ入力信号が単純で使い易いが、
動作状態において１対の電源間に頁通篭流が流れる回路
が存在するために消費電力が大きなものとなる欠点を持
つ。
このような非同期型スタティックメモリとしてはたとえ
ばＪ　ＤＩＧＥＳＴ　ＯＦ　ＴＥＣＨＮＩＣＡＬ　ＰＡ
ＰＥＲ８１９８２ＩＥＥＥ　Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ　Ｓｏ目ｄ−３ｔａｔｅ（ｊｒｃｕｌｔｓ　Ｃｏｎｆ
ｅｒｅｎｃｅ　（ＩＳＳＣＣ）第２５６頁および第２５
７頁”Ａ　ＨＩ−ＣＭＯＩＩ　　８　ｋ　Ｘ　８　ｂ　
ｓｔａｔｉｃＲＡＭ”　Ｏｓａｍｕ　ＪｖＨｎａｔｏ他
」等が知られている。
このようなメモリは消費電力が大きいばかシではなく、
１対の電源間に直流貫通電流が常時生じているので、サ
イクルタイムにほとんど依存しないような大きな電力を
消費する。
ところで、上記のような非同期型スタティックメモリに
対し、たとえば「ＤＩＧＦ、ＳＴ　ＯＦ　ＴＥＣＨＮＩ
−ＣＡＬ　ＰＡＰＥＲ８１９８２ＩＥＥＥ　ｌ５ＳＣＣ
第２５８頁および第２５９頁”　Ａ　６４ｋｂ　ＣＭＯ
８ＲＡＭ　”　５ａｔｏｓｈｊＫｏｎｉｓｈｊ他」等の
ように非同期型メモリの使い易さと同期型メモリの低消
費電力性との両方の特長を兼ね備えたいわゆる外部非同
期内部同期型のメモリが開発されている。このメモリは
、アドレス人力の変化を検知し、これによってビット線
をサイクルタイムよシも十分に短かい期間にノリチャー
ジし、これと同時に１対のビット線をイコライズし、次
にワード線を開いてプリチャージされたビット線にメモ
リセルの情報を取９出し、引き続いてラッチ型のセンス
アンプを用いてビット線相互間の電位差を増幅すること
によってデータ読出しを行なうようにしている。このラ
ッチ型センスアンプはデータを１度ラッチした後は゛車
力をほとんど消費しないので低消費電力性は達成される
。しかしならが、ピッ）　ＡＳｊｌのプリチャージとラ
ッチ型セフ／（アンプとの組合せはピッ）［７における
電位振幅を電蝕ｉｌｌ圧いっばいまで振る必要が有るた
め、次のプリチャージ時にビット線電位の回復が遅く商
運化には通していない。
〔発明の目的〕
この発明は上記のような事情を考慮し、てなされノこも
のであり、その目的とするところは、尚速性と低消費電
力性を兼備したスタティック型半導体記憶装置を提供す
ることにおる。
〔発明の概要〕
この発明によるスタティック型半ηｊｉ４１ｃ記憶装置
では、少なくともアドレス入力信号の論理レベル変化を
検知し、これを受けて少なくとも最小サイクルタイム以
上のパルス幅を持つノ９ルス信号を発生し、このノ９ル
ス侶号に基づいて１対の電源間で直流貫通電流が発生す
る回路を制に＋１するようにしたものである。
実施例 以下図面を参照してこの発明の一実施例を説明する。第
１図はこの発明に係るスタティック型半導体記憶装置の
原理を説明するだめのブロック構成図である。図におい
てＡ、に〜Ａｔはアドレス入力信号であシ、これらの信
号は並列的にアドレストランジションディテクタｌθに
供給される。このアドレストランジションディテクタ１
θは上記アドレス入力信号Ａｋ〜Ａｔの論理レベル変化
を検知してパルス信号φＡＴを発生するものでるシ、こ
のパルス１ｇ号φＡＴは・９ルス発生１す写？５１１に
供給される。パルス発生回路１１は」二層パルス信号φ
ＡＴに同期して少なくともその装Ｖ、’の最小サイクル
タイム以上の一定パルス幅を持つパルス１ｄ号φ４を発
生する。そしてと（７）ノｅルス１．ゴ号φ人はセンス
アンプ１２、メモリ回路１３等、動作時に１対の電源間
で直流貫通電流が発生する回路にその直流貫通電流期間
を制御する信号として供給される。そして上記パルス信
号φＡ　（７）　／４　／ｌ／　ｙ、　幅ハ、上記セン
スアンプ１２、メモリ回路１３等の回ｉ１′６がそれぞ
れ所定の動作を完了する腟での期間よシも長く設定され
ている。
コノような構成において、センスアンプ１２メモリ回路
１３−ｏの回路では、パルス信号φＡの一定期間にのみ
センスアンプ１２、メモリ回路１３く９・のそれぞれの
回路における直流貫通電流期間を制御するようにしてい
るので、従来の完全非同期型のもののようにサイクルタ
イムに依存せずに大きな亀カをｌＡ費すると七なしに、
サイクルタイムが長くなる程平均の消費電力を少なくす
ることができる。しかも動作期間には十分な直流貫通電
流を流すようにしているので、それぞれの回路における
動作速匿も十分に速いものとすることができる。
第２図は従来とこの発明のものにおけるサイクルタイム
Ｔｃｓと消費電力Ｐ（平均値）との関係を示す特性図で
ある。図において実線はこの発明のものでらシ、破線は
従来のものでおる。
図示するように従来てはサイクルタイムにかかわらず一
定の゛電力を消費するが、この発明のものではサイクル
タイムに反比？ｌＪ　して消費′電力は少なくなる。な
お、上記ｉＺルス信号φ＾のノぐルス［ハセンスアンプ
１２．メモリ回路１３等の回路がそれぞれ所定の動作を
完了するまでの期間よりも長く設定されているので、各
回路が誤動作を起こす恐れはない。
次にこの発明をカラムセンスアンプに実施した場合を第
３図を用いて説明する。第３図においてＢＬ、ＢＬｕｌ
対のビット線であシ、両ビット勝ＢＬ　、　ＢＬと高電
位電源電圧ＶＤＤ印加点との間には負荷としてのＮチャ
ネルＭＯＳトランジスタ２１．２２が挿入されている。
上記両ＭＯ８）ランジスタ２１．２２のダートはＶＤＤ
印加点に接続されていて、それぞれ常時オンしている。
上記１対のビット線−ＢＬ　、　ＢＬ相互間には少なく
とも１つのメモリセルＭＣが設けられる。このメモリセ
ルＭｃは例示するように、たとえば各ＰチャネルＭＯ８
トランジスタ３１．３２および各ＮチャネルＭＯ８）ラ
ンジスタ３３．３４からなるＣ　ＭＯＳインパーク３５
．３６を逆並列接続してフリッゾフロッｆ３７を構成し
、このフリップフロップ３７と上記１対のビット線ＢＬ
。
ＢＬとの同にトランスファゲート用のＮチャネルＭＯ３
）ランジスタ３８．３９を挿入するようにしだものであ
シ、この両トランスファゲート用ＭＯ８）ランジスタ３
８．３９のダートはワード＃Ｊ　Ｗ　Ｌに１１ｋ列接続
される。なお、上記２つのＣＭＯＳインバータ３５．３
６は上記ＶＤＤ印加点と低電位′屯源電圧ＶＳＳ印加点
との間に挿入されている。
さらに第３図において破線で囲とんだ部分はカラムセン
スアンプＣ８Ａである。この方ラムセンスアンプＣ８Ａ
は上記１対のビット線ＢＩ、　、　ＢＬに生じる各電位
を増幅して１対のデータ線従。
ＤＬに出力するものであり、次のように構成されている
。上記１対のデータＭ　ＤＬ　、　ＤＬとＶＤＤ印加点
との間には負荷としてのＰチャネルＭＯ３）ランジスタ
４１．４２が挿入されている。そして上記両ＭＯ８）ラ
ンジスタ４１．４２のダートはＶＳＳ印加点に接続され
ていて、それぞれ常時オンしている。上記一方のデータ
ＩＤＬとＶＳＳ印加点との間には３個のＮチャネルＭＯ
３）ランジスタ４３，４４．４５が直列挿入されておシ
、このうちのＭＯ３）ランジスタ４３のダートはセンス
アンプ制御線ＣＣに、ＭＯＳトランジスタ４４のダート
は上記一方のビット＠　ＢＬに、ＭＯＳトランジスタ４
５のダートはＶＤＤ印加点にそれぞれ接続されている。
したがって、上記ＭＯ８）ランジスク４５は常時オンし
ている。さらに上記２つのＭＯＳ　）ランジスタ４４，
４５の直列接続点と他方のデータＢｏｂとの間には２つ
のＮチャネルＭＯＳ　）ランジスタ４５．４７が直列挿
入されており、一方のＭＯＳ　）ランジスタ４６のダー
トは上記センスアンプ制御線ＣＣに、他方のＭＯＳトラ
ンジスタ４７のダートは上記他方のビ、／）線ＢＬにそ
れぞれ接続されている。また上茜己センスアンｆ制岬繊
ｃｃには特定のアドレス入力信号の組合せと前記Ａ？パ
ルス信号Ａとが入力されるカラムアドレスデコーダとし
てのＡＮＤダート４８の出力信号が供給される。そして
１対のデータＢＨＤＬ　、　ＤＬにおけるデータは、前
記・々ルス１ｇ号φいに同期して動作するメインセンス
アンプＭＳＡに供給される。
このような構成においてメモリセルＭｅからデータを読
出す場合の動作について説明する。
まずアドレスが変化して読出しが開始されるとこのアド
レス変化に応答してパルス信号φＡがアクティブにされ
、これによってカラムセンスアンプＣ８Ａ同の１対のＭ
ＯＳ　）ランジスタ４３゜４６・がオンする。一方、上
記アドレス変化後にワード線ＷＬが選択的に駆動され、
この選択されたワード＃ＷＬに接続されているメモリセ
ルＭＣ内のＭＯＳ　）ランジスタ３ｇ、３９かオンし、
これによってフリッゾ７０ツブ３７から１対のビット線
ＢＬ　、　ＢＬにデータが読出される。このときの読出
しデータに基づいて１対のビット線ＢＬ　、　ＢＬのい
ずれか一方がＶＤＤとＶＳＳとの中間電位となシ他方は
■卸となる。しだがって、カラムセンスアンプＣ８Ａ同
のＭＯＳ　）う／ラスタ４４．４７はそれぞれのダート
電位に応じてメーンする。このときＭＯＳ　）ランジス
ク４３　、４６はともにオンしているので、ＶＤＤとＶ
ＳＳとの間ではＭＯＳ　）　７　ｙジス１４１，４３，
４４．４５からなる経路とＭＯＳトランジスタ４２．４
６゜４７．４５からなる経路でそれぞれ値が異なる直流
貫通電流が流れ、これによって１対のデータ線ＤＬ　、
　ＤＬ　Ｋはビット線ＢＩ、　、　ＢＬの′電位に応じ
て反転増幅された電位が出力される。また、上記パルス
信号φ人がアクティブとなっている期ｆｆＪ　’ＶＣメ
インセンスアンプＭＳＡも動作するので、データ線ＤＬ
　、　ＤＬ　ｖＣおける′−位はさらにこのメインセン
スアンプＭＳＡで増幅され、ここからデータとして出力
される。そしてメモリセルＭＣからデータが十分に読み
出されかつカラムセンスアンプＣ８Ａ″？ｌ’電位が十
分に増幅されると、パルスｑ＝号φ４が非アクティブと
なり、カラムセンスアンプＣ８Ａは動作を停止する。し
たがってこの後、カラムセンスアンプＣ８Ａ内における
直滝貝＋ＩＪｉ電流の流れＬｒｉ停止する。
このようにこの実施ＶＩｌｌでは、カラムセンスアンｆ
　Ｃ８Ａの動作期間にのみ直流貫通゛電流を流して咽幅
を行なうようにしたので、φ人の期間は一定であるため
サイクルタイムを長くすればする程、平均の消費′磁力
を少なくすることができる。しかも動作期間は十分な直
流貫通電流を流すようにしているので、このカラムセン
スアンプＣ８Ａにおける動作速１尻も従来の非同期型の
ものと同様に速くすることができる。
７ｒお、この央ｖ１０ガ回路において、ｒｖ１０Ｓトラ
／ジスタ４５を省略し、ＭＯＳ　）う／ラスタ４４゜４
７それぞれの一端をＶＳＳ印加点に直接に接続するよう
にしてもよい。また、・ソルス信号φへをＡＮＤゲート
４８に供給する代りに上記ＭＯ８Ｆランジスクイ５のゲ
ートに供給し、このＭＯＳ　）ランジスタ４５をφＡの
期間たけオン−ａ＜るようにしてもよい。
第４図はこの発明の１巳の実施ｌ＋すを示す回路図であ
る。この実施列回路は上記第３図のメインセンスアンプ
ＭＳＡにこの発明２芙施したものである。すなわち、Ｖ
ｐＤ印加点とＶＳＧ印加点との間にはＰチャネルＭＯ８
）ランジメタ５ノと３つのＮチャネルＭＯＳ　）ランジ
スタ５　。
５４が直列挿入され、さらに上記３つのＭＯＳ　）うｙ
ラスタ５１，５２，５３からなる直列回り６に対して直
列接続されたＰチャネルＭＯ３＋’ランジスタ５５およ
び２つのＮチャネジ１ＭＯ８＋−ランジスタ５６．５７
からなる直列回路が並列接続されている。上記２つのＰ
チャネルＭＯ８）ランジスタ５１．５５のダートは瓦い
に接続され、さらにこのダート共通接続点はＭＣ８）ラ
ンジスタ５１．５２の直列接続点５８に接続されている
。上６己２つのＮチャネル〜１ｏｓトランジスタ５２．
５（ｉのダートは互いに接続され、このダート共通接続
点には前−ピパルス１に号φ人が供給される。上記Ｎチ
ャネルＭＯ８）ランジスク５３のダートには前記第３図
中の一方のデータ線ＤＬの信号電位が供給され、Ｎチャ
ネルＭＣ８）ランジスタ５７のケ゛−トには同じく他方
のデータ線瓦の信号電位が供給され、ＮチャネルＭＣ８
）ランジスク５４のダートはＶＤＤ印加点に接続されて
いる。さらにＶＤＤ印加点とＭＣ８）ランジスタ５１．
５２の直列接続点５８との間にはＰチャネルＭＯＳ　）
ランジスタ５９が挿入され、とのＭ、Ｏ８）シンジスタ
５９のダートには前記パル２１３号φＡが供給される。
さらに上記２つのＭＯＢ　）ランジスタ５５．５６の直
列接続点６ｏには２つのインパーク７１．７２を逆並列
接続してなるラッチ回路７ｏの入方端が接続されている
。
このメインセンスアンｆ　ＭＳＡ　ｉ’ｊ、ＭＣ８）ラ
ンジスタ５　、？　、　５７を差動入力型の小動ＭＯ３
としかつＭＣ３）ランジスタ５１．５５をカレントミラ
ー型負荷としだ差動増幅器６１の出力端にラッチ回路７
０を設けるようにしたものである。
そして上記差動増幅器６１の動作を、ノぞルス信号φ４
をダート入力とする２つのＭＣ８）ランジスタ５２．５
６によって制御するようにしたものである。すなわち、
パルス信号φＡがアクティブとなっている期間にＭＣ３
）ランジスタ５２．５６がともにオンし、差動増幅器６
１が動作して１対のデータ線ＤＬ　、　ＤＬにおける電
位が増幅される。これによシ差動増幅器６１の出力端で
ある直列接続点６０には上記１対のデータｒｆｐＪ　Ｄ
Ｌ　＋ＤＬ相互間の電位差に応じたデータが出力され、
この後このデータはラッチ回路７０でラッチされる。
この実施例回路でも動作期間にのみＶＤＤとＶＳ８との
間に直流貫通電流を流して増幅動作を行なうようにした
ので、第３図の場合と同様にサイクルタイムを長くすれ
ばする程、平均の消費電力を少なくすることができる。
しかも動作期間は十分な直流貫通電流を流すようにして
いるので、このメインセンスアンプＭＳＡにおける動作
速匿を従来の非同期型のものと同様に速くすることかで
きる。
なお、この実施り１１回路において、ＶＤＤ印方印点６
点列接続点５８との間に挿入されたＰチャネルＭＯＳ　
トランジスタ５９は、差動増幅器°６１の非動作Ｊす」
間すなわちパルス１阿号φ人が非アクティブのときにオ
ンして上記直列接続点５８の電位を強制的にＶＤＤレベ
ルに設定するだめのものである。このとき、差ｍ瑠１−
器６ノの出力端に接続されているＰチャネルＭＯＳ　）
ランジスタ５５はオフとなり、しかもφＡが非アクティ
ブで′あることによシ上ｈピ出力端にＥ汐ｈ？Ｘされて
いるＮチャネルＭＣ８）ランジスタ５６もオフとなり、
これによって指動１ｊ１幅器６１の出力端は高インピー
ダンス状態に保たれる。この結果、ラッチ回路７０の誤
動作が防止される。
またこの央凧ν１」回路ではテップイネーブル状態のと
きにのみパルス信号φＡが与えられる。
このようにしないとテップイネーブル状態でないときに
アドレス入力の変化によってノ９ルス信号φ人を形成す
る回路が動作し、消費電力か項加してしまう。
第５図はこの発明のさらに他の実施例を示す回路図であ
る。との実施例回路はこの発明をメモリ回路に実施した
ものである。すなわち、前記第３図と同様に構成された
メモリセルＭＣ１１対のビット線ＢＬ、　、　ＢＬ　、
ビット線ＢＬ　、　ＢＬの負荷となるＮチャネルＭＣ８
）ランジスク２ノ。
２２、ワード線ＷＬからなる回路において、ワード線Ｗ
ＬをＡＮＤダート８１の出力でｗ、動するようにしたも
のである。このＡＮＤゲート８１はロウアドレスデコー
ダとなるものであり、物足のアドレス信号の組合せとＯ
Ｒケ”−）　／３２゛からの出力信号が並列的に供給さ
れる。さらに上記ＯＲダート８２には前記パルス信号φ
□が直接に、リードライト制御信号Ｒ／Ｗがインバータ
８３を介してそれぞれ供給される。また上記１対のビッ
ト線ＢＬ　、　ＢＬにはカラムデコーダ８４およびデー
タ書込み、抗出し回路８５が結合されている。
この回路ではデータの書込み時および読出し時にロウデ
コーダとしてのＡＮＤダート８ノとカラムデコーダ８４
とで１つのメモリセルＭＣを選択し、この選択されたメ
モリモルＭＣに対してデータ、書込み、銃出し回路８５
によってデータの、ｊ＋込み、読出しを行なう。そして
データ読出しの場合、ＡＮＤダート８１の出方信号はパ
ルスＩｉｆ号φＡの期間だけアクティブとなり、これに
よってワード酸ＷＬが駆動されメモリモルＭＣ内の〜１
０Ｓトランジスタ３８．３９が所定期間オンする。この
とき、フリップフロップ３７に予め記憶されていたデー
タが１対のビット線孔。
ＢＬ　Ｋ　ｔｆ７１’、出される。このとき低レベルの
データがｉ＋’ｌｅ出される一方のビット線では、負荷
用のＩＶＩＯＳトランジスタ２１または２２、ピット練
乳またはＢＬ、メモリセルＭＣという経路で直流貫通電
流が発生する。たとえばピッ）　ｉ　ＢＬに低レベルの
データが読出されるとすれば、ＶＤＤ　−ＭＯＳ　）ラ
ンジスタ２２〜ビット７ＢＬ−ＭＯＳトランジスタ３９
〜ＭＯ８）ランジスタ３４〜Ｖ８ｇの経路で直流貫通電
流が発生する。
ところでデータ読出し時に必要な上記直流貫通電流の発
生期間は常に一定である。したがって、サイクルタイム
を長くすればする程、平均の消費電力を少なくすること
ができる。しかもデータ読出し期間は十分な釘流貫通電
６１ｊを流すようにしているので、１対のピッ）線ＢＬ
、ＢＬにおける電位はＶＳＳまで低下せずＶＤＤとＶＳ
Ｓとの中間電位となる。このだめ、ピッ）　７１５１　
ＢＬ　ｒＢＬの電位の回復が速くなｐ１高速動作が可能
である。
一方、データ書込みの場合は、アドレス信号が変化して
から一定期間の後にワード線ＷＬが閉じてしまうと、そ
の後に書込み用データが俊わってもメモリセルＭＣには
このデータが書込まれないという誤動作が起こる。その
ため、データ書込み時には信号Ｒ／ＷによってＯＲグー
１８２の出力信号をφＡとは無関係に高レベルに設定し
、書込みの期間中ワード線Ｗ’Ｌを駆動するようにして
いる。
ところで、この実施例回路の場合、データ読出し時には
消費電力を少なくすることができるが、データ１−込み
時にはこれができない。
第６図は上記第５図回路の変形例の回路図であり、デー
タ書込み時にも消費電力を少なくするようにしたもので
ある。この変形例回路では、アドレス入力信号Ａｋ　−
Ａｔの論理レベル変化を検知してパルス信号φＡＴを発
生するアドレストランジションディテクタ１０と入力デ
ータ１１〜Ｉｎの論理レベル変化を検知してパルス信号
φＤＴを発生するデータトランジションディテクタ１４
とを設け、両出力パルス信号φＡＴ　＋φｎｔｅＯＲゲ
ート１５を介してパルス発生回路１１に供給することに
よって、アドレス入力信号もしくは人力データが変化し
たときにパルス発生回路１１で−＞１パルス１陥のパル
ス信号φ人を発生させ、この・ぐルス信号φ人を特定の
アドレス入力信号の組合せとともに前記ワード線ＷＬを
駆動するＡＮＤグー　ト８１に供給するようにしたもの
である。このようにすれば入力データが変化する毎にパ
ルス信号φＡがＡＮＤゲート８１に入力するので、デー
タ書込みが光子するのに十分な期間だけ前記直流貫通電
流が発生し、信号Ｒ７ｗに基づいてデータ書込み期ｕ」
］中【７−ド（Ｉｗｒ、を駆動する場合に比較して大幅
な消費車力の削減が実現できる。
第７図は前記アドレストランジションディテクタ１０も
しくはデータトランジションディテクタ１４の１ビット
分の構成を示す回路図である。この回路は、ＶＤＤ印加
点とインバータ９１０入力端との間に、ダートがＶＲ３
印加点に接続されて常時オンしている負荷用のＰチャネ
ルＭＯ８）ランジスタ９２を挿入し、また上記インバー
タ９１の入力端とＶＳＳ印加点との間にそれぞれ２個ず
つのＮチャネルＭＯ３）ランジスタ９３と９．４．９５
と９６を直列接続したものを並列挿入し、一方、アドレ
ス入力信号（もしくは人力データ）を順次反転するよう
に４個のインバータ９７〜１００を縦列接続し、上記Ｍ
、ＯＳトランジスタ９３のダートにはアドレス大刀信号
（もしくは入力データ）を供給し１．ＭＯＳトｙンジス
タ９４のダートにはインバータ９９の出カイ６−号を供
給し、ＭＯＳ　＋−ランジスタ９５のダートにはインバ
ータ９７の出力信号を供給し、ＭＯＳ　ｌランラスタ９
６のダートにはインバータ１００の出力信号を供給する
ようにしたものである。
この回路において入力が低レベルのときにはｒ／１６ｓ
　）ランジスタ９３．９６がオフしているのテインパー
ク９１の入力端はＭＯＳ　ｔ−ランジスク９２によって
高レベルに設定され、これによってインパーク９１の出
力信号は低レベルに設定される。次に入力が高レベルに
立上る。このときい甘まで高レベルになっているインバ
ータ９９の出力信号は所定ル」曲遅れて低レベルに下が
るので、この遅れ期…ｊだけＭｏｓトランジスタｒ＋　
３　、９４がともにオンし、この期間だけインバータ９
１の出力信号は冒レベルに設定される。
なお、２つのＭＯＳ　）ランジスタ９５．９６は入力が
高レベルの状態から低レベルに立下るときを検出してパ
ルス信号を発生するためのものである。
第８図ないし第１０図はそれぞれ、前記アドレストラン
ジションディテクターＯで発生するノぞルス信号φＡ、
Ｔもしく（ハデータトシンジションディテクター４で発
生するパルス信号φＤＴに同期して一定パルス幅を持つ
パルス信号φＡを発生する）々ルス発生回路１ノの一列
を示す回路図である。
第８図のものは、ＮＯＲダート１１１とこの出力信号を
反転するインバーター１２からなる遅延回路１１０を複
数個縦列接続し、初段の遅延回路１１θ内のＮＯＲゲー
ト１１１には２イ１んのインバーター１３，１１４を１
稚列に介してパルス信号φＡＴ　（もしくはφＤＴ　）
を供給し、各段の遅□ 延回路１１０内のＮＯＲダート１ｌｌＶｃはパルス信号
φＡＴ　（もしくはφＤＴ　）を並列的に供給し、さら
に終段の遅延回路１１θの出力信号とパルス信号φＡＴ
　（もしくはφＤＴ　）をＮＯＲｒ　−１−１１５に供
給し、このＮ０ｆｔダート１１５の出力信号をインバー
タ１１６で反転することによって前記一定／−？ルス幅
のパルス伝号φ人を得るようにしたものである。
第９図のものは第８図中の遅延回路１１０内のＮＯＲダ
ート１１１の代シにＮＡＮＤダート１１７を設け、各段
の遅延回路１１０内のＮＡＮＤダート１１７にはインバ
ータ１１３の出力信号を並列的に供給し、さらに終段の
遅延回路１１０の出力４ｇ号と上ａＩンバータ１１３の
出方信号とをＮＡＮＤケゞ−ト１１Ｂに供給し、とのＮ
ＡＮＤダート１１８の出力信号としてパルス信号φ人を
得るようにしメこものである。
ｉｔｏし１のものは、ＮＯＲ＋”　−ト１２１ととノｎ
」力信号を一方入カとするＮＡＮＤダート１２２からな
る遅延回ｈ！６Ｚ　、？　ｏを複数個縦列接続し、イ刀
段の遅延回路１２０内のＮＯＲゲート１２ノには２１１
−のインバータ１２３．１２４を直列に介シテパルス１
ｉ１１φＡＴ（もしくはφＤＴ　）を供給し、各段の遅
延回路１２０内のＮＯＲダート１２１にはパルス信号φ
ＡＴ　（もしくはφＤＴ　）を並列的に供給し、各段の
遅延回路１２０内のＮＡＮＤゲート１２２には上記イン
バータ１２３の出力信号を並列的に供給し、さらに終段
の遅延回路１２０の出力信号とパルス信号φＡＴ　（も
しくはφＤＴ　）をＮＯＲゲート１２５に供給し、との
ＮＯＲダート１２５の出力信号をインバータ１２６で反
転することによってパルス信号φＡを得るようにしたも
のである。
これらの回路ではいずれの場合にも、入カパルス信号φ
人丁（φＤＴ）の立上シに同期して出力Ａ’ルス信信号
五人高レベルに立上げ、その後、入力−９ルス信号φＡ
Ｔ（φＤＴ）が低レベルに下がった後に各遅延回路１１
０または１２０の信号遅延時間分だけ遅れて出力パルス
信号φＡを低レベルに下げるようにしている。そしてパ
ルス信号φ。
のパルス幅は遅延回路１１０または１２０の段数に応じ
て設定される。また、これらの回路において、φ人が１
次レベルに丁からないうちに再び人力が高レベルになる
場合には、この時点から一足期間は旨レベルとなるだめ
、第１図中のセンスアンプ１２．メモ９回路１３等の回
層の正常動作が保証される。
なお、この発明は上記した実施しＵに限定されるもので
はなく釉々の変形が可能であることはいうまでもない。
たとえば上記実施例ではアドレス入力信号のみあるいは
アドレス入力信号と入力データの変化をとらえて、直流
貫通電流が発生ずる回路のその電流発生期間を一定に制
御する場合について説明したか、さらにアドレス人力１
−号、入力データに加えてチップイネーブル信号ＣＥや
リードライト制御信号Ｒ／Ｗ等の副側１信号を含めだす
。べての入力信号のうちの少なくとも１つの入力信号の
レベル変化をとらえて上記′電流発生期間を′ｆｌｉ制
御するようにしてもよい。たとえばチップイネーブル信
号ＣＥを低レベルに設定することによってデータ読出し
を開始させるような場合（テップイネーブルアクセスモ
ード）も低消費′電力比が可能でらる。
また所定の動作を行なう除にｖａｎとＶＳＳとの間で直
流貫通電流が発生する回路はセンスアンプやメモリ回路
でるる場合について説明した力玉、これはノーマリ−オ
ン型の負荷を持つデコーダ（たとえばＡＮＤダート４８
や８１）にもこの発明を実施することができる。
〔発明の効果〕
以上説明したようにこの発明によれば、高速性と低消費
電力性を兼備したスタティック型半導体記憶装置を提供
することができる。
【図面の簡単な説明】
第１図はこの発明の詳細な説明するだめのブロック構成
図、第２図はこの発明を説明するだめの特性図、第３図
はとの発明の一実施例の構成を示す回路図、第４図はこ
の発明の池゛の実施例の構成を示す回路図、第５図はこ
の発明のさらに他の実施列を示す回路図、第６図は第５
図回路の変形例の回路図、第７図はアドレストランジシ
ョンディテクタもしくはデータトランジションディテク
タの１ビット分の構成を示す回路図、第８図ないし第１
０図はそれぞれノぐルス発生回路の一例を示す回路図で
ある。 １０・・・アドレストランジションディテクタ、・１１
・・・ノぐルス発生回路、１２・・・センスアンプ、１
３・・・メモリ回路、１４・・・データトランジション
ディテクタ、ＭＣ・・・メモリセル、ＢＬ、ＢＬ・−・
ビット線、ＷＬ・・・ワード線、Ｃ８Ａ・・・カラムセ
ンスアンプ、ＤＬ　、　ＤＬ　・・・データ勝、ＭＣＡ
・・・メインセンスアンプ、４８．８１・・・ＡＮＤダ
ート、６１・・・差動増幅器、７０・・・ラッチ回路。

Claims (6)

    【特許請求の範囲】
  1. （１）複数の入力信号の小なくともいずれか１つのレベ
    ル変化を検知する入力検知手段と、この手段におけるレ
    ベル変化検知時に少なくとも最小サイクルタイム以上の
    ノ４ルス幅ヲ持つ／４ルス１６号を発生する手段と、所
    定の動作を行なう除に１対の電源間で直流貫通電流が発
    生し、この電流発生期間が上記パルス信号で制御される
    回路手段とを具備し、上記パルス信号のパルス幅を上記
    回路手段が所定の動作を完了するまでの期間よりも長く
    設定するようにしたことを特徴とするスタティック型半
    導体記憶装置。
  2. （２）前記人力検知手段は複数のアドレス入力信号のい
    ずれか１つのレベル変化を検知するようにした時計請求
    の範囲第１項に記載の非同期型半導体層１．は装置。
  3. （３）　　前記人力検知手段は複数のアドレス入力信号
    および複数の入力データのいずれか１つのレベル変化を
    検知するようにした特許請求の範囲第１項に記載のスタ
    ティック型半導体記憶装置。
  4. （４）前記入力検知手段は複数のアドレス入力信号、複
    数の入力データおよび各種制御信号のいずれか１つのレ
    ベル変化を検知するようにした特許請求の範囲第１項に
    記載のスタティック型半導体記憶装置。
  5. （５）前記回路手段がセンスアンプである特許請求の範
    囲第１項に記載のスタティック型半導体記憶装置。
  6. （６）前記回路手段がビット線、このビット線に接続さ
    れる負荷手段およびメモリセルで構成されるメモリ回路
    である特許請求の範囲第１項に記載のスタティック型半
    導体記憶装置部（７）　　前記メモリセルはデータの読
    み出しおよび書き込みが可能なものであシ、データ読み
    出し時にのみ前記回路手段の電流発生期間を前記パルス
    信号で制御するようにした特許請求の範門弟６項に記載
    のスタティック型半導体記憶装置。
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