JPS61271690A - 半導体メモリの読み出し回路 - Google Patents
半導体メモリの読み出し回路Info
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- JPS61271690A JPS61271690A JP60113415A JP11341585A JPS61271690A JP S61271690 A JPS61271690 A JP S61271690A JP 60113415 A JP60113415 A JP 60113415A JP 11341585 A JP11341585 A JP 11341585A JP S61271690 A JPS61271690 A JP S61271690A
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- Japan
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- control signal
- data
- gates
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体メモリ、特にスタティック型ランダム
アクセスメモリ（以下ＳＲＡＭと称す）の読み出し回路
に関するものである。
アクセスメモリ（以下ＳＲＡＭと称す）の読み出し回路
に関するものである。
従来の技術
第３図にＣＭＯ８型Ｏ８型ＳＲＡ
示す０Ｍはメモリセルで， トランスファゲートＴ２１
，Ｔ２□を介してメモリのデータをビット線Ｂ。
，Ｔ２□を介してメモリのデータをビット線Ｂ。
Ｂに伝達させる。 Ｓはセンス回路で、制御信号φＳに
よって読み出しを行なう。この第２図での読み出しに関
する動作は同期式であり、最初にプリチャージ制御信号
ＴＰがローレベルになることにより、ビット線Ｂ，■は
電源電圧ｖａｎに充電される０次いでφＰはハイレベル
になり，かつワード線ｘ２□が選択されてハイレベルに
なごと、メモリセルＭのデータはビット線Ｂ，Ｂに伝達
される。
よって読み出しを行なう。この第２図での読み出しに関
する動作は同期式であり、最初にプリチャージ制御信号
ＴＰがローレベルになることにより、ビット線Ｂ，■は
電源電圧ｖａｎに充電される０次いでφＰはハイレベル
になり，かつワード線ｘ２□が選択されてハイレベルに
なごと、メモリセルＭのデータはビット線Ｂ，Ｂに伝達
される。
この場合、メモリセルＭのＴ．側がローレベルであれば
、ＶＤＤに充電されていたビット線丁の電位を少しづつ
引き下げる。Ｂ，Ｂの電位差がある程度大きくなった時
点で制御信号φＳがハイレベルになると、読み出しを開
始する。ビット線Ｂ、Ｂの電位差はセンス回路Ｓにより
増幅され、それぞれＶＤＤとＧＮＤの電位となる。セン
ス回路Ｓによって増幅された信号は、コラム線Ｙｉｉに
よって制御されるトランスファゲートＴ、、、Ｔ、４を
介して出力回路へと伝達される。このように、従来例で
はメモリセルＭを一度読み出す毎にビット線Ｂ。
、ＶＤＤに充電されていたビット線丁の電位を少しづつ
引き下げる。Ｂ，Ｂの電位差がある程度大きくなった時
点で制御信号φＳがハイレベルになると、読み出しを開
始する。ビット線Ｂ、Ｂの電位差はセンス回路Ｓにより
増幅され、それぞれＶＤＤとＧＮＤの電位となる。セン
ス回路Ｓによって増幅された信号は、コラム線Ｙｉｉに
よって制御されるトランスファゲートＴ、、、Ｔ、４を
介して出力回路へと伝達される。このように、従来例で
はメモリセルＭを一度読み出す毎にビット線Ｂ。
τは一度プリチャージで充電され、次いで片方のビット
線がＧＮＤレベルまで放電される。したがって、１回の
読み出し毎にビット線Ｂ、Ｂの容量Ｃ２□、Ｃ２２のい
ずれかが充放電される。
線がＧＮＤレベルまで放電される。したがって、１回の
読み出し毎にビット線Ｂ、Ｂの容量Ｃ２□、Ｃ２２のい
ずれかが充放電される。
発明が解決しようとする問題点
以上述べたように、従来例ではビット線のプリチャージ
を行なうための時間を用意しなければならないこと、読
み出す毎にビット線の充放電による消費電力を必要とす
ることが高速動作、低消費電力化の障害となっていた。
を行なうための時間を用意しなければならないこと、読
み出す毎にビット線の充放電による消費電力を必要とす
ることが高速動作、低消費電力化の障害となっていた。
（例えば、日経エレクトロニクス； １９８２．４．１
２ ＰＬ５９〜１９１）。
２ ＰＬ５９〜１９１）。
本発明は、半導体メモリの読み出しにおいて、ビット線
の論理振幅を小さくし、高速動作かつ低消費電力化をは
かることのできる半導体メモリの読み出し回路を提供す
ることを目的とするものである。
の論理振幅を小さくし、高速動作かつ低消費電力化をは
かることのできる半導体メモリの読み出し回路を提供す
ることを目的とするものである。
問題点を解決するための手段
上記問題点を解決するために１本発明は、メモリセルか
らデータを読み出すビット線と、メモリセルから読み出
されたデータを増幅する第１の回路と、前記第１の回路
により増幅されたデータをラッチする第２の回路と、前
記データをラッチした後に前記第１と第２の回路との接
続を切り離す第３の回路とを具備した構成にしたもので
ある。
らデータを読み出すビット線と、メモリセルから読み出
されたデータを増幅する第１の回路と、前記第１の回路
により増幅されたデータをラッチする第２の回路と、前
記データをラッチした後に前記第１と第２の回路との接
続を切り離す第３の回路とを具備した構成にしたもので
ある。
さらに、第１の回路は、ビット線との接続を切り離し可
能なスイッチ回路を具備したものであり、さらには、第
１の回路は、第３図の回路により第１の回路と第２の回
路の接続が切り離された後に差動入力電圧の初期化を行
なう回路を具備したものである。
能なスイッチ回路を具備したものであり、さらには、第
１の回路は、第３図の回路により第１の回路と第２の回
路の接続が切り離された後に差動入力電圧の初期化を行
なう回路を具備したものである。
作用
この構成により、半導体メモリ、特にＳ ＲＡＭ等にお
いて、同期式によりデータを読み出す時に。
いて、同期式によりデータを読み出す時に。
メモリセルからビット線に生じた微小な電位差をあらか
じめ差動入力電圧を等しくした第１の回路であるセンス
回路へ接続することにより、微小な電位差で、かつ高速
に読み出しを行ない、更に、センス回路を動作させるた
め十分な電位差をビット線に生ザしぬ、その後センス回
路が動作を開始するとビット線を切り離し、それとほぼ
同時にメモリセルからの読み出しをワード線をオフにし
て停止させることによりビット線上に生ずる電位差を必
要かつ十分な小さなものにする。そして、センス回路に
より十分にビット線間の微小な電位差を増幅した後デー
タを第２の回路であるラッチ回路にラッチさせ、確実な
ラッチを行なった後に第３の回路によりセンス回路を切
り離し所望のメモリセルからのデータの読み出しを行い
、データラッチを完了する。これと同時に、ここで読み
出したデータの増幅を行なった後にビット線を切り離さ
れたセンス回路の差動入力電圧を等しく、初期化して次
の読み出しサイクルに備える。
じめ差動入力電圧を等しくした第１の回路であるセンス
回路へ接続することにより、微小な電位差で、かつ高速
に読み出しを行ない、更に、センス回路を動作させるた
め十分な電位差をビット線に生ザしぬ、その後センス回
路が動作を開始するとビット線を切り離し、それとほぼ
同時にメモリセルからの読み出しをワード線をオフにし
て停止させることによりビット線上に生ずる電位差を必
要かつ十分な小さなものにする。そして、センス回路に
より十分にビット線間の微小な電位差を増幅した後デー
タを第２の回路であるラッチ回路にラッチさせ、確実な
ラッチを行なった後に第３の回路によりセンス回路を切
り離し所望のメモリセルからのデータの読み出しを行い
、データラッチを完了する。これと同時に、ここで読み
出したデータの増幅を行なった後にビット線を切り離さ
れたセンス回路の差動入力電圧を等しく、初期化して次
の読み出しサイクルに備える。
上記手段により初期化したセンス回路によって微小なビ
ット線間の電位差の検出ができ、したがってより高速の
読み出しを可能とする。また、読み出しによるビット線
の電位差をできるだけ小さく抑えた状態で読み出し動作
を行なうことができるのでビット線の充放電に起因する
消費電力を大幅に低減できる。更にセンス回路の後にラ
ッチ回路を設けることにより、読み出したデータをラッ
チした後、すぐにセンス回路の動作をオフさせることが
でき、必要以上にセンス回路を動作させる必要がなく、
センス回路における消費電力の低減を実現できる。
ット線間の電位差の検出ができ、したがってより高速の
読み出しを可能とする。また、読み出しによるビット線
の電位差をできるだけ小さく抑えた状態で読み出し動作
を行なうことができるのでビット線の充放電に起因する
消費電力を大幅に低減できる。更にセンス回路の後にラ
ッチ回路を設けることにより、読み出したデータをラッ
チした後、すぐにセンス回路の動作をオフさせることが
でき、必要以上にセンス回路を動作させる必要がなく、
センス回路における消費電力の低減を実現できる。
実施例
以下本発明の一実施例を図面に基づいて説明する。第１
図は本発明の一実施例を示す等価回路である。第１図に
おいて１Ｍはメモリセル（１ビツトのみを示しである）
、ｘ１□はワード線、Ｂ、Ｂはビット線、Ｔ１□、Ｔ１
□はメモリセルＭとビット線Ｂ、Ｂ間のトランスファゲ
ート、Ｓｌはセンス回路、ＬＡＴはラッチ回路、ＧＫ、
、、ＣＫ１．はセンス回路Ｓ、とビット線Ｂ、Ｂ及びセ
ンス回路Ｓ工とラッチ回路ＬＡＴとの接続・切り離し制
御信号、τに１□はセンス回路Ｓ、の初期化制御信号、
ＣＫ１４はラッチ回路ＬＡＴの制御信号、Ｙ□１はコラ
ム信号、ＴＰはビット線Ｂ、Ｂをプリチャージするため
の制御信号である。
図は本発明の一実施例を示す等価回路である。第１図に
おいて１Ｍはメモリセル（１ビツトのみを示しである）
、ｘ１□はワード線、Ｂ、Ｂはビット線、Ｔ１□、Ｔ１
□はメモリセルＭとビット線Ｂ、Ｂ間のトランスファゲ
ート、Ｓｌはセンス回路、ＬＡＴはラッチ回路、ＧＫ、
、、ＣＫ１．はセンス回路Ｓ、とビット線Ｂ、Ｂ及びセ
ンス回路Ｓ工とラッチ回路ＬＡＴとの接続・切り離し制
御信号、τに１□はセンス回路Ｓ、の初期化制御信号、
ＣＫ１４はラッチ回路ＬＡＴの制御信号、Ｙ□１はコラ
ム信号、ＴＰはビット線Ｂ、Ｂをプリチャージするため
の制御信号である。
第１図の回路の動作を第２図のタイミングと各部の電位
を示した波形図で説明する。ワード線ｘ１１のタイミン
グを（、！１１〜Ｃ露、を基準にして説明する。第１サ
イクル、第２サイクルと続いて読み出し動作を行なった
ものとする。タイミングＣ鬼。
を示した波形図で説明する。ワード線ｘ１１のタイミン
グを（、！１１〜Ｃ露、を基準にして説明する。第１サ
イクル、第２サイクルと続いて読み出し動作を行なった
ものとする。タイミングＣ鬼。
の状態で、ビット線Ｂ、Ｂ及びセンス回路Ｓ工の入出力
線Ｂ Ｓｌ、 Ｂ Ｓ、はプリチャージした状態、す
なわちｖＤＤの電位にあるとしておく。このとき、制御
信号ＣＫ１□のトランスファゲートＴ工、、Ｔ、。
線Ｂ Ｓｌ、 Ｂ Ｓ、はプリチャージした状態、す
なわちｖＤＤの電位にあるとしておく。このとき、制御
信号ＣＫ１□のトランスファゲートＴ工、、Ｔ、。
は制御信号ＣＫ１１によりオン状態となっている。
Ｃ１ｌ工からＣ（１２にかけて、メモリセルＭのデータ
はトランスファゲートＴ１□、Ｔ１□がオン状態になる
ことにより読み出され、そのデータによりＢとＢＳよ又
は丁と丁子、の電位が引き下げられる。
はトランスファゲートＴ１□、Ｔ１□がオン状態になる
ことにより読み出され、そのデータによりＢとＢＳよ又
は丁と丁子、の電位が引き下げられる。
この間プリチャージ制御信号ＴＰ、初期化制御信号τに
１２は停止している６次いでＣ気２付近で制御信号ＣＫ
、、がロウレベルとなることにより、トランスファゲー
トＴ ｔ ｓ ｔ Ｔ ｔ ａはオフ状態となり、はぼ
同時にセンス回路Ｓ１の制御信号φＳ工がオン状態とな
る。このときセンス回路Ｓ４はビット線Ｂ、Ｂと切離さ
れるので、ビット線Ｂ、Ｂの容量Ｃ１１，ｃ１□の影響
を受けずに早い応答速度が得られる。また、制御信号φ
ｓ１がオン状態になるのとほぼ同時に制御信号ＣＫｉ、
によりトランスファゲートＴ１１．Ｔ工、をオン状態に
してセンス回路Ｓ１の動作を開始させる。そして、ある
程度データの増幅が行なわれた状態で、制御ＣＫ１４に
よりラッチ回路ＬＡＴの動作を開始させる。センス回路
Ｓ１の入出力線ＢＳ、、ＢＳ、が確定し、そのデータが
ラッチ回路ＬＡＴにラッチされた段階で制御信号ＣＫ□
２がオフし、はぼ同時にセンス回路Ｓ。
１２は停止している６次いでＣ気２付近で制御信号ＣＫ
、、がロウレベルとなることにより、トランスファゲー
トＴ ｔ ｓ ｔ Ｔ ｔ ａはオフ状態となり、はぼ
同時にセンス回路Ｓ１の制御信号φＳ工がオン状態とな
る。このときセンス回路Ｓ４はビット線Ｂ、Ｂと切離さ
れるので、ビット線Ｂ、Ｂの容量Ｃ１１，ｃ１□の影響
を受けずに早い応答速度が得られる。また、制御信号φ
ｓ１がオン状態になるのとほぼ同時に制御信号ＣＫｉ、
によりトランスファゲートＴ１１．Ｔ工、をオン状態に
してセンス回路Ｓ１の動作を開始させる。そして、ある
程度データの増幅が行なわれた状態で、制御ＣＫ１４に
よりラッチ回路ＬＡＴの動作を開始させる。センス回路
Ｓ１の入出力線ＢＳ、、ＢＳ、が確定し、そのデータが
ラッチ回路ＬＡＴにラッチされた段階で制御信号ＣＫ□
２がオフし、はぼ同時にセンス回路Ｓ。
及びラッチ回路ＬＡＴの制御信号φＳ□及びＣＫ１゜を
オフさせる。こうして、メモリセルＭから読み出したデ
ータのラッチが完了する。
オフさせる。こうして、メモリセルＭから読み出したデ
ータのラッチが完了する。
一方、ビット線Ｂ、Ｂは、ワード線Ｘ４、がｃｌＬ。
でオフになった後で、制御信号ＴＰでプリチャージされ
る。ただし、このとき制御信号ＣＫ１．によリドランス
ファゲートＴ１５． Ｔ１゜はオフ状態である。
る。ただし、このとき制御信号ＣＫ１．によリドランス
ファゲートＴ１５． Ｔ１゜はオフ状態である。
次に、データラッチ完了後は、センス回路Ｓ１における
入出力線ＢＳよ、１丁、は初期化制御信号］１□により
プリチャージされ、ここで読み出したデータの消去のた
めの所期化が行なわれる。初期化の終了と同時に制御信
号εＫ１２はオフ状態になり、制御信号ＣＫ１□がオン
状態になってセンス回路Ｓ工とビット線Ｂ、Ｂが接続さ
れ、Ｂと１及びＢＳ、と■１はともにＶＤＤまでプリチ
ャージされる。この状態で、次のサイクルでの読み出し
に備えていることになる。
入出力線ＢＳよ、１丁、は初期化制御信号］１□により
プリチャージされ、ここで読み出したデータの消去のた
めの所期化が行なわれる。初期化の終了と同時に制御信
号εＫ１２はオフ状態になり、制御信号ＣＫ１□がオン
状態になってセンス回路Ｓ工とビット線Ｂ、Ｂが接続さ
れ、Ｂと１及びＢＳ、と■１はともにＶＤＤまでプリチ
ャージされる。この状態で、次のサイクルでの読み出し
に備えていることになる。
このようにして、第１サイクルの終りでは、第１サイク
ルの始まりと同じような状態になってしする。したがっ
て、第２サイクルについても第１サイクルに準じた動作
が行なわれる。
ルの始まりと同じような状態になってしする。したがっ
て、第２サイクルについても第１サイクルに準じた動作
が行なわれる。
なお、第１図の例では、ビット線をＢ、Ｂの２本のペア
のもので説明したが、本発明は１本のみによって構成さ
れているビット線に対しても適用できることは明らかで
ある。またセンスアンプ回路Ｓ□の構成は同様の動作可
能な他の回路に置、換えることはもちろんよい。
のもので説明したが、本発明は１本のみによって構成さ
れているビット線に対しても適用できることは明らかで
ある。またセンスアンプ回路Ｓ□の構成は同様の動作可
能な他の回路に置、換えることはもちろんよい。
発明の効果
以上本発明によれば、まず第１に、ワード線を必要な時
間だけドライブし、ビット線に生ずる電位差をセンス回
路に必要なだけの微小なものにできるので、ビット線の
充放電による消費電力を大幅に減少させることができる
。第２に、メモリセルからのデータ読み出しがビット線
、センス回路ともプリチャージした状態からスタートで
きるので、それだけ高速に読み出しが可能となる。第３
に、センス回路をビット線から切り離して、その後で増
幅を行なうため、ビット線に起因する容量の影響のない
高速応答が実現できる。
間だけドライブし、ビット線に生ずる電位差をセンス回
路に必要なだけの微小なものにできるので、ビット線の
充放電による消費電力を大幅に減少させることができる
。第２に、メモリセルからのデータ読み出しがビット線
、センス回路ともプリチャージした状態からスタートで
きるので、それだけ高速に読み出しが可能となる。第３
に、センス回路をビット線から切り離して、その後で増
幅を行なうため、ビット線に起因する容量の影響のない
高速応答が実現できる。
第１図は本発明の一実施例を説明する回路図。
第２図は第１図の回路図の動作を説明するタイミング図
、第３図は従来例の回路図である。 （Ｍ）・・・メモリセル、（Ｘ、、）・・・ワード線、
（Ｔ１□）（Ｔ１□）・・・トランスファゲート、（Ｂ
）（Ｂ）・・・ビット線、（Ｓ工）・・・センス回路、
（ＬＡＴ）・・・ラッチ回路。 （ＣＫ’１□）・・・センス回路とビット線の接続・切
り離し制御信号、（ｃＫｔ−）・・・センス回路とラッ
チ回路の接続・切り離し制御信号、（τＸ８つ）・・・
センス回路の初期化制御信号、（ＣＫ１．）・・・ラッ
チ回路の制御信号 代理人 森 本 義 仏 画１図 第２図 第３図
、第３図は従来例の回路図である。 （Ｍ）・・・メモリセル、（Ｘ、、）・・・ワード線、
（Ｔ１□）（Ｔ１□）・・・トランスファゲート、（Ｂ
）（Ｂ）・・・ビット線、（Ｓ工）・・・センス回路、
（ＬＡＴ）・・・ラッチ回路。 （ＣＫ’１□）・・・センス回路とビット線の接続・切
り離し制御信号、（ｃＫｔ−）・・・センス回路とラッ
チ回路の接続・切り離し制御信号、（τＸ８つ）・・・
センス回路の初期化制御信号、（ＣＫ１．）・・・ラッ
チ回路の制御信号 代理人 森 本 義 仏 画１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 １、メモリセルからデータを読み出すビット線と、メモ
リセルから読み出されたデータを増幅する第１の回路と
、前記第１の回路により増幅されたデータをラッチする
第２の回路と、前記データをラッチした後に前記第１と
第２の回路との接続を切り離す第３の回路とを具備した
半導体メモリの読み出し回路。 ２、第１の回路は、ビット線との断続を行うスイッチ回
路を具備していることを特徴とする特許請求の範囲第１
項記載の半導体メモリの読み出し回路。 ３、第１の回路は、第３の回路により前記第１の回路と
第２の回路の接続が切り離された後に差動入力電圧の初
期化を行なう回路を具備していることを特徴とする特許
請求の範囲第１項記載の半導体メモリの読み出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113415A JPS61271690A (ja) | 1985-05-27 | 1985-05-27 | 半導体メモリの読み出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113415A JPS61271690A (ja) | 1985-05-27 | 1985-05-27 | 半導体メモリの読み出し回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61271690A true JPS61271690A (ja) | 1986-12-01 |
Family
ID=14611678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60113415A Pending JPS61271690A (ja) | 1985-05-27 | 1985-05-27 | 半導体メモリの読み出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61271690A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63300494A (ja) * | 1987-05-29 | 1988-12-07 | Nec Corp | ランダム・アクセス・メモリ |
| JPH01173388A (ja) * | 1987-12-26 | 1989-07-10 | Toshiba Corp | データ転送回路 |
| JPH0210593A (ja) * | 1988-02-26 | 1990-01-16 | Internatl Business Mach Corp <Ibm> | メモリ用センス・アンプ及びデータ読出し方法 |
| JPH02244494A (ja) * | 1988-04-30 | 1990-09-28 | Samsung Electron Co Ltd | Ｓｒａｍセンスアンプの等化回路 |
| US5684750A (en) * | 1996-03-29 | 1997-11-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with a sense amplifier including two types of amplifiers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6171493A (ja) * | 1984-09-13 | 1986-04-12 | Toshiba Corp | Ｒａｍの駆動方法とｒａｍ |
-
1985
- 1985-05-27 JP JP60113415A patent/JPS61271690A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6171493A (ja) * | 1984-09-13 | 1986-04-12 | Toshiba Corp | Ｒａｍの駆動方法とｒａｍ |
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| US5684750A (en) * | 1996-03-29 | 1997-11-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with a sense amplifier including two types of amplifiers |
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