JPH02244494A - Ｓｒａｍセンスアンプの等化回路 - Google Patents
Ｓｒａｍセンスアンプの等化回路Info
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- JPH02244494A JPH02244494A JP64000183A JP18389A JPH02244494A JP H02244494 A JPH02244494 A JP H02244494A JP 64000183 A JP64000183 A JP 64000183A JP 18389 A JP18389 A JP 18389A JP H02244494 A JPH02244494 A JP H02244494A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 12
- 230000003321 amplification Effects 0.000 abstract description 3
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 108010045306 T134 peptide Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 206010011224 Cough Diseases 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G11C—STATIC STORES
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、スタティックＲＡＭ （ＳＲＡＭ）の安定し
たセンシング動作を達成し、且つ、センシング時の速度
を向上させることができるＳＲＡＭセンスアンプの等化
回路に関するものである。
たセンシング動作を達成し、且つ、センシング時の速度
を向上させることができるＳＲＡＭセンスアンプの等化
回路に関するものである。
［従来の技＃ｉ］
ＳＲＡＭでは、各セルのデータをセンシングするために
、通常、センスアンプが使用される。そして、センシン
グ速度を向上させるためには、センスアンプを等化させ
る技術が必要になる。
、通常、センスアンプが使用される。そして、センシン
グ速度を向上させるためには、センスアンプを等化させ
る技術が必要になる。
これを第１図〜第４図を参照して説明する。
第１図は、トランジスタＴ５〜Ｔ８の組合せ及びトラン
ジスタＴ１２〜Ｔ１４の組合せで構成されているそれぞ
れのプリチャージ回路と、トランジスタＴ１〜Ｔ４及び
抵抗Ｒ１、Ｒ２で構成されているＳＲＡＭセルと、該セ
ルのデータをセンシングするための、トランジスタ７１
５〜Ｔ３７の組合せで構成されているブロックセンスア
ンプＢＳと、該ブロックセンスアンプＢＳ及びその他の
ブロックセンスアンプ等のデータを総合的にセンシング
するための、トランジスタＴ４０〜Ｔ６８の組合せで構
成されているファイナルセンスアンブＦＳと、該ファイ
ナルセンスアンプＦＳのデータを格納するための、トラ
ンジスタＴ７０〜Ｔ９７の組合せで構成されているデー
タ出力バッファＤＢとが示されている。
ジスタＴ１２〜Ｔ１４の組合せで構成されているそれぞ
れのプリチャージ回路と、トランジスタＴ１〜Ｔ４及び
抵抗Ｒ１、Ｒ２で構成されているＳＲＡＭセルと、該セ
ルのデータをセンシングするための、トランジスタ７１
５〜Ｔ３７の組合せで構成されているブロックセンスア
ンプＢＳと、該ブロックセンスアンプＢＳ及びその他の
ブロックセンスアンプ等のデータを総合的にセンシング
するための、トランジスタＴ４０〜Ｔ６８の組合せで構
成されているファイナルセンスアンブＦＳと、該ファイ
ナルセンスアンプＦＳのデータを格納するための、トラ
ンジスタＴ７０〜Ｔ９７の組合せで構成されているデー
タ出力バッファＤＢとが示されている。
また、上記データ出力バッフ７Ｄ８内のラッチＬＡは、
トランジスタ下７４〜Ｔ７７の組合せで構成されている
。
トランジスタ下７４〜Ｔ７７の組合せで構成されている
。
第２図にはアドレス入力端及び短パルス発生回路の回路
図が示されており、該短パルス発生回路では、最上位ア
ドレス（１ａｔｅｓｔ ａｄｄｒｅｓｓ）信号ＸＡＩが
変化すると、トランジスタの組合せ回路によって短パル
ス出力信号５ＰＧＨ，５ＰＧＬが発生される。
図が示されており、該短パルス発生回路では、最上位ア
ドレス（１ａｔｅｓｔ ａｄｄｒｅｓｓ）信号ＸＡＩが
変化すると、トランジスタの組合せ回路によって短パル
ス出力信号５ＰＧＨ，５ＰＧＬが発生される。
第３図は短パルス組合せ回路（５ｈａｒｔ Ｐ ｕｌ
ｓｅ３ｕｍｍａｔｏｒ ）の回路図であり、該短パルス
組合せ回路では、トランジスタと上記の入力した信号５
ＰＧＨ，５ＰＧＬとの組合せ及び信号Ｃ８の両方によっ
て短パルス信号φＰＸが生成される。
ｓｅ３ｕｍｍａｔｏｒ ）の回路図であり、該短パルス
組合せ回路では、トランジスタと上記の入力した信号５
ＰＧＨ，５ＰＧＬとの組合せ及び信号Ｃ８の両方によっ
て短パルス信号φＰＸが生成される。
第４図に示される回路構成では、ビットラインイネーブ
ル信号φｐｘｓ＋ 、センスアンプイネーブル信号φＳ
Ａ及びセンスアンプ等化信号■が発生される。上記の信
号φＰＸは、トランジスタＴ１０１〜Ｔ１０６の組合せ
回路を介して信号φｐｘｓｒに変換され、また信号φＰ
Ｘ、φＰＹは、トランジスタＴ１０７〜Ｔ１１４の組合
せ回路を介して信号■に変換される。
ル信号φｐｘｓ＋ 、センスアンプイネーブル信号φＳ
Ａ及びセンスアンプ等化信号■が発生される。上記の信
号φＰＸは、トランジスタＴ１０１〜Ｔ１０６の組合せ
回路を介して信号φｐｘｓｒに変換され、また信号φＰ
Ｘ、φＰＹは、トランジスタＴ１０７〜Ｔ１１４の組合
せ回路を介して信号■に変換される。
上記の信号■は、トランジスタＴ１１５〜Ｔ１３４の組
合せ回路であるセンスアンプイネーブル信号発生部Ａ、
トランジスタＴ１１１〜Ｔ１１４の組合せ回路である第
１等化信号発生部Ｂ及びトランジスタＴ１３５〜Ｔ１４
４の組合せ回路である第２等化信号発生部Ｃをそれぞれ
介して、センスアンプイネーブル信号φＳＡ、第１セン
スアンプ等化信号■１及び第２センスアンプ等化信号■
２信号に変換される。
合せ回路であるセンスアンプイネーブル信号発生部Ａ、
トランジスタＴ１１１〜Ｔ１１４の組合せ回路である第
１等化信号発生部Ｂ及びトランジスタＴ１３５〜Ｔ１４
４の組合せ回路である第２等化信号発生部Ｃをそれぞれ
介して、センスアンプイネーブル信号φＳＡ、第１セン
スアンプ等化信号■１及び第２センスアンプ等化信号■
２信号に変換される。
上記のように構成されている従来のセンスアンプ等化回
路の作用を、添付した第６図を参照して説明する。
路の作用を、添付した第６図を参照して説明する。
チップの信号ＸＡｉが変化すると、信号φＰＸＢ１が生
成される。この時、上記の信号φＰＸ８と略同じタイミ
ングで生成される信号■１、■２、■３であって、それ
ぞれパルス幅Ｔｅｑ１ 、Ｔｅｑ２、Ｔｅｑ３を有する
ものが生成される。これらの信号■１、■２、■３がハ
イレベルからローレベルに変化すると、５Ａｏ１．５Ａ
Ｏ１，５ＡＯ２，５ＡＯ２，５ＡＯ３，５ＡＯ３，５Ａ
Ｏ４及び５ＡＯ４、並ヒニセンスアンプの出力信号が等
化され、上記の信号■１、■２、■３がローレベルから
ハイレベルに変化すると、データセンシングが開始され
、 信号φＳＡがハイレベルからローレベルに変化すると、
データセンシングが終了することになる。
成される。この時、上記の信号φＰＸ８と略同じタイミ
ングで生成される信号■１、■２、■３であって、それ
ぞれパルス幅Ｔｅｑ１ 、Ｔｅｑ２、Ｔｅｑ３を有する
ものが生成される。これらの信号■１、■２、■３がハ
イレベルからローレベルに変化すると、５Ａｏ１．５Ａ
Ｏ１，５ＡＯ２，５ＡＯ２，５ＡＯ３，５ＡＯ３，５Ａ
Ｏ４及び５ＡＯ４、並ヒニセンスアンプの出力信号が等
化され、上記の信号■１、■２、■３がローレベルから
ハイレベルに変化すると、データセンシングが開始され
、 信号φＳＡがハイレベルからローレベルに変化すると、
データセンシングが終了することになる。
このようなセンシング期間にセンシングされたデータは
、第１図に図示されているデータ出力バッファＤＢ内の
ラッチＬＡに格納される。
、第１図に図示されているデータ出力バッファＤＢ内の
ラッチＬＡに格納される。
［発明が解決しようとする問題点］
ここで、パルス幅Ｔｅｑｌ 、Ｔｅｑ２、ＴｅＱ３ハ、
少なくともセンスアンプの出力を等化させるのに必要な
時間（通常は７ＮＳ〜２ＯＮＳ＞に設定されるが、その
パルス幅があまりにも狭いため、等化出力が不安定にな
る場合が多い。従って、安定したセンスアンプの等化出
力を得るためには等化パルス幅を大きくさせなければな
らず、すると、アクセス時間が長くなるという問題が生
ずる。また、等化期間の間にノイズが入り込むと、セン
スアンプの出力が正常には等化されなくなり、誤動作が
発生する。
少なくともセンスアンプの出力を等化させるのに必要な
時間（通常は７ＮＳ〜２ＯＮＳ＞に設定されるが、その
パルス幅があまりにも狭いため、等化出力が不安定にな
る場合が多い。従って、安定したセンスアンプの等化出
力を得るためには等化パルス幅を大きくさせなければな
らず、すると、アクセス時間が長くなるという問題が生
ずる。また、等化期間の間にノイズが入り込むと、セン
スアンプの出力が正常には等化されなくなり、誤動作が
発生する。
本発明は、このような問題点を解決するためのもので、
センスアンプがデータを増幅する時にのみ、等化動作が
停止するよう等化信号発生回路を構成し、スタンドバイ
状態にて充分に長い等化時間をもたらし、もってＶＣＣ
及びＶＳＳのノイズに強いＳＲＡＭセンスアンプの等化
回路を提供することを目的としている。
センスアンプがデータを増幅する時にのみ、等化動作が
停止するよう等化信号発生回路を構成し、スタンドバイ
状態にて充分に長い等化時間をもたらし、もってＶＣＣ
及びＶＳＳのノイズに強いＳＲＡＭセンスアンプの等化
回路を提供することを目的としている。
［問題点を解決するための手段］
上記目的を達成するため、本発明によれば、短パルス組
合せ回路からの信号から得られた信号とセンスアンプイ
ネーブル信号発生部からの信号が、等化制御部に入力さ
せられるように接続されており、且つ咳等化制御部の出
力が、第１、第２及び第３のセンスアンプ等化信号発生
部に入力させられるように接続されており、もって、デ
ータが増幅される際、センスアンプ等化用信号によって
センスアンプの出力が等化状態に維持されることを特徴
とするＳＲＡＭセンスアンプの等化回路が提供される。
合せ回路からの信号から得られた信号とセンスアンプイ
ネーブル信号発生部からの信号が、等化制御部に入力さ
せられるように接続されており、且つ咳等化制御部の出
力が、第１、第２及び第３のセンスアンプ等化信号発生
部に入力させられるように接続されており、もって、デ
ータが増幅される際、センスアンプ等化用信号によって
センスアンプの出力が等化状態に維持されることを特徴
とするＳＲＡＭセンスアンプの等化回路が提供される。
［実施例］
以下、添付図面を参照して本発明の実施例について説明
する。
する。
アドレス入力端及び短パルス発生回路、短パルス組合せ
回路、また、ＳＲＡＭセル、センスアンプ、データ出力
バッフ７回路は前述し与従来の回路と同一なので、それ
らの説明は省略する。
回路、また、ＳＲＡＭセル、センスアンプ、データ出力
バッフ７回路は前述し与従来の回路と同一なので、それ
らの説明は省略する。
第５図を参照するに、単一のパルス組合せ回路を介して
信号φＰＸ、φＰＹから生成された信号■は、トランジ
スタＴ１１５〜Ｔ１３４で構成されているセンスアンプ
イネーブル信号発生部Ａに入力して信号φＳＡが発生す
るように接続されており、該センスアンプイネーブル信
号発生器Ａからの信号φＳＡＰと上記の信号■が、等化
制御部Ｅに入力させられるように接続されており、該等
化制御部日の出力は、それぞれトランジスタＴ１１１〜
Ｔ１１４及びトランジスタ７１３５〜Ｔ１４４で構成さ
れている、第１及び第２センスアンプ等化信号発生部Ｂ
及びＣに共通に入力させられるように接続されており、
該第２センスアンプ等化信号発生部Ｃの出力は、トラン
ジスタ下１４５〜Ｔ１４８で構成されている第３センス
アンプ等化信号発生部りに入力させらるように接続され
ており、もって、第１、第２及び第３センスアンプ等化
信号発生部のそれぞれから、信号φる。
信号φＰＸ、φＰＹから生成された信号■は、トランジ
スタＴ１１５〜Ｔ１３４で構成されているセンスアンプ
イネーブル信号発生部Ａに入力して信号φＳＡが発生す
るように接続されており、該センスアンプイネーブル信
号発生器Ａからの信号φＳＡＰと上記の信号■が、等化
制御部Ｅに入力させられるように接続されており、該等
化制御部日の出力は、それぞれトランジスタＴ１１１〜
Ｔ１１４及びトランジスタ７１３５〜Ｔ１４４で構成さ
れている、第１及び第２センスアンプ等化信号発生部Ｂ
及びＣに共通に入力させられるように接続されており、
該第２センスアンプ等化信号発生部Ｃの出力は、トラン
ジスタ下１４５〜Ｔ１４８で構成されている第３センス
アンプ等化信号発生部りに入力させらるように接続され
ており、もって、第１、第２及び第３センスアンプ等化
信号発生部のそれぞれから、信号φる。
る。
上記のように構成されている本発明の詳細な説明すると
、以下の通りである。
、以下の通りである。
第１図において、最上位のアドレス信号即ちチップセレ
クタ信号が変化する時に生成される信号φＰＸＢｉが、
トランジスタＴ５〜Ｔ７からなるプリチャージ回路を動
作させて、ビットラインＢＬ、ＢＬを、Ｖｃｃレベルに
等化させる。
クタ信号が変化する時に生成される信号φＰＸＢｉが、
トランジスタＴ５〜Ｔ７からなるプリチャージ回路を動
作させて、ビットラインＢＬ、ＢＬを、Ｖｃｃレベルに
等化させる。
この時、上記の信号φｐｘｓ＋と略同じタイミングで、
トランジスタＴ１２〜Ｔ１４のプリチャージ回路は、セ
レクタデータラインＳＤＬ、ＳＱＬを、ビットラインＢ
Ｌ、ＢＬと同じレベルにプリチャージさせる。
トランジスタＴ１２〜Ｔ１４のプリチャージ回路は、セ
レクタデータラインＳＤＬ、ＳＱＬを、ビットラインＢ
Ｌ、ＢＬと同じレベルにプリチャージさせる。
他方、信号■とセンスアンプイネーブル信号発生部Ａか
らの信号φＳＡＰは、等化ＩＩＪ ｔｌｌ ８Ｉｓ Ｅ
にて合成され、次いで、第１、第２及び第３等化信号発
生部Ｂ、Ｃ及びＤを介して、信号■１′、■２−及び■
３ ＝が生成される。これらの信号がローレベルの場合
、第１図に示されているセンスアンプの出力レベルを等
化させる、 トランジスタＴ２４〜Ｔ２６、Ｔ２Ｏ，Ｔ５０〜Ｔ５２
及びＴ６６〜Ｔ６８が動作する。信号φＳＡがハイレベ
ルの場合、センシングされたデータが、データ出力バツ
フＦＤＢ内のラッチＬＡに格納される。センシングされ
たデータが完全に格納された後、この信号φＳＡは、セ
ンスアンプ内を流れる電流を減少させるため、ローレベ
ルに変化する。これを、第７図に図示しである。ここで
、認知される通り、センスアンプの等化期間はＴＴｅｑ
ｌ−（すなわち信号■Ｉ−がローレベルの時）となり、
非等化期間Ｔ ｅａ ”の間、データはラッチＬＡに格
納される。
らの信号φＳＡＰは、等化ＩＩＪ ｔｌｌ ８Ｉｓ Ｅ
にて合成され、次いで、第１、第２及び第３等化信号発
生部Ｂ、Ｃ及びＤを介して、信号■１′、■２−及び■
３ ＝が生成される。これらの信号がローレベルの場合
、第１図に示されているセンスアンプの出力レベルを等
化させる、 トランジスタＴ２４〜Ｔ２６、Ｔ２Ｏ，Ｔ５０〜Ｔ５２
及びＴ６６〜Ｔ６８が動作する。信号φＳＡがハイレベ
ルの場合、センシングされたデータが、データ出力バツ
フＦＤＢ内のラッチＬＡに格納される。センシングされ
たデータが完全に格納された後、この信号φＳＡは、セ
ンスアンプ内を流れる電流を減少させるため、ローレベ
ルに変化する。これを、第７図に図示しである。ここで
、認知される通り、センスアンプの等化期間はＴＴｅｑ
ｌ−（すなわち信号■Ｉ−がローレベルの時）となり、
非等化期間Ｔ ｅａ ”の間、データはラッチＬＡに格
納される。
しかる侵、信号φＳＡがローレベルに変化すると、セン
スアンプの出力５ＡＯ１，５ＡＯＩ及び５ＡＯ４，５Ａ
Ｏ４が等化されるので、この状態にてデータ増幅がなさ
れる。
スアンプの出力５ＡＯ１，５ＡＯＩ及び５ＡＯ４，５Ａ
Ｏ４が等化されるので、この状態にてデータ増幅がなさ
れる。
［発明の効果］
以上のように、本発明によれば、本発明の等化回路はＳ
ＲＡＭセルのデータセンシング時に充分な等化時間を持
つことになるので、センシング動作の信頼性が向上する
とともに、センスアンプの出力が完全に等化された状態
でデータが増幅されるので、本発明の等化回路はＶＣＣ
及びＶｓｓのノイズに対して強いという効果が得られる
。
ＲＡＭセルのデータセンシング時に充分な等化時間を持
つことになるので、センシング動作の信頼性が向上する
とともに、センスアンプの出力が完全に等化された状態
でデータが増幅されるので、本発明の等化回路はＶＣＣ
及びＶｓｓのノイズに対して強いという効果が得られる
。
第１図は一般的なＳＲＡＭのセル、センスアンプ及びデ
ータ出カバソファを示す回路図、第２図は一般的なアド
レス入力端及び短パルス発生回路を示す回路図、 第３図は一般的な短パルス組合せ回路を示す回路図、 第４図は一般的なビットラインイネーブル信号、センス
アンプイネーブル信号及び従来のセンスアンプの等化信
号を発生する回路を示す回路図、第５図は本発明に係る
センスアンプ等化信号発生回路の一実施例を示す回路図
、 第６図は従来の回路におけるリードパス時のタイミング
チャート、及び 第７図は本発明の回路におけるリードパス時のタイミン
グチャートである。 Ａ・・・センスアンプイネーブル信号発生部Ｂ・・・第
１等化信号発生部 Ｃ・・・第２等化信号発生部 Ｄ・・・第３等化信号発生部 Ｅ・・・等化制御部 ■・・・トランジスタ ＢＳ・・・ブロックセンスアンプ ＦＳ・・・ファイナルセンスアンプ ＤＢ・・・データ出力バッフ？ ＬＡ・・・ラッチ ＢＬ・・・ビットライン ＳＤＬ・・・セレクタデータライン ＦＩＧ、６ ＦＩＧ、７
ータ出カバソファを示す回路図、第２図は一般的なアド
レス入力端及び短パルス発生回路を示す回路図、 第３図は一般的な短パルス組合せ回路を示す回路図、 第４図は一般的なビットラインイネーブル信号、センス
アンプイネーブル信号及び従来のセンスアンプの等化信
号を発生する回路を示す回路図、第５図は本発明に係る
センスアンプ等化信号発生回路の一実施例を示す回路図
、 第６図は従来の回路におけるリードパス時のタイミング
チャート、及び 第７図は本発明の回路におけるリードパス時のタイミン
グチャートである。 Ａ・・・センスアンプイネーブル信号発生部Ｂ・・・第
１等化信号発生部 Ｃ・・・第２等化信号発生部 Ｄ・・・第３等化信号発生部 Ｅ・・・等化制御部 ■・・・トランジスタ ＢＳ・・・ブロックセンスアンプ ＦＳ・・・ファイナルセンスアンプ ＤＢ・・・データ出力バッフ？ ＬＡ・・・ラッチ ＢＬ・・・ビットライン ＳＤＬ・・・セレクタデータライン ＦＩＧ、６ ＦＩＧ、７
Claims (1)
- 【特許請求の範囲】 短パルス組合せ回路からの信号（φＰＸ、φＰＹ）から
得られた信号（■）とセンスアンプイネーブル信号発生
部（Ａ）からの信号（φＳＡＰ）が、等化制御部（Ｅ）
に入力させられるように接続されており、且つ該等化制
御部（Ｅ）の出力が、第１、第２及び第３のセンスアン
プ等化信号発生部（Ｂ、Ｃ、Ｄ）に入力させられるよう
に接続されており、もって、データが増幅される際セン
スアンプ等化用信号（■、■、 ■）によつてセンスアンプの出力が等化状 態に維持されることを特徴とするＳＲＡＭセンスアンプ
の等化回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880005050A KR910003605B1 (ko) | 1988-04-30 | 1988-04-30 | Sram 센스앰프의 등화회로 |
| KR88-5050 | 1988-04-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02244494A true JPH02244494A (ja) | 1990-09-28 |
Family
ID=19274071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP64000183A Pending JPH02244494A (ja) | 1988-04-30 | 1989-01-05 | Ｓｒａｍセンスアンプの等化回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4962324A (ja) |
| JP (1) | JPH02244494A (ja) |
| KR (1) | KR910003605B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126974A (en) * | 1989-01-20 | 1992-06-30 | Hitachi, Ltd. | Sense amplifier for a memory device |
| KR930010990A (ko) * | 1991-11-19 | 1993-06-23 | 김광호 | 반도체 메모리 장치에서의 스피드 향상을 위한 회로 |
| US5508644A (en) * | 1994-09-28 | 1996-04-16 | Motorola, Inc. | Sense amplifier for differential voltage detection with low input capacitance |
| US5802004A (en) * | 1996-01-19 | 1998-09-01 | Sgs-Thomson Microelectronics, Inc. | Clocked sense amplifier with wordline tracking |
| US5691950A (en) * | 1996-01-19 | 1997-11-25 | Sgs-Thomson Microelectronics, Inc. | Device and method for isolating bit lines from a data line |
| US5619466A (en) * | 1996-01-19 | 1997-04-08 | Sgs-Thomson Microelectronics, Inc. | Low-power read circuit and method for controlling a sense amplifier |
| US5848018A (en) * | 1996-01-19 | 1998-12-08 | Stmicroelectronics, Inc. | Memory-row selector having a test function |
| US5883838A (en) * | 1996-01-19 | 1999-03-16 | Stmicroelectronics, Inc. | Device and method for driving a conductive path with a signal |
| US5745432A (en) * | 1996-01-19 | 1998-04-28 | Sgs-Thomson Microelectronics, Inc. | Write driver having a test function |
| US5845059A (en) * | 1996-01-19 | 1998-12-01 | Stmicroelectronics, Inc. | Data-input device for generating test signals on bit and bit-complement lines |
| KR100482405B1 (ko) | 2002-11-01 | 2005-04-14 | 삼성전자주식회사 | 계층구조의 데이터 입출력 라인을 갖는 반도체 메모리장치및 그 프리차지방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS61271690A (ja) * | 1985-05-27 | 1986-12-01 | Matsushita Electric Ind Co Ltd | 半導体メモリの読み出し回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1989-01-05 JP JP64000183A patent/JPH02244494A/ja active Pending
Patent Citations (2)
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Also Published As
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|---|---|
| KR910003605B1 (ko) | 1991-06-07 |
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