KR100206928B1 - 반도체 메모리의 데이타라인 등화 제어회로 - Google Patents

반도체 메모리의 데이타라인 등화 제어회로 Download PDF

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Abstract

본 발명은 반도체 메모리 셀의 데이타라인을 등화시키는 기술에 관한 것으로, 종래의 반도체 메모리의 데이타 입출력 제어회로에 있어서는 컬럼계 어드레스에 의한 데이타 출력시 어드레스전이검출신호를 기준으로 하여 등화제어신호가 공급되므로 등화 완료시간이 어드레스전이검출신호의 구간만큼 지연되고, 이에 의해 데이타 출력시간이 그만큼 지연되어 처리속도가 지연되는 결함이 있고, 비트라인과 입출력라인을 단속하는 스위치부가 불필요하게 오랫동안 연결되는 구조로 되어 있어 전류가 많이 소모되는 결함이 있었다.
따라서, 본 발명은 이를 해결하기 위하여, 메모리 셀에 기록된 데이타를 센싱하여 비트라인(B/L) 및 입출력라인(I/O)을 통해 외부로 출력하거나 그 반대의 경로를 통해 데이타를 기록하는 반도체 메모리의 데이타 입출력회로에 있어서, 상기 입출력라인(I/O)에 접속된 메인앰프의 출력신호를 피드백받아 피드백신호를 생성하는 피드백수단과; 상기 피드백신호의 제어를 받아 입출력라인을 자체적으로 등화시키는 등화수단과; 상기 피드백신호의 제어를 받아 비트라인과 입출력라인을 선택적으로 연결하는 스위치수단을 포함하여 구성된 것이다.

Description

반도체 메모리의 데이타라인 등화 제어회로
제1도는 일반적인 반도체 메모리의 데이타 입출력 제어회로에 대한 블록도.
제2a도 내지 2i도는 제1도 각부의 파형도.
제3도는 직접 센싱방식의 일반적인 데이타라인 등화 제어 블록도.
제4도는 본 발명 반도체 메모리의 데이타라인 등화 제어회로에 대한 블록도.
제5도는 제4도에서 등화기의 상세 회로도.
제6도는 제4도에서 메인앰프부(40A)의 상세 회로도.
제7도는 제6도에서 피드백부의 상세 회로도.
제8a도 내지 8m도는 제4도 각부의 파형도.
제9도는 직접 센싱방식의 반도체 메모리의 데이타 입출력회로에 적용되는 예를 보인 본 발명의 다른 실시 예시도.
* 도면의 주요부분에 대한 부호의 설명
41 : 메모리 셀 42 : 센스앰프
43A : 제1스위치부 43B : 제2스위치부
44A, 44B : 등화기 45 : 프리챠지부
46 : 메인앰프 47 : 피드백부
48 : 데이타 래치부 49 : 데이타 출력버퍼
본 발명은 반도체 메모리 셀의 데이타라인을 등화(Equalize)시키는 기술에 관한 것으로, 특히 어드레스전이검출신호 구간만큼 데이타의 출력시간이 지연되는 것을 방지하기 위해 메인 앰프의 피드백신호를 이용하여 데이타라인을 자체적으로 등화 시키는데 적당하도록한 반도체 메모리의 데이타라인 등화 제어회로에 관한 것이다.
제1도는 일반적인 반도체 메모리의 데이타 입출력 제어회로에 대한 블록도로서 이에 도시한 바와 같이, 비트라인(B/L)을 통해 메모리 셀(11)에 입출력되는 데이타를 센싱하여 적정 레벨로 증폭하는 센스앰프(12)와; 스위치신호(YS)의 제어하에 상기 비트라인(B/L)을 입출력라인(I/O)에 선택적으로 연결하는 스위치부(13)와; 메인앰프제어신호(MAC)의 제어하에 상기 입출력라인(I/O)을 통해 공급되는 신호를 소정 레벨로 증폭하는 메인앰프(16)와; 상기 메인앰프(16)의 전,후단의 입출력라인(I/O)에 접속되어 등화제어신호(EQC)의 제어하에 그 입출력라인(I/O)을 등화시키는 등화기(14A),(14B)와; 프리챠지제어신호(PCS)의 제어를 받아 상기 입출력라인(I/O)을 전원단자전압(Vcc)레벨로 프라챠지시키는 프리챠지부(15)와; 상기 메인앰프(16)에서 출력되는 데이타를 래치하는 데이타 래치부(17) 및 그 래치된 데이타를 외부로 인터페이스하는데 적당하도록 처리하는 데이타 출력버퍼(18)로 구성된 것으로, 이의 작용을 제2도를 참조하여 설명하면 다음과 같다.
통상적으로, 반도체 메모리 장치의 데이타 입출력 장치에 있어서, RAS계(Row Address Strobe) 회로에 의해 워드라인(W/L)이 구동되어 메모리 셀(11)에 데이타가 기록(Write)되거나 이미 기록된 데이타가 리드(Read)되고, 이렇게 리드 또는 라이트되는 데이타가 비트라인(B/L)을 통해 센스앰프(12)에서 센싱된다.
또한, 컬럼계(CAS : Column Address Strobe) 어드레스신호가 칩내에 공급되면 컬럼계 어드레스가 변경되었음을 알리는 어드레스전이검출신호(ATD)가 발생되고, 이 신호를 기준으로 데이타의 리드/라이트동작이 수행되는데, 예로써, 제2도의 타이밍도를 참조하여 메모리 셀(11)에 기록된 데이타의 리드과정을 설명하면 하기와 같다.
제2도의 (c)와 같이 어드레스신호(ADD)가 변경되면 제2도의 (d)에서와 같이 어드레스전이검출신호(ATD)가 로우로 인에이블되고, 이때, 등화기(14A),(14B)에 제2도의 (e)와 같은 등화제어신호(EQC)가 공급되어 그 등화기(14A),(14B)가 구동되므로 이에 의해 입출력라인(I/O)이 제2도의 (g)의 전반부와 같이 전원단자전압(Vcc)의 레벨로 등화된다.
또한, 상기 등화제어신호(EQC)가 로우로 인에이블된 후 스위치부(13)에 제2도의 (f)와 같이 스위치신호(YS)가 하이로 공급되어 엔모스(NM12),(NM13)가 온되므로 이에 의해 상기 비트라인(B/L)이 입출력라인(I/O)에 연결되고, 제2도의 (i)와 같이 메인앰프제어신호(MAC)가 하이로 공급되어 메인앰프(16)가 인에이블된다.
이와 같이 일련의 등화과정이 종료된 후 상기 워드라인(W/L) 에 하이신호가 공급되어 캐패시터(C11)에 기록된 데이타가 엔모스(NM11)및 비트라인(B/L)을 통해 센스앰프(12)에 전달되고, 그 센스앰프(12)에 의해 센싱된 신호가 상기 스위치부(13)를 통해 상기 입출력라인(I/O)에 전달되어 이 입출력라인(I/O)의 전위가 제2도 (g)의 후반부에서와 같이 소정 레벨로 벌어지게 된다.
이때, 메인앰프(16)는 상기 입출력라인(I/O)을 통해 입력되는 신호를 지정된 레벨로 증폭하여 출력하게 되고, 그 메인앰프(16)에서 출력되는 데이타가 데이타래치부(17)에 래치된 후 데이타 출력버퍼(18)를 통해 외부로 인터페이스하는데 적당한 수준으로 처리되어 이로부터 제2도의 (j)와 같은 최종의 출력데이타(Dout)가 발생된다.
여기서, 컬럼계 어드레스에 의한 데이타 출력시 상기 어드레스전이검출신호(ATD)와 컬럼어드레스신호의 디코딩에 의해 스위칭신호(YS)가 생성되어 상기 스위치부(13)에 공급된다. 또한, 상기 각 등화기(14A),(14B)에 공급되는 등화제어 신호(EQC)는 상기 어드레스검출신호(ATD)를 기준으로 생성되므로 부득이 등화완료시간이 제2도의 (g)에서와 같이 소정의 지연시간(t=ATD)을 갖게 되고, 이로 인하여 데이타(Dout)의 출력시간도 그만큼 지연되어 출력된다.
한편, 제3도는 데이타를 직접 센싱하는 또 다른 종래의 데이타라인 등화 제어회로를 보인 것으로, 제1도와 비교해 볼 때, 비트라인(B/L)의 신호가 엔모스(NM12),(NM13)의 게이트신호로 공급하고, 스위치신호(YS)를 이용하여 그 엔모스(NM12),(NM13)의 소오스 공통접속점과 접지단(Vss)사이에 접속된 엔모스(NM14)를 스위칭하는 방식으로 비트라인(B/L)과 입출력라인(I/O)을 연결한다는 것이 다르며, 나머지 부분의 동작과정은 제1도와 동일하다.
이와 같이 종래의 반도체 메모리의 데이타 입출력 제어회로에 있어서는 컬럼계 어드레스에 의한 데이타 출력시 어드레스전이검출신호를 기준으로 하여 등화제어신호가 공급되므로 등화 완료시간이 어드레스검출신호의 구간만큼 지연되고, 이에 의해 데이타 출력시간이 그만큼 지연되는 결함이 있었다. 또한, 비트라인과 입출력라인을 단속하는 스위치부가 불필요하게 오랫동안 연결되는 구조로 되어 있어 전류가 많이 소모되는 결함이 있었다. 또한, 회로구성이 특성상 어드레스 장애신호(glitch)에 취약하여 시스템이 불안정하게 동작되는 결함이 있고, 이를 방지하기 위해 정적 스위칭방법(Static Y-Switch)을 이용한 등화수단이 제안되었으나 이와 같은 경우 추가적인 전류소모를 감수해야만 되었다.
따라서, 본 발명의 목적은 메인 앰프의 피드백신호를 이용하여 데이타 입출력라인을 자체적으로 등화시키고, 비트라인과 데이타 입출력라인의 접속을 제어하는 반도체 메모리의 데이타라인 등화 제어회로를 제공함에 있다.
상기의 목적을 달성하기 위한 본 발명 반도체 메모리의 데이타라인 등화 제어회로는 메모리 셀에 기록된 데이타를 센싱하여 비트라인(B/L) 및 입출력라인(I/O)을 통해 외부로 출력하거나 그 반대의 경로를 통해 데이타를 기록하는 반도체 메모리의 데이타 입출력회로에 있어서, 상기 입출력라인(I/O)에 접속된 메인 앰프의 출력신호를 피드백받아 피드백신호를 생성하는 피드백수단과; 상기 피드백신호의 제어를 받아 입출력라인을 자체적으로 등화시키는 등화수단과; 상기 피드백신호의 제어를 받아 비트라인과 입출력라인과 선택적으로 연결하는 스위치수단을 포함하여 구성된다.
제4도는 상기의 목적을 달성하기 위한 본 발명 반도체 메모리의 데이타라인 등화 제어회로에 대한 일실시 예시 블록도로서 이에 도시한 바와 같이, 비트라인(B/L)을 통해 메모리 셀(11)에 입출력되는 데이타를 센싱하여 적정 레벨로 증폭하는 센스앰프(42)와; 스위치신호(YS)의 제어하에 상기 비트라인(B/L)을 제2스위치부(43B)의 입력단에 선택적으로 연결하는 제1스위치부(43A)와; 피드백신호(FB3)의 제어하에 상기 제1스위치부(43A)의 출력단을 입출력라인(I/O)에 선택적으로 연결하는 제2스위치부(43B)와; 피드백신호(FB2)의 제어를 받아 상기 입출력라인(I/O)을 전원단자전압(Vcc)레벨로 프리챠지시키는 프리챠지부(45)와; 메인앰프제어신호(MAC)의 제어하에 상기 입출력라인(I/O)을 통해 공급되는 신호를 소정 레벨로 증폭하는 메인앰프(46)와; 상기 메인앰프(46)의 전,후단의 입출력라인(I/O)에 접속되어 피드백신호(FB1), 등화제어신호(EQC)의 제어하에 그 입출력라인(I/O)을 등화시키는 등화기(44A),(44B)와; 상기 메인앰프(46)의 출력신호(a/b)와 라이트인에이블계 신호(WES)를 논리조합하여 상기 피드백신호(FB1),(FB2)를 생성하고, 그 출력신호(a/b) 및 라이트인에이블계 신호(WES), 어드레스전이검출신호(ATD)를 논리조합하여 상기 피드백신호(FB3)를 생성하는 피드백부(47)와; 상기 메인앰프(46)에서 출력되는 데이타를 래치하는 데이타 래치부(48) 및 그 래치된 데이타를 외부로 인터페이스하는데 적당하도록 처리하는 데이타 출력버퍼(49)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제5도 내지 제9도를 참조하여 상세히 설명하면 다음과 같다.
RAS계 회로에 의해 워드라인(W/L)이 구동되어 메모리 셀(41)에 데이타가 기록(Write)되거나 이미 기록된 데이타가 리드(Read)되고, 이렇게 리드 또는 라이트되는 데이타가 비트라인(B/L)을 통해 센스앰프(42)에서 센싱되는데, 예로써, 제8도의 타이밍도를 참조하여 상기 메모리 셀(41)에 기록된 데이타의 리드과정을 설명하면 다음과 같다.
컬럼계 어드레스신호가 칩내에 공급되면 컬럼계 어드레스가 변경되었음을 알리는 어드레스전이검출신호(ATD)가 제8도의 (d)에서와 같이 로우로 인에이블되고, 피드백부(47)에서는 이 신호(ATD)를 기준으로 제8도의 (e)와 같은 등화제어신호(EQB), 제8도의 (h)와 같은 메인앰프제어신호(MAC), 제8도의 (f)와 같은 피드백신호(FB3)를 생성한다.
즉, 제8도의 (e)와 같은 등화제어신호(EQB)에 의해 등화기(44B)가 구동되어 메인앰프(46)이 출력단에서 출력되는 제8도의 (j)와 같은 신호(a/b)가 후술할 제7도와 같은 피드백부(47)의 입력신호로 공급되어 그 피드백부(47)에서 제8도의 (f),(k),(l)와 같은 타이밍으로 각각의 피드백신호(FB3),(FB1),(FB2)가 출력되고, 그 피드백신호(FB1)에 의해 등화기(44A)가 구동되어 입출력라인(I/O)이 자체적으로 등화된다.
또한, 필요에 따라 상기 피드백신호(FB2)를 프리챠지부(45)의 구동신호로 공급하여 상기 입출력라인(I/O)을 전원단자전압(Vcc) 레벨로 프리챠지시킬 수 있다.
한편, 컬럼계 어드레스신호에 의해서 생성된 제8도의 (g)와 같은 스위치신호(YS)가 제1스위치부(43A)에 공급되어 엔모스(NM42),(NM43)가 각기 온되므로 비트라인(B/L)이 그 제1스위치부(43A)를 통해 제2스위치부(43B)의 입력단에 연결되는데, 상기의 설명에서와 같이 어드레스전이검출신호(ATD)에 의해 곧바로 피드백신호(FB3)가 생성되고, 이 피드백신호(FB3)가 제2스위치부(43B)의 스위치신호로 공급되어 엔모스(NM44),(NM45)가 온되므로 비트라인(B/L)과 입력라인(I/O)이 연결된다.
상기에서는 제1스위칭부(43A)와 제2스위치부(43B)를 모두 사용하는 것을 예로하여 설명하였으나, 상기 피드백신호(FB3)를 상기 스위치신호(YS)의 코딩신호로 사용함으로써 그 제2스위치부(43B)를 사용하지 않고 제1스위치부(43A)만을 사용하여 두개의 스위치부(43A),(43B)를 모두 사용할때와 동일한 효과를 얻을 수 있다.
결국, 상기의 설명에서와 같이 입출력라인(I/O)이 피드백신호(FB1)에 의해 자체적으로 등화되므로 비트라인(B/L)을 통해 출력되는 신호가 종래에서와 같이 소정의 지연시간(t)을 갖지 않고 입출력라인(I/O)에 로드된다. 또한, 상기의 스위치신호(YS)가 단지 어드레스신호에 의해서 생성되므로 아주 짧은 주기의 장해성(glitch) 어드레스전이검출신호(ATD)에 의해 페일(fail)이 발생되지 않는다.
이와 같은 일련의 등화 및 연결과정이 수행되면 즉, 피드백신호(FB1), 등화제어신호(EQB)에 의해 상기 등화기(44A),(44B)가 구동되어 입출력라인(I/O)이 자체적으로 등화되고 스위치신호(YS) 및 피드백신호(FB3)에 의해 제1스위치부(43A) 및 제2스위치부(43B)가 구동되면, 워드라인신호(W/L)에 의해 메모리 셀(41)에 기록된 데이타가 리드되어 센스앰프(42)에서 소정레벨로 증폭된 후 비트라인(B/L), 제1스위치부(43A) 및 제2스위치부(43B), 입출력라인(I/O)을 순차적으로 통해 메인앰프(46)에 전달된다.
이에 따라 상기 메인앰프(46)에 입력된 신호는 제6도에서와 같이 상기 메인앰프제어신호(MAC)에 의해 구동되는 연산증폭기(OP61,OP62)를 통해 1차적으로 증폭된 후 다시 연산증폭기(OP63,OP64)를 통해 2차적으로 증폭되어 데이타 래치부(48)에 래치되고, 다시 데이타 출력버퍼(49)를 통해 외부로 인터페이스하는데 적당하도록 증폭처리된다.
한편, 제5도는 제4도에서 등화기(44A)의 상세회로를 보인 것으로, 상기의 설명에서와 같이 하이로 공급되는 피드백신호(FB1)가 피모스(PM51),(PM52,PM53)의 게이트에 공급되어 그들이 각기 온되어 입출력라인(I/O)이 등화된다.
한편, 제7도는 제4도에서 피드백부(47)의 상세회로를 보인 것으로, 상기 메인앰프(46)의 출력신호(a/b)가 낸드게이트(ND71)를 통해 낸드조합된 후 낸드게이트(ND72)에서 라인트인에이블계 신호(WES)와 낸드조합되고, 이 낸드게이트(ND72)의 출력신호가 직접 낸드게이트(ND73)의 타측 입력으로 공급되어 지연기(D71) 및 인버터(I72)를 통해 공급되는 일측입력신호와 낸드조합된 후 상기 피드백신호(FB1)로 출력되고, 다시 인버터(I73)를 통해서는 반전되어 상기 피드백신호(FB2)로 출력된다.
상기 낸드게이트(ND71)의 출력신호가 직접 낸드게이트(ND74)의 일측 입력으로 공급되어 지연기(D72) 및 인버터(I74)를 통해 공급되는 타측입력신호와 낸드조합된 후 낸드게이트(ND75)의 일측입력신호로 공급된다. 또한, 라이트인에이블계 신호(WES) 및 어드레스전이검출신호(ATD)가 낸드게이트(ND77)와 RS플립플롭 형태로 결합된 낸드게이트(ND76)의 입력신호로 공급되고, 이의 출력신호가 직접 상기 낸드게이트(ND75)의 타측입력으로 공급되고, 다른 한편으로는 낸드게이트(ND78)의 일측 입력으로 공급되어 지연기(D73) 및 인버터(I76)를 통해 공급되는 타측입력신호와 낸드조합된 후 상기 낸드게이트(ND77)의 입력신호로 공급된다. 상기 낸드게이트(ND75)에서 낸드조합된 두 입력신호가 인버터(I75)를 통해 상기 피드백신호(FB3)로 출력된다.
참고로, 상기 지연기(D71),(D72),(D73)는 출력펄스폭을 확장하기 위해 사용된 것이다.
한편, 제9도는 직접 센싱방식의 데이타 입출력회로에 적용되는 본 발명의 다른 실시예를 보인 것으로, 이에 도시한 바와 같이, 제1스위치부(93A)와 연결되는 입출력라인(I/O)측에 제2스위치부(93B)를 추가로 접속하고, 상기 제4도에서와 같이 피드백부(97)에서 출력되는 피드백신호(FB3)를 이용하여 그 제2스위치부(93B)의 스위칭 을 제어함으로써 종래에서와 같이 제1스위치부(93A)의 구동에 의해 불필요하게 오랜 시간동안 비트라인(B/L)과 입출력라인(I/O)이 접속된 상태로 방치되는 것을 방지할 수 있어 절전효과를 얻을 수 있게 된다.
이상에서 상세히 설명한 바와 같이, 본 발명은 메인 앰프의 피드백신호를 이용하여 데이타 입출력라인을 자체적으로 등화시키고, 비트라인과 데이타 입출력라인의 접속을 제어함으로써 데이타의 입출력 속도를 향상시키고 절전을 도모할 수 있으며, 더욱이 어드레스 장애신호에 의해 시스템이 불안정하게 동작하는 것을 방지할 수 있는 효과가 있다.

Claims (6)

  1. 메모리 셀에 기록된 데이타를 센싱하여 비트라인(B/L) 및 입출력라인(I/O)을 통해 외부로 출력하거나 그 반대의 경로를 통해 데이타를 기록하는 반도체 메모리의 데이타 입출력회로에 있어서, 상기 입출력라인(I/O)에 접속된 메인앰프(46)의 출력신호를 피드백받아 피드백신호(FB1-FBS)를 생성하는 피드백부(47)와; 상기 피드백신호(FB1)의 제어를 받아 입출력라인(I/O)을 등화시키는 등화기(44A)를 포함하여 구성한 것을 특징으로 하는 반도체 메모리의 데이타라인 등화 제어회로.
  2. 제1항에 있어서, 상기 피드백신호(FB3)의 제어를 받아 비트라인(B/L)과 입출력라인(I/O)을 선택적으로 연결하는 제2스위치부(43B)를 더 포함하여 구성한 것을 특징으로 하는 반도체 메모리의 데이타라인 등화 제어회로.
  3. 제1항에 있어서, 상기 피드백신호(FB2)의 제어를 받아 입출력라인(I/O)을 프리챠지시키는 프리챠지부(45)를 더 포함하여 구성한 것을 특징으로 하는 반도체 메모리의 데이타라인 등화 제어회로.
  4. 제1항에 있어서, 피드백부(47)는 상기 메인앰프(46)의 출력단자(a/b)를 낸드게이트(ND71)를 통해 일측입력단자에 라이트인에이블계신호(WES)가 공급되는 낸드게이트(ND72)의 타측입력단자에 접속하여 이의 출력단자를 직접 낸드게이트(ND73의 타측입력단자에 접속하고 지연기(D71) 및 인버터(I72)를 통해서는 그 낸드게이트(ND73)의 일측입력단자에 접속하며, 그 낸드게이트(ND73)의 출력단자를 직접 피드백신호단자(FB1)에 접속하고 인버터(I73)를 통해서는 피드백신호단자(FB2)에 접속하고, 상기 낸드게이트(ND71)의 출력단자를 직접 낸드게이트(ND74)의 일측입력단자에 접속하고 지연기(D72) 및 인버터(I74)를 통해서는 그 낸드게이트의(ND74)의 타측입력단자에 접속하며, 낸드게이트(ND77)와 결합되어 RS플립플롭을 구성하고 라이트인에이블계 신호(WES) 및 어드레스전이검출신호(ATD)를 입력으로 하는 낸드게이트(ND76)의 출력단자와 상기 낸드게이트(ND74)의 출력단자를 낸드게이트(ND75)의 입력단자에 접속하여 이의 출력단자를 인버터(I75)를 통해 피드백신호단자(FB3)에 접속하여 구성한 것을 특징으로 하는 반도체 메모리의 데이타라인 등화 제어회로.
  5. 메모리 셀에 기록된 데이타를 센싱하여 비트라인(B/L) 및 입출력라인(I/O)을 통해 외부로 출력하거나 그 반대의 경로를 통해 데이타를 기록하는 직접 센싱형 반도체 메모리의 데이타 입출력회로에 있어서, 상기 입출력라인(I/O)에 접속된 메인앰프(96)의 출력신호를 피드백받아 피드백신호(FB1-FBS)를 생성하는 피드백부(97)와; 상기 피드백신호(FB1)의 제어를 받아 입출력라인(I/O)을 등화시키는 등화기(94A)를 포함하여 구성한 것을 특징으로 하는 반도체 메모리의 데이타라인 등화 제어회로.
  6. 제5항에 있어서, 상기 피드백신호(FB1)의 제어를 받아 비트라인(B/L)과 입출력라인(I/O)을 선택적으로 연결하는 제2스위치부(93B)를 더 포함하여 구성한 것을 특징으로 하는 반도체 메모리의 데이타라인 등화 제어회로.
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