JPH04229483A - Ｓａｍデータアクセス方法およびｓａｍデータアクセス回路 - Google Patents
Ｓａｍデータアクセス方法およびｓａｍデータアクセス回路Info
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- JPH04229483A JPH04229483A JP3164520A JP16452091A JPH04229483A JP H04229483 A JPH04229483 A JP H04229483A JP 3164520 A JP3164520 A JP 3164520A JP 16452091 A JP16452091 A JP 16452091A JP H04229483 A JPH04229483 A JP H04229483A
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- 238000001514 detection method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 20
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- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- USNBCAPIYYPNGO-UHFFFAOYSA-N Decodine Natural products C12=C(O)C(OC)=CC=C2C(N2CCCCC2C2)CC2OC(=O)CCC2=CC=C(O)C1=C2 USNBCAPIYYPNGO-UHFFFAOYSA-N 0.000 description 1
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- 238000005259 measurement Methods 0.000 description 1
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- G—PHYSICS
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- G06F13/14—Handling requests for interconnection or transfer
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、低い動作電流を有する
直列アクセスメモリ（Ｓｅｒｉａｌ−Ａｃｃｅｓｓｅｄ
Ｍｅｍｏｒｙ，以下「ＳＡＭ」という）データアク
セス方法およびＳＡＭデータアクセス回路に係り、特に
、データを感知する時期とデータを外部から出力する時
期とを分離してピーク電流を減少させることができ、直
列アクセスの際の不要な電流の消費を防止して動作電流
を減少させることができるＳＡＭデータアクセス方法お
よびＳＡＭデータアクセス回路に関する。
直列アクセスメモリ（Ｓｅｒｉａｌ−Ａｃｃｅｓｓｅｄ
Ｍｅｍｏｒｙ，以下「ＳＡＭ」という）データアク
セス方法およびＳＡＭデータアクセス回路に係り、特に
、データを感知する時期とデータを外部から出力する時
期とを分離してピーク電流を減少させることができ、直
列アクセスの際の不要な電流の消費を防止して動作電流
を減少させることができるＳＡＭデータアクセス方法お
よびＳＡＭデータアクセス回路に関する。
【０００２】
【従来の技術】一般に、デュアルポートダイナミックＲ
ＡＭにおいては、第１ポートはノーマルダイナミックＲ
ＡＭと同一な構造を有し、第２ポートは直列データレジ
スタおよびこのデータを直列に入出力させる回路から構
成されている。
ＡＭにおいては、第１ポートはノーマルダイナミックＲ
ＡＭと同一な構造を有し、第２ポートは直列データレジ
スタおよびこのデータを直列に入出力させる回路から構
成されている。
【０００３】
【発明が解決しようとする課題】しかしながら、かかる
デュアルポートダイナミックＲＡＭは、通常のノーマル
ダイナミックＲＡＭとは異なり、互いに独立的にデータ
の出力が可能であり、デュアルポートでデータのアクセ
スが行なわれるために電力の消費は、ノーマルダイナミ
ックＲＡＭよりずっと多くなる。
デュアルポートダイナミックＲＡＭは、通常のノーマル
ダイナミックＲＡＭとは異なり、互いに独立的にデータ
の出力が可能であり、デュアルポートでデータのアクセ
スが行なわれるために電力の消費は、ノーマルダイナミ
ックＲＡＭよりずっと多くなる。
【０００４】そのため、デュアルポートダイナミックＲ
ＡＭはノーマルダイナミックＲＡＭより電力の消費面に
おいて、不都合を有しないためには最小の消費電力でデ
ータをアクセスしなければならない。
ＡＭはノーマルダイナミックＲＡＭより電力の消費面に
おいて、不都合を有しないためには最小の消費電力でデ
ータをアクセスしなければならない。
【０００５】本発明の目的は、データを感知する時期と
データを出力する時期とを分離して、電力の消費を減少
させることができるＳＡＭデータアクセス方法およびＳ
ＡＭデータアクセス回路を提供することである。
データを出力する時期とを分離して、電力の消費を減少
させることができるＳＡＭデータアクセス方法およびＳ
ＡＭデータアクセス回路を提供することである。
【０００６】
【課題を解決するための手段】前記のような目的を達成
するために請求項１に記載の本発明のＳＡＭデータアク
セス方法は、ＲＡＭポートメモリアレイから伝送ゲート
を通じてＳＡＭポートメモリアレイに印加貯蔵されてい
るデータをアクセスするＳＡＭデータアクセス方法にお
いて、直列カウントクロック信号ＳＣの３／２サイクル
前の立ち下がりエッジでは、ＳＡＭポートメモリアレイ
からデータを感知してパイプライン方式の２段バッファ
の第１段に貯蔵し、直列カウントクロック信号ＳＣの半
サイクルの前に立ち下がりエッジでは、前記２段バッフ
ァの第１段に貯蔵されているデータを第２段で伝送貯蔵
し、直列カウントクロック信号ＳＣの立ち上がりエッジ
では、第２段に貯蔵されているデータを出力することを
特徴とする。
するために請求項１に記載の本発明のＳＡＭデータアク
セス方法は、ＲＡＭポートメモリアレイから伝送ゲート
を通じてＳＡＭポートメモリアレイに印加貯蔵されてい
るデータをアクセスするＳＡＭデータアクセス方法にお
いて、直列カウントクロック信号ＳＣの３／２サイクル
前の立ち下がりエッジでは、ＳＡＭポートメモリアレイ
からデータを感知してパイプライン方式の２段バッファ
の第１段に貯蔵し、直列カウントクロック信号ＳＣの半
サイクルの前に立ち下がりエッジでは、前記２段バッフ
ァの第１段に貯蔵されているデータを第２段で伝送貯蔵
し、直列カウントクロック信号ＳＣの立ち上がりエッジ
では、第２段に貯蔵されているデータを出力することを
特徴とする。
【０００７】また、請求項２に記載の本発明のＳＡＭデ
ータアクセス方法は、データの感知動作は、直列カウン
トクロック信号ＳＣにより直列アドレス信号ＳＡＤＤＲ
ｉを発生する段階と、直列アドレス信号ＳＡＤＤＲｉを
デコーディングしてカラムプリデコードアドレスＰＳＡ
ｉを出力する段階と、前記カラムプリデコードアドレス
ＰＳＡｉをデコードし、入出力ゲートをゲートしてＳＡ
Ｍポートメモリアレイからデータを選択する段階と、前
記直列アドレス発生動作の時からＳＡＭポートメモリア
レイより選択されたデータを増幅するまでの動作をモデ
リングしてトラック信号を出力する段階と、前記トラッ
ク信号により、感知されたデータを増幅させる段階と、
からなることを特徴とする。
ータアクセス方法は、データの感知動作は、直列カウン
トクロック信号ＳＣにより直列アドレス信号ＳＡＤＤＲ
ｉを発生する段階と、直列アドレス信号ＳＡＤＤＲｉを
デコーディングしてカラムプリデコードアドレスＰＳＡ
ｉを出力する段階と、前記カラムプリデコードアドレス
ＰＳＡｉをデコードし、入出力ゲートをゲートしてＳＡ
Ｍポートメモリアレイからデータを選択する段階と、前
記直列アドレス発生動作の時からＳＡＭポートメモリア
レイより選択されたデータを増幅するまでの動作をモデ
リングしてトラック信号を出力する段階と、前記トラッ
ク信号により、感知されたデータを増幅させる段階と、
からなることを特徴とする。
【０００８】また、請求項３に記載のＳＡＭデータアク
セス方法は、ＳＡＭから感知されたデータが入出力ライ
ンを通じて入出力感知増幅器に印加されるとき、入出力
感知増幅器が入出力ラインを完全にデベロプさせるに十
分な時間の間だけ入出力ラインを開け、残りの期間の間
はプリチャージさせ、入出力ラインをゲートするための
デコード動作もディスエーブルさせる段階を含んで消費
電流を抑制させることを特徴とする。
セス方法は、ＳＡＭから感知されたデータが入出力ライ
ンを通じて入出力感知増幅器に印加されるとき、入出力
感知増幅器が入出力ラインを完全にデベロプさせるに十
分な時間の間だけ入出力ラインを開け、残りの期間の間
はプリチャージさせ、入出力ラインをゲートするための
デコード動作もディスエーブルさせる段階を含んで消費
電流を抑制させることを特徴とする。
【０００９】また、請求項４に記載のＳＡＭデータアク
セス回路は、直列カウントクロック信号を受けて直列ア
ドレスＳＡＤＤＲｉを出力する直列カウンタと、入出力
ゲートを選択するカラムデコーダ１ 〜５Ｎ と、入出
力ゲートおよび入出力ラインを通じて印加されるデータ
を増幅する入出力感知増幅器と、感知増幅器を通じて増
幅されたデータを入出力パッドに印加するためのデータ
出力バッファとからなるＳＡＭデータアクセス回路にお
いて、前記直列カウタンから出力される直列アドレスＳ
ＡＤＤＲｉを入力し、前記カラムデコーダ選択用信号を
出力するカラムプリデコーダと、直列カウントクロック
信号ＳＣを入力してカラムプリデコーダにイネーブル信
号を出力し、トラック回路のトラック検出信号ＴＲＡＣ
Ｋを入力してカラムプリデコーダにディスエーブル信号
ＳＤＤを出力する直列デコードディスエーブル回路と、
直列カウントクロック信号ＳＣを入力してＳＡＭポート
メモリアレイからデータが入出力感知増幅器に印加され
るまでの信号パスのレイアウトと同一にレイアウトを構
成して、入出力感知増幅器を制御するためのトラック信
号ＴＲＡＣＫを発生するトラック回路と有することを特
徴とする。
セス回路は、直列カウントクロック信号を受けて直列ア
ドレスＳＡＤＤＲｉを出力する直列カウンタと、入出力
ゲートを選択するカラムデコーダ１ 〜５Ｎ と、入出
力ゲートおよび入出力ラインを通じて印加されるデータ
を増幅する入出力感知増幅器と、感知増幅器を通じて増
幅されたデータを入出力パッドに印加するためのデータ
出力バッファとからなるＳＡＭデータアクセス回路にお
いて、前記直列カウタンから出力される直列アドレスＳ
ＡＤＤＲｉを入力し、前記カラムデコーダ選択用信号を
出力するカラムプリデコーダと、直列カウントクロック
信号ＳＣを入力してカラムプリデコーダにイネーブル信
号を出力し、トラック回路のトラック検出信号ＴＲＡＣ
Ｋを入力してカラムプリデコーダにディスエーブル信号
ＳＤＤを出力する直列デコードディスエーブル回路と、
直列カウントクロック信号ＳＣを入力してＳＡＭポート
メモリアレイからデータが入出力感知増幅器に印加され
るまでの信号パスのレイアウトと同一にレイアウトを構
成して、入出力感知増幅器を制御するためのトラック信
号ＴＲＡＣＫを発生するトラック回路と有することを特
徴とする。
【００１０】また、請求項５に記載のＳＡＭデータアク
セス回路は、前記トラック回路は、直列カウントクロッ
ク信号ＳＣを入力して直列カウンタの出力をプリデコー
ドし、カラムプリデコーダの出力信号をカラムプリデコ
ーダ５１ 〜５Ｎ に入力して入出力ゲートを選択して
、ＳＡＭデータが入出力ラインを通じて入出力感知増幅
器に印加されるまでの時間をモデリングして、感知され
たデータが入出力感知増幅器に印加されるとき、入出力
感知増幅器と直列デコードディスエーブル回路およびカ
ラムプリデコーダにトラック信号ＴＲＡＣＫを出力する
ことを特徴とする。
セス回路は、前記トラック回路は、直列カウントクロッ
ク信号ＳＣを入力して直列カウンタの出力をプリデコー
ドし、カラムプリデコーダの出力信号をカラムプリデコ
ーダ５１ 〜５Ｎ に入力して入出力ゲートを選択して
、ＳＡＭデータが入出力ラインを通じて入出力感知増幅
器に印加されるまでの時間をモデリングして、感知され
たデータが入出力感知増幅器に印加されるとき、入出力
感知増幅器と直列デコードディスエーブル回路およびカ
ラムプリデコーダにトラック信号ＴＲＡＣＫを出力する
ことを特徴とする。
【００１１】
【作用】請求項１から請求項３に記載のＳＡＭデータア
クセス方法に従って請求項４および請求項５に記載のＳ
ＡＭデータアクセス回路を動作させることにより、デー
タを感知する時期とデータを出力する時期とを分離して
、電力の消費を減少させることができる。
クセス方法に従って請求項４および請求項５に記載のＳ
ＡＭデータアクセス回路を動作させることにより、デー
タを感知する時期とデータを出力する時期とを分離して
、電力の消費を減少させることができる。
【００１２】
【実施例】以下、本発明の実施例を添付図面に基づいて
詳細に説明する。
詳細に説明する。
【００１３】図１はデュアルポートダイナミックＲＡＭ
において、データを感知出力する時期を示すタイミング
図であって、従来は、図１（Ａ）で示す直列カウントク
ロック信号（Ｓｅｒｉａｌ Ｃｏｕｎｔｉｎｇ，ＳＣ
）の立ち上がりエッジでデータを感知するとともに出力
するため、データの感知動作と出力動作とが重畳される
部分、すなわち、ＳＣクロック信号の立ち上がりエッジ
では、図２の実線で示すように、電流のピークが重畳さ
れてピーク電流が増加されるという問題があった。
において、データを感知出力する時期を示すタイミング
図であって、従来は、図１（Ａ）で示す直列カウントク
ロック信号（Ｓｅｒｉａｌ Ｃｏｕｎｔｉｎｇ，ＳＣ
）の立ち上がりエッジでデータを感知するとともに出力
するため、データの感知動作と出力動作とが重畳される
部分、すなわち、ＳＣクロック信号の立ち上がりエッジ
では、図２の実線で示すように、電流のピークが重畳さ
れてピーク電流が増加されるという問題があった。
【００１４】本発明は前記のように、データの感知動作
とデータの出力動作とが同時に発生されるためにピーク
電流が増加することを防止するためのものであって、図
１（Ｂ）で示すように、データを出力する３／２サイク
ル前、すなわち、ＳＣクロックの立ち下がりエッジで、
前以て出力されるデータ（Ｓ１）をアクセスして感知増
幅した後、パイプライン（ｐｉｐｅｌｉｎｅ）方式で出
力する２段バッファの第１段に貯蔵する。その後、ＳＣ
クロックの立ち上がりエッジでは、３／２サイクル前に
もう感知してパイプラインバッファの第２段に貯蔵して
いるデータＤＯを出力する。
とデータの出力動作とが同時に発生されるためにピーク
電流が増加することを防止するためのものであって、図
１（Ｂ）で示すように、データを出力する３／２サイク
ル前、すなわち、ＳＣクロックの立ち下がりエッジで、
前以て出力されるデータ（Ｓ１）をアクセスして感知増
幅した後、パイプライン（ｐｉｐｅｌｉｎｅ）方式で出
力する２段バッファの第１段に貯蔵する。その後、ＳＣ
クロックの立ち上がりエッジでは、３／２サイクル前に
もう感知してパイプラインバッファの第２段に貯蔵して
いるデータＤＯを出力する。
【００１５】次に、ＳＣクロックの立ち下がりエッジで
は、再び新しいデータＳ２が感知増幅されてパイプライ
ンバッファの第１段に印加され、第１段に貯蔵されてい
るデータＳ１は第２段に伝送され、再び立ち上がりエッ
ジになると２段に貯蔵されているデータＳ１すなわち、
Ｄ１が出力される。
は、再び新しいデータＳ２が感知増幅されてパイプライ
ンバッファの第１段に印加され、第１段に貯蔵されてい
るデータＳ１は第２段に伝送され、再び立ち上がりエッ
ジになると２段に貯蔵されているデータＳ１すなわち、
Ｄ１が出力される。
【００１６】このような本発明の方法は、直列データを
感知出力する時期が異なるため、図２に実線で示す電流
のピークが分散されて消費電力を減少させる効果が得ら
れる。
感知出力する時期が異なるため、図２に実線で示す電流
のピークが分散されて消費電力を減少させる効果が得ら
れる。
【００１７】本発明は、前記のようにデータの感知動作
とデータの出力動作とを分離させて電力消費を減少させ
るものであって、これについて、図３および図４を参照
して更に詳細に説明する。
とデータの出力動作とを分離させて電力消費を減少させ
るものであって、これについて、図３および図４を参照
して更に詳細に説明する。
【００１８】図３は、本発明のデュアルポートメモリか
らデータを直列にアクセスするための回路図を示すもの
であって、符号１はＲＡＭポートメモリアレイであり、
符号２はＳＡＭポートメモリアレイである。
らデータを直列にアクセスするための回路図を示すもの
であって、符号１はＲＡＭポートメモリアレイであり、
符号２はＳＡＭポートメモリアレイである。
【００１９】本発明のＳＡＭデータアクセス回路は、直
列カウントクロック信号ＳＣを入力して直列アドレスＳ
ＡＤＤＲｉを出力する直列カウンタ３と、前記直列カウ
ンタ３から印加される直列アドレスをデコードしてカラ
ムデコーダ５１〜５Ｎ にプリデコード直列アドレス信
号ＰＳＡｉを出力するカラムプリデコーダ４と、前記カ
ラムプリデコーダ４から出力されるプリデコード直列ア
ドレス信号ＰＳＡｉを入力して入出力ゲート（以下、「
Ｉ／Ｏゲート」という）をゲートするための信号を出力
するカラムデコーダ５１ 〜５Ｎ と、直列カウントク
ロック信号ＳＣの立ち下がりエッジからカラムプリデコ
ーダ４が直列カウンタ３の出力をプリデコードしてカラ
ムプリデコーダ４の出力信号をカラムデコーダ５１ 〜
５Ｎ が入力してＩ／Ｏゲートを選択し、ＲＡＭポート
メモリアレイ１からＳＡＭポートメモリ２に貯蔵されて
いるデータがＩ／Ｏラインを通じてＩ／Ｏ感知増幅器８
に印加されるまでの時間をモデリングしてＩ／Ｏ感知増
幅器８およびカラムプリデコーダ４と、直列デコードデ
ィスエーブル回路６でトラック信号ＴＲＡＣＫを出力す
るトラック回路７と、直列カウントクラック信号ＳＣを
入力してカラムプリデコーダ４に直列デコードイネーブ
ル信号を出力し、トラック回路７からトラック信号ＴＲ
ＡＣＫを入力してカラムプリデコーダ４に直列デコード
ディスエーブル信号（Ｓｅｒｉａｌ Ｄｅｃｏｄｉｎ
ｇＤｉｓａｂｌｅ Ｓｉｇｎａｌ，ＳＤＤ）を出力す
る直列デコードディスエーブル回路６と、前記カラムデ
コーダ５１ 〜５Ｎ により選択されたＩ／Ｏゲートお
よびＩ／Ｏラインを通じてＳＡＭポートアレイ２から印
加されるデータを増幅するＩ／Ｏ感知増幅器８と、この
Ｉ／Ｏ感知増幅器８を通じて増幅されたデータを入出力
パッド１０に印加するためのデータ出力バッファ９と、
からなる。
列カウントクロック信号ＳＣを入力して直列アドレスＳ
ＡＤＤＲｉを出力する直列カウンタ３と、前記直列カウ
ンタ３から印加される直列アドレスをデコードしてカラ
ムデコーダ５１〜５Ｎ にプリデコード直列アドレス信
号ＰＳＡｉを出力するカラムプリデコーダ４と、前記カ
ラムプリデコーダ４から出力されるプリデコード直列ア
ドレス信号ＰＳＡｉを入力して入出力ゲート（以下、「
Ｉ／Ｏゲート」という）をゲートするための信号を出力
するカラムデコーダ５１ 〜５Ｎ と、直列カウントク
ロック信号ＳＣの立ち下がりエッジからカラムプリデコ
ーダ４が直列カウンタ３の出力をプリデコードしてカラ
ムプリデコーダ４の出力信号をカラムデコーダ５１ 〜
５Ｎ が入力してＩ／Ｏゲートを選択し、ＲＡＭポート
メモリアレイ１からＳＡＭポートメモリ２に貯蔵されて
いるデータがＩ／Ｏラインを通じてＩ／Ｏ感知増幅器８
に印加されるまでの時間をモデリングしてＩ／Ｏ感知増
幅器８およびカラムプリデコーダ４と、直列デコードデ
ィスエーブル回路６でトラック信号ＴＲＡＣＫを出力す
るトラック回路７と、直列カウントクラック信号ＳＣを
入力してカラムプリデコーダ４に直列デコードイネーブ
ル信号を出力し、トラック回路７からトラック信号ＴＲ
ＡＣＫを入力してカラムプリデコーダ４に直列デコード
ディスエーブル信号（Ｓｅｒｉａｌ Ｄｅｃｏｄｉｎ
ｇＤｉｓａｂｌｅ Ｓｉｇｎａｌ，ＳＤＤ）を出力す
る直列デコードディスエーブル回路６と、前記カラムデ
コーダ５１ 〜５Ｎ により選択されたＩ／Ｏゲートお
よびＩ／Ｏラインを通じてＳＡＭポートアレイ２から印
加されるデータを増幅するＩ／Ｏ感知増幅器８と、この
Ｉ／Ｏ感知増幅器８を通じて増幅されたデータを入出力
パッド１０に印加するためのデータ出力バッファ９と、
からなる。
【００２０】そのとき、ＲＡＭポートメモリアレイ１か
ら選択された一列の出力データがＮビットであると、カ
ラムラインもＮ個が必要である。
ら選択された一列の出力データがＮビットであると、カ
ラムラインもＮ個が必要である。
【００２１】図４のタイミング図に基づいて本発明のデ
ータをアクセスする動作を説明する。
ータをアクセスする動作を説明する。
【００２２】ＲＡＭポートメモリアレイ１からデータを
直列にアクセスするためには、ＲＡＭポートメモリアレ
イ１の一列（ｒｏｗ）のデータを感知し、感知したデー
タを伝達ゲートを通じてＳＡＭポートメモリアレイ２に
予め伝達しなければならない。
直列にアクセスするためには、ＲＡＭポートメモリアレ
イ１の一列（ｒｏｗ）のデータを感知し、感知したデー
タを伝達ゲートを通じてＳＡＭポートメモリアレイ２に
予め伝達しなければならない。
【００２３】外部制御器から直列カウントクロック信号
ＳＣが直列カウンタ３に印加されると、直列カウンタ３
はこのクロック信号によりカラムラインの中の一つを選
択するための信号を順次発生するために直列アドレス信
号を順次に発生する。
ＳＣが直列カウンタ３に印加されると、直列カウンタ３
はこのクロック信号によりカラムラインの中の一つを選
択するための信号を順次発生するために直列アドレス信
号を順次に発生する。
【００２４】図４に示すＳＣ信号が立ち下がりエッジに
なるとき、ｔ１ 時間経過した後前記直列カウンタ３が
動作して図４（Ｂ）に示す直列アドレス信号ＳＡＤＤＲ
ｉをカラムプリデコーダ４に印加する。これとともに、
直列デコードディスエーブル回路６においては、ロー状
態の直列デコードディスエーブル信号ＳＤＤ〔図４（Ｃ
）のタイミング図参照〕をカラムプリデコーダ４に出力
することにより、カラムプリデコーダ４がイネーブルさ
れて直列アドレスをデコードすることになる。
なるとき、ｔ１ 時間経過した後前記直列カウンタ３が
動作して図４（Ｂ）に示す直列アドレス信号ＳＡＤＤＲ
ｉをカラムプリデコーダ４に印加する。これとともに、
直列デコードディスエーブル回路６においては、ロー状
態の直列デコードディスエーブル信号ＳＤＤ〔図４（Ｃ
）のタイミング図参照〕をカラムプリデコーダ４に出力
することにより、カラムプリデコーダ４がイネーブルさ
れて直列アドレスをデコードすることになる。
【００２５】カラムプリデコーダ４は、前記直列アドレ
ス信号ＳＡＤＤＲｉをデコードしてｔ２ 時間の後にカ
ラムデコーダ５ １〜５Ｎ にプリデコード直列アドレ
ス信号ＰＳＡｉを発生する〔図４（Ｄ）のタイミング図
参照〕。
ス信号ＳＡＤＤＲｉをデコードしてｔ２ 時間の後にカ
ラムデコーダ５ １〜５Ｎ にプリデコード直列アドレ
ス信号ＰＳＡｉを発生する〔図４（Ｄ）のタイミング図
参照〕。
【００２６】カラムデコーダ５１ 〜５Ｎ は、前記カ
ラムプリデコーダ４からプリデコードされた直列アドレ
ス信号ＰＳＡｉを入力してＩ／Ｏゲートを選択するため
の信号を出力することになる。
ラムプリデコーダ４からプリデコードされた直列アドレ
ス信号ＰＳＡｉを入力してＩ／Ｏゲートを選択するため
の信号を出力することになる。
【００２７】カラムデコーダ５１ 〜５Ｎ の出力信号
によりＩ／Ｏゲートがゲートされると、ＲＡＭポートメ
モリアレイ１からデータ伝送ゲートを通じてＳＡＭポー
トメモリアレイ２に伝達されたデータがＩ／Ｏラインを
通じて出力されることになる。
によりＩ／Ｏゲートがゲートされると、ＲＡＭポートメ
モリアレイ１からデータ伝送ゲートを通じてＳＡＭポー
トメモリアレイ２に伝達されたデータがＩ／Ｏラインを
通じて出力されることになる。
【００２８】一方、トラック回路７は、ＳＡＭポートメ
モリアレイ２に伝達されたデータがＩ／Ｏラインを通じ
てＩ／Ｏ感知増幅器８に印加されるまでの動作を行なう
に必要な時間ｔ５ （ すなわち、ｔ５ ＝ｔ１ ＋ｔ
２＋ｔ３ ＋ｔ４ ）をモデリングするための回路であ
って、トラック回路７は直列カウンタ３に直列カウント
クロック信号ＳＣを入力して直列アドレスＳＡＤＤＲｉ
を発生するまでの時間ｔ１ 、カラムプリデコーダ４が
直列アドレスＳＡＤＤＲｉをデコードしてプリデコード
直列アドレス信号ＰＳＡｉを出力するまでの時間ｔ２
、カラムデコーダ５１ 〜５Ｎ がプリデコード直列ア
ドレス信号ＰＳＡｉを入力してＩ／Ｏラインをゲートす
るまでの時間ｔ３ 〔図４（Ｅ）のタイミング図参照〕
、および選択されたＩ／Ｏゲートを通じてＳＡＭポート
メモリアレイ２からのデータがＩ／Ｏラインを通じて感
知増幅器８に印加されるまでの時間ｔ４ 〔図４（Ｆ）
のタイミング図参照〕をモデリングする回路である。
モリアレイ２に伝達されたデータがＩ／Ｏラインを通じ
てＩ／Ｏ感知増幅器８に印加されるまでの動作を行なう
に必要な時間ｔ５ （ すなわち、ｔ５ ＝ｔ１ ＋ｔ
２＋ｔ３ ＋ｔ４ ）をモデリングするための回路であ
って、トラック回路７は直列カウンタ３に直列カウント
クロック信号ＳＣを入力して直列アドレスＳＡＤＤＲｉ
を発生するまでの時間ｔ１ 、カラムプリデコーダ４が
直列アドレスＳＡＤＤＲｉをデコードしてプリデコード
直列アドレス信号ＰＳＡｉを出力するまでの時間ｔ２
、カラムデコーダ５１ 〜５Ｎ がプリデコード直列ア
ドレス信号ＰＳＡｉを入力してＩ／Ｏラインをゲートす
るまでの時間ｔ３ 〔図４（Ｅ）のタイミング図参照〕
、および選択されたＩ／Ｏゲートを通じてＳＡＭポート
メモリアレイ２からのデータがＩ／Ｏラインを通じて感
知増幅器８に印加されるまでの時間ｔ４ 〔図４（Ｆ）
のタイミング図参照〕をモデリングする回路である。
【００２９】だから、トラック回路７において前記時間
（ｔ５ ＝ｔ１ ＋ｔ２ ＋ｔ３ ＋ｔ４ ）をトラッ
キングして、図４（Ｇ）に示すように、トラック信号Ｔ
ＲＡＣＫをＩ／Ｏ感知増幅器８に印加すると、Ｉ／Ｏ感
知増幅器８は、Ｉ／Ｏラインを通じて印加されるデータ
を感知増幅した後、直列データをデータ出力バッファ９
に印加する。
（ｔ５ ＝ｔ１ ＋ｔ２ ＋ｔ３ ＋ｔ４ ）をトラッ
キングして、図４（Ｇ）に示すように、トラック信号Ｔ
ＲＡＣＫをＩ／Ｏ感知増幅器８に印加すると、Ｉ／Ｏ感
知増幅器８は、Ｉ／Ｏラインを通じて印加されるデータ
を感知増幅した後、直列データをデータ出力バッファ９
に印加する。
【００３０】一方、トラック信号は、直列デコードディ
スエーブル回路６にも印加されるので、直列デコードデ
ィスエーブル回路６は、図４（Ｈ）に示すように、Ｉ／
Ｏ感知増幅器８で増幅されたデータが出力バッファ９に
印加された後、ｔ６ 時間の後、図４（Ｃ）に示すよう
に、カラムプリデコーダ４にハイ状のディスエーブル信
号ＳＤＤを出力することにより、カラムプリデコーダ４
は図４（Ｄ）に示すように、直列アドレス信号がハイに
なって動作が中止され、したがって、前記説明したデー
タの感知動作がもう以上行なわれない。
スエーブル回路６にも印加されるので、直列デコードデ
ィスエーブル回路６は、図４（Ｈ）に示すように、Ｉ／
Ｏ感知増幅器８で増幅されたデータが出力バッファ９に
印加された後、ｔ６ 時間の後、図４（Ｃ）に示すよう
に、カラムプリデコーダ４にハイ状のディスエーブル信
号ＳＤＤを出力することにより、カラムプリデコーダ４
は図４（Ｄ）に示すように、直列アドレス信号がハイに
なって動作が中止され、したがって、前記説明したデー
タの感知動作がもう以上行なわれない。
【００３１】すなわち、直列カウントクロックの次の立
ち下がりエッジまでＳＡＭポートメモリアレイ２のデー
タを感知する動作は中止される。
ち下がりエッジまでＳＡＭポートメモリアレイ２のデー
タを感知する動作は中止される。
【００３２】以上のように、データの感知動作が完了さ
れた後、ＳＣクロック信号の立ち上がりエッジになると
、図４（Ａ）に示す時間ｔ７ を基準として、の時間か
ら３／２サイクル前に前述した方法で、もう感知され、
データ出力バッファ９に貯蔵されていたデータはＩ／Ｏ
パッド１０を通じて出力されることになる。もちろん、
図４に示すように、ｔ１ 時間を基準として感知された
データは、この時点から３／２サイクル以後に出力され
、これを図１（Ｂ）に示す。
れた後、ＳＣクロック信号の立ち上がりエッジになると
、図４（Ａ）に示す時間ｔ７ を基準として、の時間か
ら３／２サイクル前に前述した方法で、もう感知され、
データ出力バッファ９に貯蔵されていたデータはＩ／Ｏ
パッド１０を通じて出力されることになる。もちろん、
図４に示すように、ｔ１ 時間を基準として感知された
データは、この時点から３／２サイクル以後に出力され
、これを図１（Ｂ）に示す。
【００３３】ここで、データ出力に対しては、後に詳細
回路図で参照してさらに詳しく説明する。
回路図で参照してさらに詳しく説明する。
【００３４】このように、データの感知時期と出力時期
とを分離してＳＡＭポートメモリアレイからデータをア
クセスすることができる。
とを分離してＳＡＭポートメモリアレイからデータをア
クセスすることができる。
【００３５】さらに、本発明において、電流を減少させ
るもう一つの方法については図４（Ｆ）を参照して説明
する。
るもう一つの方法については図４（Ｆ）を参照して説明
する。
【００３６】データがＩ／Ｏラインを通じてＩ／Ｏ感知
増幅器８に印加されるとき、Ｉ／Ｏラインを全く電源電
圧Ｖｃｃレベルでデベロプ（ｄｅｖｅｌｏｐ）させると
、デベロプ時間が長くなり、この期間の間、ＳＡＭポー
トのレジスト（図示されない）に電流が流れる。
増幅器８に印加されるとき、Ｉ／Ｏラインを全く電源電
圧Ｖｃｃレベルでデベロプ（ｄｅｖｅｌｏｐ）させると
、デベロプ時間が長くなり、この期間の間、ＳＡＭポー
トのレジスト（図示されない）に電流が流れる。
【００３７】しかしながら、本発明においては消費電流
を抑制させるため、図４（Ｆ）に示すように、Ｉ／Ｏ感
知増幅器８がＩ／Ｏラインを全くデベロプさせるに十分
な値だけＩ／Ｏラインを開け、残り期間の間はプリチャ
ージさせる。
を抑制させるため、図４（Ｆ）に示すように、Ｉ／Ｏ感
知増幅器８がＩ／Ｏラインを全くデベロプさせるに十分
な値だけＩ／Ｏラインを開け、残り期間の間はプリチャ
ージさせる。
【００３８】これを詳細に説明すると、図３において、
Ｉ／Ｏラインがプリチャージされると、ＤＣ電流の消費
を抑制するため、Ｉ／Ｏゲートをゲートするデコーダ回
路４およびカラムデコーダ５１ 〜５Ｎ も前述のよう
に、直列デコードディスエーブル回路６に発生されるデ
ィスエーブル信号によりディスエーブルされる。よって
、Ｉ／Ｏラインとデコード回路とが動作する時間は、直
列カウント信号ＳＣの立ち下がりエッジのときから感知
が終わるまでであり、それ以外の区間においては、ディ
スエーブル信号ＳＤＤにより、データ出力バッファ９の
みを除いたいずれの直列アクセス回路も動作を中止する
ことになる。
Ｉ／Ｏラインがプリチャージされると、ＤＣ電流の消費
を抑制するため、Ｉ／Ｏゲートをゲートするデコーダ回
路４およびカラムデコーダ５１ 〜５Ｎ も前述のよう
に、直列デコードディスエーブル回路６に発生されるデ
ィスエーブル信号によりディスエーブルされる。よって
、Ｉ／Ｏラインとデコード回路とが動作する時間は、直
列カウント信号ＳＣの立ち下がりエッジのときから感知
が終わるまでであり、それ以外の区間においては、ディ
スエーブル信号ＳＤＤにより、データ出力バッファ９の
みを除いたいずれの直列アクセス回路も動作を中止する
ことになる。
【００３９】図５は、図３のカラムプリデコーダ４の詳
細回路図であって、直列デコードディスエーブル回路６
からロー状態の直列デコードディスエーブル信号ＳＤＤ
が印加されると、カラムプリデコーダ回路４はイネーブ
ルされ、直列カウンタ３から印加される直列アドレス信
号ＳＡＤＤＲｉをデコードしてカラムプリ直列アドレス
信号ＰＳＡｉを出力し、ハイ状態の直列デコードディス
エーブル信号が印加されると、カラムプリデコーダ４は
ディスエーブルされてデコード動作は行なわなくなる。
細回路図であって、直列デコードディスエーブル回路６
からロー状態の直列デコードディスエーブル信号ＳＤＤ
が印加されると、カラムプリデコーダ回路４はイネーブ
ルされ、直列カウンタ３から印加される直列アドレス信
号ＳＡＤＤＲｉをデコードしてカラムプリ直列アドレス
信号ＰＳＡｉを出力し、ハイ状態の直列デコードディス
エーブル信号が印加されると、カラムプリデコーダ４は
ディスエーブルされてデコード動作は行なわなくなる。
【００４０】図６は、直列デコードディスエーブル回路
６の詳細回路図であって、直列カウントクロック信号Ｓ
Ｃが印加されて直列アドレス信号ＳＡＤＤＲｉが出力さ
れるまで直列カウントクロック信号ＳＣを遅延させるた
めの遅延部分と、直列アドレスＡＤＤＲｉが出力された
後、トラック回路からトラック信号ＴＲＡＣＫが入力さ
れてデータの感知動作が完了されるまでの時間をモデリ
ングするための部分からなる。
６の詳細回路図であって、直列カウントクロック信号Ｓ
Ｃが印加されて直列アドレス信号ＳＡＤＤＲｉが出力さ
れるまで直列カウントクロック信号ＳＣを遅延させるた
めの遅延部分と、直列アドレスＡＤＤＲｉが出力された
後、トラック回路からトラック信号ＴＲＡＣＫが入力さ
れてデータの感知動作が完了されるまでの時間をモデリ
ングするための部分からなる。
【００４１】信号Ｃ３は、外部から印加される制御信号
であって、直列データアクセス動作のときにはロー状態
を保持する。
であって、直列データアクセス動作のときにはロー状態
を保持する。
【００４２】図７は、トラック回路の詳細回路図を示す
ものであって、直列カウントクロック信号ＳＣを入力し
て、ＳＡＭポートメモリアレイ２から感知されたデータ
がＩ／Ｏ感知増幅器８に印加されるまでの信号パスのレ
イアウトと同様な構成になっている。
ものであって、直列カウントクロック信号ＳＣを入力し
て、ＳＡＭポートメモリアレイ２から感知されたデータ
がＩ／Ｏ感知増幅器８に印加されるまでの信号パスのレ
イアウトと同様な構成になっている。
【００４３】したがって、トラック回路７は、直列カウ
ントクロック信号ＳＣが入力感知されたデータがＩ／Ｏ
感知増幅器８に印加されるまでの時間をモデリングして
、Ｉ／Ｏ感知増幅器８にデータが印加されるとき、Ｉ／
Ｏ感知増幅器８を制御するためのトラック信号ＴＲＡＣ
Ｋを出力する。
ントクロック信号ＳＣが入力感知されたデータがＩ／Ｏ
感知増幅器８に印加されるまでの時間をモデリングして
、Ｉ／Ｏ感知増幅器８にデータが印加されるとき、Ｉ／
Ｏ感知増幅器８を制御するためのトラック信号ＴＲＡＣ
Ｋを出力する。
【００４４】Ｉ／Ｏ感知増幅器８は、図４（Ｈ）に示す
ように、前記トラック回路７のトラック信号ＴＲＡＣＫ
により、感知されたデータが印加されるときのみ増幅動
作をすることになる。
ように、前記トラック回路７のトラック信号ＴＲＡＣＫ
により、感知されたデータが印加されるときのみ増幅動
作をすることになる。
【００４５】また、Ｉ／Ｏ感知増幅器８の増幅動作が終
ると、トラック信号ＴＲＡＣＫにより直列デコードディ
スエーブル回路６が直列デコードディスエーブル信号Ｓ
ＤＤを出力して、カラムプリデコーダ動作も止めること
になる。
ると、トラック信号ＴＲＡＣＫにより直列デコードディ
スエーブル回路６が直列デコードディスエーブル信号Ｓ
ＤＤを出力して、カラムプリデコーダ動作も止めること
になる。
【００４６】信号Ｃ１は、データ直列アクセスモードあ
るいはデータ伝達動作モードを設定するための信号であ
って、本発明のようにデータを直列アクセスする場合は
、ハイ状態を保持する。また、信号Ｃ２も外部から印加
される制御信号であって、データ直列アクセスの際、ハ
イ状態を保持する。
るいはデータ伝達動作モードを設定するための信号であ
って、本発明のようにデータを直列アクセスする場合は
、ハイ状態を保持する。また、信号Ｃ２も外部から印加
される制御信号であって、データ直列アクセスの際、ハ
イ状態を保持する。
【００４７】また、信号Ｃ３は、デユアルポートメモリ
からデータ直列アクセスの際にはロー状態になって、直
列データアクセス動作によるトラック信号を出力するよ
うに、トラック回路の後端に構成されている伝送ゲート
を駆動させ、データ伝達モードの際には、データ伝達動
作によるトラック信号を出力するように伝送ゲートを駆
動させる信号である。
からデータ直列アクセスの際にはロー状態になって、直
列データアクセス動作によるトラック信号を出力するよ
うに、トラック回路の後端に構成されている伝送ゲート
を駆動させ、データ伝達モードの際には、データ伝達動
作によるトラック信号を出力するように伝送ゲートを駆
動させる信号である。
【００４８】前述したように、Ｉ／Ｏ感知増幅器８およ
び出力バッファ９の詳細回路図である図８と、これに対
応するタイミング図である図４を参照してその動作を詳
細に説明する。
び出力バッファ９の詳細回路図である図８と、これに対
応するタイミング図である図４を参照してその動作を詳
細に説明する。
【００４９】カラムプリデコーダ４から出力される信号
は、一例である図５の詳細回路図のように、その出力Ｐ
ＳＡｉがカラムデコーダ５１ 〜５Ｎ のそれぞれに印
加されることにより、活性化された対応カラムデコーダ
はＩ／Ｏゲートを動作させ、ここで説明しようとするＩ
／Ｏ感知増幅器８にＩ／ＯおよびＩ／Ｏ信号として、Ｓ
ＡＭポートメモリアレイ２からのデータが印加されるよ
うにする。
は、一例である図５の詳細回路図のように、その出力Ｐ
ＳＡｉがカラムデコーダ５１ 〜５Ｎ のそれぞれに印
加されることにより、活性化された対応カラムデコーダ
はＩ／Ｏゲートを動作させ、ここで説明しようとするＩ
／Ｏ感知増幅器８にＩ／ＯおよびＩ／Ｏ信号として、Ｓ
ＡＭポートメモリアレイ２からのデータが印加されるよ
うにする。
【００５０】図８に示すように、Ｉ／Ｏ感知増幅器８お
よびこれに連結された出力バッファ９は、第１ラッチお
よび第２ラッチに連結構成される。
よびこれに連結された出力バッファ９は、第１ラッチお
よび第２ラッチに連結構成される。
【００５１】本明細書の冒頭において述べたように、デ
ータ出力においては、ＳＣクロックの立ち下がりエッジ
で予め出力されるデータをアクセスし感知増幅させた後
、パイプライン方式にて出力する２段バッファすなわち
、第１ラッチ８１と第２ラッチ８２との中、第１段（第
１ラッチ）８１に貯蔵する。その後、ＳＣクロックの立
ち上がりエッジでは３／２サイクル前にもう感知されて
パイプラインバッファの第２段すなわち、第２ラッチ８
２に貯蔵されているデータが出力される。
ータ出力においては、ＳＣクロックの立ち下がりエッジ
で予め出力されるデータをアクセスし感知増幅させた後
、パイプライン方式にて出力する２段バッファすなわち
、第１ラッチ８１と第２ラッチ８２との中、第１段（第
１ラッチ）８１に貯蔵する。その後、ＳＣクロックの立
ち上がりエッジでは３／２サイクル前にもう感知されて
パイプラインバッファの第２段すなわち、第２ラッチ８
２に貯蔵されているデータが出力される。
【００５２】次に、ＳＣクロックの立ち下がりエッジで
は再び新しいデータが感知増幅されてパイプラインバッ
ファの第１ラッチ８１に印加され、第１ラッチ８１に貯
蔵されているデータは第２ラッチ８２に送られ、再び立
ち上がりエッジになりながら、第２ラッチ８２に貯蔵さ
れているデータが出力される。
は再び新しいデータが感知増幅されてパイプラインバッ
ファの第１ラッチ８１に印加され、第１ラッチ８１に貯
蔵されているデータは第２ラッチ８２に送られ、再び立
ち上がりエッジになりながら、第２ラッチ８２に貯蔵さ
れているデータが出力される。
【００５３】前述のような動作は、図８および図４から
容易にわかる。
容易にわかる。
【００５４】第１ラッチ８１は、第１伝達ゲート８１１
と二つのインバータになった第１バッファ８１２および
第２伝達ゲート８１３が引き続いて連結構成され、第２
伝達ゲートに制御信号として前記の外部が印加されるΦ
ＰＳＣＴが印加される。
と二つのインバータになった第１バッファ８１２および
第２伝達ゲート８１３が引き続いて連結構成され、第２
伝達ゲートに制御信号として前記の外部が印加されるΦ
ＰＳＣＴが印加される。
【００５５】一方、第２ラッチ８２は、二つのインバー
タになった第２バッファ８２１と、このバッファの出力
が非反転および反転になって、それぞれ入力される第３
および第４伝達ゲート８２２、８２３とから構成されて
おり、前記の第３伝達ゲート８２２および第４伝達ゲー
ト８２３には制御信号として外部から印加されるΦＳＯ
Ｔ が印加されている。
タになった第２バッファ８２１と、このバッファの出力
が非反転および反転になって、それぞれ入力される第３
および第４伝達ゲート８２２、８２３とから構成されて
おり、前記の第３伝達ゲート８２２および第４伝達ゲー
ト８２３には制御信号として外部から印加されるΦＳＯ
Ｔ が印加されている。
【００５６】図４において、ＳＣクロックの立ち下がり
エッジすなわち、ｔ１時間の始まり点からＩ／Ｏ感知増
幅器の第１ラッチに制御信号としてハイ状態ΦＰＳＯＴ
〔図４（Ｉ）参照〕が入力される。
エッジすなわち、ｔ１時間の始まり点からＩ／Ｏ感知増
幅器の第１ラッチに制御信号としてハイ状態ΦＰＳＯＴ
〔図４（Ｉ）参照〕が入力される。
【００５７】したがって、直列カウントクロック信号Ｓ
Ｃが立ち下がりエッジになるとき、第１ラッチ８１の第
１伝達ゲート８１１の制御信号としてハイ状態が入力〔
図４（Ｈ）参照〕、Ｉ／Ｏ感知増幅器８は入力される信
号すなわち、第１ラッチ８１から感知されたデータを保
持しており（ＳＤＢ）、直列カウントクロック信号ＳＣ
の立ち上がりエッジ（図４においてｔ７ ）でΦＰＳＣ
ＴおよびΦＳＯＴ は、それぞれロー、ハイになるため
、第２ラッチに貯蔵されているデータ、すなわちｔ７
時間から３／２サイクル前のデータＳＤＢ′は第３およ
び第４伝達ゲートの動作により、前記ＳＤＢ′が伝達さ
れたデータＳＤＢ″としてバッファＢを経て出力（ＳＰ
ＯＵＴ）され、ΦＰＳＣＴは現在ローであるため、感知
段階から得られたデータは、第２ラッチ８２には伝達さ
れず、続いて第１ラッチ８１で保持する状態になる。
Ｃが立ち下がりエッジになるとき、第１ラッチ８１の第
１伝達ゲート８１１の制御信号としてハイ状態が入力〔
図４（Ｈ）参照〕、Ｉ／Ｏ感知増幅器８は入力される信
号すなわち、第１ラッチ８１から感知されたデータを保
持しており（ＳＤＢ）、直列カウントクロック信号ＳＣ
の立ち上がりエッジ（図４においてｔ７ ）でΦＰＳＣ
ＴおよびΦＳＯＴ は、それぞれロー、ハイになるため
、第２ラッチに貯蔵されているデータ、すなわちｔ７
時間から３／２サイクル前のデータＳＤＢ′は第３およ
び第４伝達ゲートの動作により、前記ＳＤＢ′が伝達さ
れたデータＳＤＢ″としてバッファＢを経て出力（ＳＰ
ＯＵＴ）され、ΦＰＳＣＴは現在ローであるため、感知
段階から得られたデータは、第２ラッチ８２には伝達さ
れず、続いて第１ラッチ８１で保持する状態になる。
【００５８】図４には、ｔ７ 時間から、すなわち、直
列カウントクロック信号ＳＣの立ち上がりエッジでデー
タが出力パッド１０に出力される過程が示されている。
列カウントクロック信号ＳＣの立ち上がりエッジでデー
タが出力パッド１０に出力される過程が示されている。
【００５９】次に、時間ｔ８ から新しいデータ感知が
行なわれるが、ｔ７ 時間を起点として３／２サイクル
前のデータは、もう出力された状態でｔ８ 時間を基準
として１サイクル前の感知されたデータは、ΦＰＳＯＴ
がハイになるとき、ＳＤＢ′として第２ラッチ８２に移
り、新たに感知されたデータは、ＳＤＢとして第１ラッ
チ３１に留まる〔図４（Ｈ）および（Ｋ）参照〕。
行なわれるが、ｔ７ 時間を起点として３／２サイクル
前のデータは、もう出力された状態でｔ８ 時間を基準
として１サイクル前の感知されたデータは、ΦＰＳＯＴ
がハイになるとき、ＳＤＢ′として第２ラッチ８２に移
り、新たに感知されたデータは、ＳＤＢとして第１ラッ
チ３１に留まる〔図４（Ｈ）および（Ｋ）参照〕。
【００６０】次に、ｔ１ 時間から３／２サイクル後の
直列カウントクロック信号ＳＣの立ち上がりエッジでは
、ｔ１ 時間を起点として感知されたデータが出力され
る。
直列カウントクロック信号ＳＣの立ち上がりエッジでは
、ｔ１ 時間を起点として感知されたデータが出力され
る。
【００６１】なお、本発明は前記実施例に限定されるも
のではなく、必要に応じて変更することができる。
のではなく、必要に応じて変更することができる。
【００６２】
【発明の効果】本発明によると、ＳＡＭからデータをア
クセスするとき、データを感知する時期とデータを外部
へ出力する時期とを分離することにより、ピーク電流が
減少され、かつ、データの感知動作をモデリングするト
ラック回路を用いて入出力増幅器およびカラムプリデコ
ーダ等を必要な時間にだけ駆動することにより、動作電
流の消費が最小にる等の効果を奏する。
クセスするとき、データを感知する時期とデータを外部
へ出力する時期とを分離することにより、ピーク電流が
減少され、かつ、データの感知動作をモデリングするト
ラック回路を用いて入出力増幅器およびカラムプリデコ
ーダ等を必要な時間にだけ駆動することにより、動作電
流の消費が最小にる等の効果を奏する。
【図１】（Ａ）は、従来のＳＡＭのデータを直列アクセ
スして出力する動作タイミング 図（Ｂ）は、本発明のＳＡＭのデータを直列アクセスし
て出力する動作タイミング図
スして出力する動作タイミング 図（Ｂ）は、本発明のＳＡＭのデータを直列アクセスし
て出力する動作タイミング図
【図２】従来と本発明において、ＳＡＭデータのアクセ
スおよび出力のときのＳＡＭポートの電流測定値を示す
タイミング図
スおよび出力のときのＳＡＭポートの電流測定値を示す
タイミング図
【図３】本発明のＳＡＭデータアクセス回路の一実施例
を示すブロック図
を示すブロック図
【図４】本発明のＳＡＭデータアクセスおよび出力する
方法を説明するためのタイミング図
方法を説明するためのタイミング図
【図５】図３のカラムプリデコーダ回路の詳細回路図
【
図６】図３の直列デコードディスエーブル回路の詳細回
路図
図６】図３の直列デコードディスエーブル回路の詳細回
路図
【図７】図３のトラッキング回路の詳細回路図
【図８】
Ｉ／Ｏ感知増幅器および出力バッファに対する詳細回路
図
Ｉ／Ｏ感知増幅器および出力バッファに対する詳細回路
図
１ ＲＡＭポートメモリアレイ
２ ＳＡＭポートメモリアレイ
３ 直列カウンタ
４ カラムプリデコーダ
５１ 〜５Ｎ カラムデコーダ
６ 直列デコードディスエーブル回路７ トラック
回路 ８ 入出力感知増幅器 ９ データ出力バッファ １０ 入出力パッド
回路 ８ 入出力感知増幅器 ９ データ出力バッファ １０ 入出力パッド
Claims (5)
- 【請求項１】 ＲＡＭポートメモリアレイから伝送ゲ
ートを通じてＳＡＭポートメモリアレイに印加貯蔵され
ているデータをアクセスするＳＡＭデータアクセス方法
において、直列カウントクロック信号（ＳＣ）の３／２
サイクル前の立ち下がりエッジでは、ＳＡＭポートメモ
リアレイからデータを感知してパイプライン方式の２段
バッファの第１段に貯蔵し、直列カウントクロック信号
（ＳＣ）の半サイクルの前に立ち下がりエッジでは、前
記２段バッファの第１段に貯蔵されているデータを第２
段で伝送貯蔵し、直列カウントクロック信号（ＳＣ）の
立ち上がりエッジでは、第２段に貯蔵されているデータ
を出力することを特徴とするＳＡＭデータアクセス方法
。 - 【請求項２】 データの感知動作は、直列カウントク
ロック信号（ＳＣ）により直列アドレス信号（ＳＡＤＤ
Ｒｉ）を発生する段階と、直列アドレス信号（ＳＡＤＤ
Ｒｉ）をデコーディングしてカラムプリデコードアドレ
ス（ＰＳＡｉ）を出力する段階と、前記カラムプリデコ
ードアドレス（ＰＳＡｉ）をデコードし、入出力ゲート
をゲートしてＳＡＭポートメモリアレイからデータを選
択する段階と、前記直列アドレス発生動作の時からＳＡ
Ｍポートメモリアレイより選択されたデータを増幅する
までの動作をモデリングしてトラック信号を出力する段
階と、前記トラック信号により、感知されたデータを増
幅させる段階と、からなることを特徴とする請求項１に
記載のＳＡＭデータアクセス方法。 - 【請求項３】 ＳＡＭから感知されたデータが入出力
ラインを通じて入出力感知増幅器に印加されるとき、入
出力感知増幅器が入出力ラインを完全にデベロプさせる
に十分な時間の間だけ入出力ラインを開け、残りの期間
の間はプリチャージさせ、入出力ラインをゲートするた
めのデコード動作もディスエーブルさせる段階を含んで
消費電流を抑制させることを特徴とする請求項１に記載
のＳＡＭデータアクセス方法。 - 【請求項４】 直列カウントクロック信号を受けて直
列アドレス（ＳＡＤＤＲｉ）を出力する直列カウンタと
、入出力ゲートを選択するカラムデコーダ（１ 〜５Ｎ
）と、入出力ゲートおよび入出力ラインを通じて印加
されるデータを増幅する入出力感知増幅器と、感知増幅
器を通じて増幅されたデータを入出力パッドに印加する
ためのデータ出力バッファとからなるＳＡＭデータアク
セス回路において、前記直列カウタンから出力される直
列アドレス（ＳＡＤＤＲｉ）を入力し、前記カラムデコ
ーダ選択用信号を出力するカラムプリデコーダと、直列
カウントクロック信号（ＳＣ）を入力してカラムプリデ
コーダにイネーブル信号を出力し、トラック回路のトラ
ック検出信号（ＴＲＡＣＫ）を入力してカラムプリデコ
ーダにディスエーブル信号（ＳＤＤ）を出力する直列デ
コードディスエーブル回路と、直列カウントクロック信
号（ＳＣ）を入力してＳＡＭポートメモリアレイからデ
ータが入出力感知増幅器に印加されるまでの信号パスの
レイアウトと同一にレイアウトを構成して、入出力感知
増幅器を制御するためのトラック信号（ＴＲＡＣＫ）を
発生するトラック回路と、有することを特徴とするＳＡ
Ｍデータアクセス回路。 - 【請求項５】 前記トラック回路は、直列カウントク
ロック信号（ＳＣ）を入力して直列カウンタの出力をプ
リデコードし、カラムプリデコーダの出力信号をカラム
プリデコーダ（５１ 〜５Ｎ ）に入力して入出力ゲー
トを選択して、ＳＡＭデータが入出力ラインを通じて入
出力感知増幅器に印加されるまでの時間をモデリングし
て、感知されたデータが入出力感知増幅器に印加される
とき、入出力感知増幅器と直列デコードディスエーブル
回路およびカラムプリデコーダにトラック信号（ＴＲＡ
ＣＫ）を出力することを特徴とする請求項４に記載のＳ
ＡＭデータアクセス回路。
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