CN1058115A - 使用低工作电流的串行存取存储器数据取出电路及其方法 - Google Patents

使用低工作电流的串行存取存储器数据取出电路及其方法 Download PDF

Info

Publication number
CN1058115A
CN1058115A CN91100225A CN91100225A CN1058115A CN 1058115 A CN1058115 A CN 1058115A CN 91100225 A CN91100225 A CN 91100225A CN 91100225 A CN91100225 A CN 91100225A CN 1058115 A CN1058115 A CN 1058115A
Authority
CN
China
Prior art keywords
data
serial
signal
sam
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN91100225A
Other languages
English (en)
Other versions
CN1022958C (zh
Inventor
徐承摸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1058115A publication Critical patent/CN1058115A/zh
Application granted granted Critical
Publication of CN1022958C publication Critical patent/CN1022958C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Information Transfer Systems (AREA)
  • Static Random-Access Memory (AREA)

Abstract

一种SAM数据取出电路及其方法，该方法的特 征为：在一个串行计数时钟信号SC的下降沿，即在 数据输出前的一个半周期，数据从SAM端口存储器 读出，以便将其存储在一个流水线式双段缓冲器中的 第一段。在串行计数时钟信号SC的下降沿，即在数 据输出前的半个周期，存储在双段缓冲器的第一段中 的数据传输至双段缓冲器的第二段，并将其存储在那 里。在串行计数时钟信号SC的上升沿，输出存储在 双段缓冲器的第二段中的数据。

Description

本发明涉及一种使用低工作电流的串行存取存储器（以后称为SAM）数据取出电路及其方法，特别是这样一种SAM数据取出电路及其方法，其中通过将数据读出时间和数据输出时间相互分开而减小峰值电流，并且通过在串行取数期间避免不必要的电流消耗而减小工作电流。
一般来说，在一个双端口DRAM（直接随机存取存储器）中，第一端口的结构与普通的DRAM端口结构一样，而第二端口由一个串行数据寄存器和一个以串行方式输入/输出数据的电路组成。
与普通的DRAM不同，这种双端口DRAM能够独立输出数据，并且经双端口进行数据取出，其结果是与普通的DRAM相比，电能消耗相当大。
因此，如果双端口DRAM要避免与普通的DRAM相比电能消耗过大的问题，就必需以最小的电能消耗进行数据取出。
本发明的目的是提供一种SAM数据取出电路及其方法，其中通过将数据读出时间和数据输出时间相互分开而减小电能消耗。
为达此目的，本发明的方法具有以下特征：根据串行计数时钟产生一个地址;对列地址译码以选择数据;对数据读出操作进行模仿（modelling），直到所选数据通过一条输入/输出线送至一个输入/输出读出放大器;根据模仿的时间，将数据读出操作和数据输出操作分开;然后从SAM取出数据。
此外，为达上述目的，本发明的SAM数据取出电路包括：一个串行计数器，通过对一个串行计数时钟信号计数而输出一个串行地址;一个列译码器，用于选择一个输入/输出门;一个输入/输出读出放大器，用于放大经输入/输出门和输入/输出线提供的数据;以及一个数据输出缓冲器，用于向一条输入/输出通路提供经读出放大器放大的数据。
本发明的电路的进一步特征在于它还包括：一个列预译码器，用于当收到一个由串行计数器输出的串行地址之后，输出一个列译码器选择信号;
一个串行译码禁止电路，用于在收到一个从跟踪电路发出的跟踪检测信号时，向列预译码器输出一个禁止信号，并且当收到一个串行计数时钟信号之后，向列预译码器输出一个允许信号;以及
一个跟踪电路，用于当收到一个串行计数时钟信号之后，对串行计数器的输出进行预译码，在向一个列译码器提供列预译码器的输出信号时，选择一个输入/输出门，用于对时间进行模仿，直到SAM的数据经输入/输出线送至读出放大器，以及用于将跟踪信号输出至输入/输出读出放大器、串行译码禁止电路和列预译码器。
本发明的上述目的及其它优点，通过结合附图而对本发明的最佳实施例所进行的详细描述，将会变得一目了然。附图中：
图1A是时序图，表示根据先有技术对SAM数据进行串行取出之后的数据输出;
图1B是时序图，表示根据本发明以一种改进的方式对SAM数据进行串行取出之后的数据输出;
图2以比较的形式，画出了先有技术和本发明的在SAM数据取出和输出期间测得的电流值;
图3是本发明的使用低电流工作的SAM数据取出电路的框图;
图4是时序图，表示本发明的使用低电流工作的SAM数据的取出和输出;
图5至图7是图3的跟踪电路、串行译码禁止电路和列预译码器的详细电路图;以及
图8是I/O读出放大器和输出缓冲器的详细电路图。
图1是时序图，表示在一个双端口DRAM中的数据读出时间和数据输出时间。
通常，如图1A所示，在串行计数时钟信号SC的上升沿读出数据，并同时输出数据，因此，在数据读出操作和数据输出操作的重叠部分，即在时钟信号SC的上升沿，峰值电流如图2中的实线所示是重叠的，因此，很成问题地增大了峰值电流。
本发明是为了避免由于同时出现读出操作和输出操作而引起的峰值电流的增加。如图1B所示，将要输出的数据S1在输出之前3/2个周期，即在时钟SC的下降沿，被取出和读出放大，于是，数据以一种流水线方法存储于一个两段缓冲器的第一段。
这之后，在时钟SC的上升沿，一个半周期之前读出并存储在流水线缓冲器第二段中的数据DO被输出。
然后，在时钟SC的下降沿，一个新的数据S2被读出、放大并传送至流水线缓冲器的第一段，而存储在第一段中的数据S1被送到第二段，当到达另一个上升沿的时候，已经存储在第二段中的数据S1作为数据D1输出。
于是，根据本发明，串行数据的读出时间和输出时间是不同的，因此，如图2中的虚线所示，峰值电流分散了，从而达到了减小电能消耗的效果。
如上所述，本发明旨在通过将数据读出操作和数据输出操作分开，从而减小电能消耗。下面参照图3和图4，对本发明作进一步的详细描述。
图3是根据本发明对双端口存储器中的数据进行串行取数的电路。其中代码1表示一个RAM端口存储器阵列，代码2表示一个SAM端口阵列。
根据本发明，SAM数据取出电路包括：一个串行计数器3，用于当收到一个串行计数时钟信号SC之后输出一个串行地址SADDRi;
一个列预译码器4，用于在对由串行计数器3传送过来的串行地址SADDRi进行译码之后，将串行地址PSAi输出至列译码器51～5n;
列译码器51～5n，用于当收到从列预译码器4传送过来的地址PSAi之后，输出选通一个输入/输出门（以后称之为I/O门）的选通信号;
一个跟踪电路，用于向I/O读出放大器8、列预译码器4和串行译码禁止电路6输出跟踪信号TRACK，这是通过对时间进行模仿完成的，直到列预译码器4对从串行计数时钟信号SC的下降沿开始的串行计数器SC的输出预译码，直到列译码器51～5n收到列预译码器4的输出信号而选择了一个I/O门，以及直到存储在SAM端口存储器2中的数据从RAM端口存储器阵列1经I/O线传送至I/O读出放大器8;
一个串行译码禁止电路6，用于在收到一个串行计数时钟信号SC之后，向列预译码器4输出一个串行译码禁止信号，并且在收到一个从跟踪电路发出的跟踪信号TRACK之后，向列预译码器4输出一个串行译码禁止信号SDD;
一个I/O读出放大器8，用于放大从SAM端口阵列2经由列译码器51-5n选择的一个I/O门和一条I/O线传送过来的数据;以及
一个数据输出缓冲器9，用于向一个输入/输出缓冲器10输出经读出放大器放大了的数据。
此处如果从RAM端口存储器阵列1选出的一行的输出数据包括N位，那么所需的列线的数目便为N。
现在参照图4的时序图描述本发明的数据取出操作。如果要将RAM端口存储器阵列中的数据串行取出，那么必须读出RAM端口存储器数组中的一行数据，并且必须预先将读出的数据通过一个传输门传输至SAM端口存储器阵列2。
如果一个串行计数时钟信号SC从一个外控制器传送至串行计数器3，那么串行计数器3顺序产生串行地址信号，以便根据时钟信号SC顺序产生选择一条列线的信号。
如图4所示，当信号SC处于下降沿时，经时间间隔t1之后串行计数器3被启动，并且向列预译码器4传送一个串行地址信号SADDRi，如图4中（B）所示。同时，串行译码禁止电路6向列预译码器4输出一个串行译码禁止信号SDD，如时序图4中（C）所示。因此，列预译码器4被启动，以便对串行地址进行译码。
于是，列预译码器4对地址信号SADDRi进行译码，以便在时间间隔t2之后，向列译码器51～5n传送一个经预译码的串行地址信号PSAi，如时序图4中（D）所示。
列译码器51～5n在收到经列预译码器4预译码的串行地址信号PSAi之后，产生用于选择一个I/O门的信号。
如果一个I/O门被列译码器51～5n的输出信号选通，那么经一个数据传输门由RAM端口存储器阵列1传输至SAM端口存储器阵列2的数据，将通过该I/O线输出。
同时，跟踪电路7用于对时间间隔t，进行模仿（即t5＝t1+t2+t3+t4），t5是将传输至SAM端口存储器阵列2的数据经一条I/O线送至I/O读出放大器8这一期间的操作所需要的时间。具体地该跟踪电路7用于：对时间间隔t1进行模仿，t1是当收到一个串行计数时钟信号SC之后由串行计数器3输出一个串行地址SADDRi所需要的时间;对时间间隔t2进行模仿，t2是在收到译码串行地址SADDRi之后由列预译码器4输出一个经预译码的串行地址信号PSAi所需要的时间;对时间间隔t3参照时序图4中的（E）进行模仿，t3是在收到经预译码的串行地址信号PSAi之后由列译码器51～5n选通一条I/O线所需要的时间;以及对时间间隔t4（参照时序图4中的（F））进行模仿，t4是经选择的I/O门从SAM端口存储器阵列2发送过来数据之后，通过I/O线向读出放大器8传送数据所需要的时间。
这样，在时间间隔t5＝t1+t2+t3+t4被跟踪电路7跟踪之后，如果图4中（G）所表示的跟踪信号TRACK传送至I/O读出放大器8并将其启动，那么I/O读出放大器8读出并放大经I/O线提供的数据，然后将一个串行数据传送至数据输出缓冲器9。
同时，跟踪信号还传送至串行译码禁止电路6，因此，当被I/O读出放大器8放大的数据传送至数据输出缓冲器9之后，如图4中（H）所示，经过时间间隔t6之后串行译码禁止电路6向列预译码器4输出一个高电位禁止信号SDD（如图4中（C））。因此如图4中（D）所示，由于串行地址信号变为高电位，列预译码器4停止工作，并且如上所述的读出过程不再进行。
也就是说，直到串行计数时钟信号的下一个下降沿到来之前，读出SAM端口存储器阵列2的数据的操作停止。
如上所述的数据读出过程停止之后，如果时钟信号SC的上升沿到来，那么在图4（A）中t7时刻之前一个半周期内用上述方法读出并存储在数据输出缓冲器9中的数据通过I/O通路10输出。当然，所读出的数据将在从图4中的时间间隔t1开始之后一个半周期输出，这可以用图1B表示。
参照详细的电路图来描述的数据输出过程以后要提供。
这样就有可能在取出SAM端口阵列中的数据过程中，将数据读出时间和数据输出时间分开。
同时，参照图4（F），将描述本发明的减小电流的另一种方法。
当数据经I/O线传送至I/O读出放大器时，如果I/O线完全提高到电压源VCC的状态，那么提高时间被延长了，并且在延长的期间，电流流经SAM端口的寄存器（未示出）。
然而，在根据本发明抑制电流消耗的过程中，只要I/O读出放大器8能够充分提高I/O线，如图4中（F）所示，I/O线就断开一段时间，而其余的时间用来进行预充电。
现在来更具体地说明一下。图3中，如果I/O线进进预充电，那么为了抑制直流电流的浪费，通过由上述串行译码电路6发出的禁止时钟信号，使译码器电路4和选通I/O门的51～5n不工作。因此，从串行计数信号SC的下降沿至读出终止这一段时间，I/O线和译码电路工作。其余期间内，除了数据输出缓冲器9之外，所有的串行取数电路被禁止电路SDD禁止，不起作用。
图5详细画出了图3的列预译码器4的电路。在该图中，如果从串行译码禁止电路6中输出一个低电位的串行译码禁止信号SDD，那么列预译码电路4被允许对从串行计数器3输出的串行地址信号SADDRi进行译码，并且输出一个列串行地址信号PSAi。另一方面，如果输出一个高电位的串行译码禁止信号，那么列预译码器4被禁止，以致于列预译码器4不再进行工作。
图6详细画出了串行译码禁止电路6的电路图，电路6包括：一个延迟部分，用来对串行计数时钟信号SC进行延时，直至在提供串行计数时钟信号SC之后输出一个串行地址信号SADDRi;以及一个对时间进行模仿的部分，直至输出一个串行地址ADDRi之后从跟踪电路输入一个跟踪信号TRACK，以及直至数据读出操作完成。
信号C4是从外部提供的控制信号，并且在串行数据取出操作中保持低电位。
图7详细画出了跟踪电路的电路图，其电路构成与信号通路相应的一段相同，该段电路在输入一个串行计数时钟信号SC和从SAM端口存储器阵列2中读出数据之后向I/O读出放大器8传送数据之间。
因此，跟踪电路7对时间进行模仿，直至输入串行计数时钟信号SC之后向I/O读出放大器8传送读出的数据。然后，跟踪电路7输出一个跟踪信号TRACK，用于当数据传送至I/O读出放大器8时，控制I/O读出放大器8。
如图4中（H）所示，I/O读出放大器8进行放大操作，只到提供由跟踪电路7的跟踪信号TRACK读出的数据被提供为止。I/O读出放大器8的放大操作完成以后，串行译码禁止电路6根据跟踪信号输出一个串行译码禁止信号SDD，于是列预译码操作停止。
信号C1用来设置串行取数方式，或者用来设置数据传输方式，根据本发明，当数据串行取出时，该信号一直保持高电位。信号C2是从外部提供的控制信号，在数据串行取出期间，该信号一直保持高电位。
信号C3放在跟踪电路的后部，并且在对双端口存储器的数据进行串行取出期间信号C3变为低电位之后，驱动传输门，根据串行数据取出操作输出一个跟踪信号。另方面，在数据传输方式期间，信号C3驱动传输门，使传输门根据数据传输操作输出一个跟踪信号。
现在参照图8和图4，详细描述它们的工作过程。图8是上述I/O读出放大器8和输出缓冲器9的详细电路图，图4是图8电路的时序图。
如图5中的详细电路图所示，列预译码器4的输出信号PSAi分别传送至列译码器51～5n，以致于相应的列译码器能启动I/O门。于是，从SAM端口存储器阵列2取出的数据以I/O和I/O形式的信号传送至I/O读出放大器8（以后将要说明）。
如图8所示，I/O读出放大器8和相应的输出缓冲器9包括互相连接的一个第一锁存器和一个第二锁存器。
如本说明书开头所提到的那样，数据输出是以这样的方式进行的：在SC时钟的下降沿，将要输出的数据被取出并被读出放大;并且数据被存储在一个两级缓冲器中（以流水线方法输出），即，存储在第一和第二锁存器81、82中的第一级（第一锁存器）81中。之后，在SC时钟的上升沿，输出另一个数据，该数据是在一个半周期之前就已经读出，并且已经存储在流水线缓冲器的第二级，即第二锁存器82之中。
然后，在SC时钟的下降沿，另一个数据被读出、放大，并被传送至第一锁存器81，而已经存储在第一锁存器81中的数据被传输至第二锁存器82。之后，在SC时钟的上升沿，输出已经存储在第二锁存器82中的数据。如果参照图8和图4，这一操作会变得一目了然。
第一锁存器81包括一个第一传输门811，一个第一缓冲器812（由两个反相器组成），以及一个第二传输门813，所有这些部件按顺序连接，而第二传输门从外部接收一个信号φPSOT作为控制信号。
同时，第二锁存器82包括：一个由两个反相器组成的第二缓冲器821，以及第三和第四传输门822、823，缓冲器的不反相输出和反相输出分别加到这两个传输门上。第三和第四传输门822、823从外部接收信号φSOT作为控制信号。
参照图4，在SC时钟的下降沿，即在时间间隔t1开始时，作为控制信号的一个高电位信号φPSOT（图4中（I））提供给I/O读出放大器的第一锁存器。
然后，在SC时钟的下降沿，一个作为控制信号的高电位信号输入给第一锁存器81的第一传输门811（时序图4中的（H）），而I/O读出放大器8保留输入的数据，即由第一锁存器81读出的数据。在SC时钟的上升沿（图4中的时刻t7），信号φPSOT和φSOT分别为低电位和高电位，因此，已经存储在第二锁存器中的数据，即SDB′（该数据从时刻t7之前一个半周期起就已经存在了），根据第三和第四传输门的工作状态，经缓冲器B以数据SDB″（从数据SDB′演变过来的）的形式输出（SDOUT）。信号φPSOT的当前状态是低电位，因此，在读出步骤得到的数据不会传输至第二锁存器82，但会保留在第一锁存器81之中。
图4表示在SC时钟的上升沿和在时刻t7向输出通路10输出数据的过程。
然后，在时刻t8进行一次新的数据读出过程，在这种状态下，t7时刻之前一个半周期就存在的数据已经被输出。在这种状态下，当信号φPSOT变为高电位，t8时刻之前一个半周期读出的数据以SDB′的形式传输至第二锁存器82，而新近读出的数据以SDB的形式保留在第一锁存器81之中。
然后，在从时间间隔t1开始时算起一个半周期之后SC时钟的上升沿，时间间隔t1开始之后读出的数据被输出。
根据以上描述的本发明，通过访问SAM中的数据而将其读出的时间和将该数据向外输出的时间是相互分开的，由此减小峰值电流。此外，采用了对数据读出过程进行模仿的跟踪电路，以便仅仅在所需要的时间，驱动I/O读出放大器和列预译码器，于是工作电流的消耗将保持在最小值。

Claims (5)

1、在取出数据过程中使用低工作电流的一种SAM数据取出方法，该数据经传输门从一个RAM端口存储器陈列1传送至一个SAM端口存储器阵列2，并存储在那里，其特征在于：在一个串行计数时钟信号SC的下降沿，即在数据输出前的一个半周期，数据从所说的SAM存储器阵列2读出，以便将其存储在一个流水线式双段缓冲器中的第一段；
在串行计数时钟信号SC的下降沿，即在数据输出前的半个周期，存储在所说的双段缓冲器的第一段中的数据被传输至所说的双段缓冲器的第二段，并将其存储在那里；并且
在串行计数时钟信号SC的上升沿，输出存储在所说的双段缓冲器的第二段中的数据。
2、如权利要求1所提出的SAM数据取出方法，其中数据读出操作包括：根据一个串行计数时钟SC产生一个串行地址信号SADDRi的阶段;在对串行地址信号SADDRi进行译码之后输出一个经列预译码的地址PSAi的阶段;在对列地址PSAi进行译码之后和选通一个输入/输出门之后从所说的SAM端口存储器阵列2中选择数据的阶段;通过对操作模型化输出一个跟踪信号的阶段，该操作从产生串行地址起至放大从所说的SAM端口存储器阵列2中选出的数据止;以及根据跟踪信号放大读出的数据的阶段。
3、如权利要求1所提出的SAM数据取出方法，包括这样一个阶段，其中当从所说的SAM中读出的数据经一条输入/输出线传送至一个输入/输出放大器时，所说的I/O线只打开一段足以使所说输入/输出读出放大器能够充分提高所说输入/输出线的时间;而其余的时间用来进行预充电，以及禁止为选通所说的输入/输出线的译码过程，从而抑制电流消耗。
4、使用低工作电流的一种SAM数据取出电路，包括：一个串行计数器3，通过对一个串行计数时钟信号计数而输出一个串行地址列译码器51～5N，用于选择一个输入/输出门;一个输入/输出读出放大器8，用于放大经所说的输入/输出门和输入/输出线提供的数据;以及一个数据输出缓冲器，用于向一条输入/输出通路10提供经所说的输入/输出读出放大器8放大的数据，其特征在于所说的SAM数据取出电路还包括：一个列预译码器4，用于当收到一个由所说的串行计数器3输出的串行地址SADDRi之后，输出一个列译码器选择信号;
一个串行译码禁止电路6，用于在收到一个串行计数时钟信号SC之后，向所说的列预译码器4输出一个允许信号，在收到一个从跟踪电路7发出的跟踪信号TRACK时，向所说的列预译码器4输出一个禁止信号SDD;以及
一个跟踪电路7，用于当收到一个串行计数时钟信号SC之后，输出一个跟踪信号TRACK，以便通过形成一个与信号通路的布局形式相同的布局来控制所说的输入/输出读出放大器8，该信号通路位于输入一个串行计数时钟信号SC和向所说的输入/输出读出放大器8提供从一个SAM端口存储器阵列2读出的数据之间。
5、如权利要求4所提出的5AM数据取出电路，其中所说的跟踪电路7在收到一个串行计数时钟信号SC之后，对所说的串行计数器3的输出进行预译码;所说的跟踪电路7对时间进行模仿，直到所说的列译码器51～5n在收到所说的列预译码器4的输出信号时选择一个输入/输出门之后，SAM数据经一条输入/输出线提供给所说的输入/输出读出放大器;以及当读出的数据传送至所说的输入/输出读出放大器8时，所说的跟踪电路7还向所说的串行译码禁止电路6和所说的列预译码器4输出一个跟踪信号TRACK。
CN91100225A 1990-07-09 1991-01-15 使用低工作电流的串行存取存储器数据取出电路及其方法 Expired - Lifetime CN1022958C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR10364/90 1990-07-09
KR1019900010364A KR920004417B1 (ko) 1990-07-09 1990-07-09 낮은 동작 전류를 갖는 sam 데이터 억세스회로 및 그 방법
KR90-10364 1990-07-09

Publications (2)

Publication Number Publication Date
CN1058115A true CN1058115A (zh) 1992-01-22
CN1022958C CN1022958C (zh) 1993-12-01

Family

ID=19301060

Family Applications (1)

Application Number Title Priority Date Filing Date
CN91100225A Expired - Lifetime CN1022958C (zh) 1990-07-09 1991-01-15 使用低工作电流的串行存取存储器数据取出电路及其方法

Country Status (10)

Country Link
US (1) US5119333A (zh)
JP (1) JPH06103596B2 (zh)
KR (1) KR920004417B1 (zh)
CN (1) CN1022958C (zh)
DE (1) DE4040054A1 (zh)
FR (1) FR2664422B1 (zh)
GB (1) GB2246004B (zh)
HK (1) HK80095A (zh)
IT (1) IT1242185B (zh)
SE (1) SE9003888D0 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101545949A (zh) * 2008-03-28 2009-09-30 迈克纳斯公司 用于通过连接触点串行发送数据的电路装置、设备和方法
CN108804368A (zh) * 2017-05-05 2018-11-13 意法半导体(鲁塞)公司 能够连接到串行外围接口总线的缓冲器级设备

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2719852B2 (ja) * 1991-03-07 1998-02-25 三菱電機株式会社 半導体記憶装置およびそれからのデータ読出方法
JPH0963262A (ja) * 1995-08-17 1997-03-07 Fujitsu Ltd シンクロナスｄｒａｍ
KR0167687B1 (ko) * 1995-09-11 1999-02-01 김광호 고속액세스를 위한 데이타 출력패스를 구비하는 반도체 메모리장치
JPH09180435A (ja) * 1995-12-28 1997-07-11 Mitsubishi Electric Corp 半導体記憶装置
GB2355097B (en) * 1996-08-13 2001-05-23 Fujitsu Ltd Semiconductor device
TW340262B (en) 1996-08-13 1998-09-11 Fujitsu Ltd Semiconductor device, system consisting of semiconductor devices and digital delay circuit
KR100335397B1 (ko) * 1998-05-25 2002-09-05 주식회사 하이닉스반도체 센스앰프순차구동장치
KR100301046B1 (ko) * 1998-09-01 2001-09-06 윤종용 그래픽처리속도를향상시킬수있는듀얼포트를갖는고속싱크로너스메모리장치
KR101647333B1 (ko) 2016-04-20 2016-08-10 창원대학교 산학협력단 롱피치형 롤러체인 어셈블리의 마모시험장치
KR101631693B1 (ko) 2016-04-22 2016-06-20 창원대학교 산학협력단 롱피치형 롤러체인 어셈블리용 마모시험장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4649516A (en) * 1984-06-01 1987-03-10 International Business Machines Corp. Dynamic row buffer circuit for DRAM
DE3435752A1 (de) * 1984-09-28 1986-04-10 Siemens AG, 1000 Berlin und 8000 München Schaltung zur zwischenspeicherung digitaler signale
JPS62226498A (ja) * 1986-03-28 1987-10-05 Hitachi Ltd 半導体記憶装置
JP2591010B2 (ja) * 1988-01-29 1997-03-19 日本電気株式会社 シリアルアクセスメモリ装置
JPH0713858B2 (ja) * 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置
JPH07111829B2 (ja) * 1988-09-12 1995-11-29 株式会社東芝 半導体メモリ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101545949A (zh) * 2008-03-28 2009-09-30 迈克纳斯公司 用于通过连接触点串行发送数据的电路装置、设备和方法
CN101545949B (zh) * 2008-03-28 2014-04-23 迈克纳斯公司 用于通过连接触点串行发送数据的电路装置、设备和方法
CN108804368A (zh) * 2017-05-05 2018-11-13 意法半导体(鲁塞)公司 能够连接到串行外围接口总线的缓冲器级设备
CN108804368B (zh) * 2017-05-05 2021-05-07 意法半导体(鲁塞)公司 能够连接到串行外围接口总线的缓冲器级设备

Also Published As

Publication number Publication date
IT9048595A0 (it) 1990-12-18
SE9003888D0 (sv) 1990-12-06
KR920003169A (ko) 1992-02-29
JPH06103596B2 (ja) 1994-12-14
KR920004417B1 (ko) 1992-06-04
GB2246004A (en) 1992-01-15
US5119333A (en) 1992-06-02
FR2664422A1 (fr) 1992-01-10
DE4040054A1 (de) 1992-01-23
IT9048595A1 (it) 1992-01-10
GB9027075D0 (en) 1991-02-06
GB2246004B (en) 1994-08-17
HK80095A (en) 1995-06-01
FR2664422B1 (fr) 1993-11-19
DE4040054C2 (zh) 1993-06-03
IT1242185B (it) 1994-02-16
JPH04229483A (ja) 1992-08-18
CN1022958C (zh) 1993-12-01

Similar Documents

Publication Publication Date Title
CN1022958C (zh) 使用低工作电流的串行存取存储器数据取出电路及其方法
CN1257510C (zh) 具有页复制功能的半导体存储装置及其工作方法
US5327394A (en) Timing and control circuit for a static RAM responsive to an address transition pulse
CN1195175A (zh) 流水线式快速存取浮栅存储器结构及其工作方法
CN1825479A (zh) 改进的双数据速率ⅱ型动态随机存取存储器数据通路
CN1037983A (zh) 页式存储器中数据的存取装置和方法
CN1790541A (zh) 堆积式体结构的半导体存储器件和驱动该器件字线的方法
CN1662993A (zh) 用于流水线存储器的有效读取/写入方法
ATE394777T1 (de) Durch einen operationskode angetriebener zwischenspeichermanager für eine datenspeichervorrichtung
CN1613065A (zh) 在存储器总线接口中的功率降低
CN1584986A (zh) 一种磁带驱动器和向其写入数据的方法
CN103106918A (zh) 一种使用单端口存储单元的两端口静态随机存储器
TW335492B (en) Method and circuit for driving semiconductor memory device
CN1350301A (zh) 具有多级管线结构的高速同步半导体存储器及其操作方法
CN1149184A (zh) 存储器读取装置
CN1739164A (zh) 用于内容可寻址存储器内的宽字删除的方法和设备
JP3784979B2 (ja) バス駆動回路
CN1498403A (zh) 可变模式多媒体数据对象存储设备
CN1227386A (zh) 半导体存储器件
CN1674151A (zh) 一种针对图像处理的同步动态随机存储器存取方法
CN1967710A (zh) 半导体存储装置
CN1278242C (zh) 信息处理装置和存储器存取安排方法
CN1296831C (zh) 同步记忆体的时序控制方法
CN1499524A (zh) 能够进行高速处理的半导体存储装置
CN1278659A (zh) 在集成电路中用于数据和定时信号的予取结构及其方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C15 Extension of patent right duration from 15 to 20 years for appl. with date before 31.12.1992 and still valid on 11.12.2001 (patent law change 1993)
OR01 Other related matters
C17 Cessation of patent right
CX01 Expiry of patent term

Expiration termination date: 20110115

Granted publication date: 19931201