JP2719852B2 - 半導体記憶装置およびそれからのデータ読出方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置およ
びそれからのデータ読出方法に関し、より特定的には、
改善された読出系を有する半導体記憶装置およびそれか
らのデータ読出方法に関する。

【０００２】

【従来の技術】本発明は、シングルポートメモリおよび
マルチポートメモリのいずれにも適用可能であるが、以
下には、主としてマルチポートメモリの一種であるデュ
アルポートメモリについて従来技術の欠点を説明する。

【０００３】図５は、デュアルポートメモリの利用形態
の一例を示すブロック図である。図において、デュアル
ポートメモリ１は２つの入出力ポートを備えている。一
方の入出力ポート（以下、Ａポートと称す）は、システ
ムバス２を介してホストシステム３と接続される。デュ
アルポートメモリ１の他方のポート（以下、Ｂポートと
称す）は、システムバス４を介してスレーブシステム５
と接続される。ホストシステム３およびスレーブシステ
ム５は、データを処理するものであればどのような形態
であってもよいが、たとえばＣＰＵを含むマルチプロセ
ッサシステムの場合が多い。そのため、ホストシステム
３はホストＣＰＵ３１とＲＯＭ３２とＲＡＭ３３とを備
えており、スレーブシステム５はスレーブＣＰＵ５１と
ＲＯＭ５２とＲＡＭ５３とを備えている。デュアルポー
トメモリ１は、その内部に記憶手段を含む。この記憶手
段は、ホストシステム３およびスレーブシステム５によ
って別々にアクセスされることが可能である。

【０００４】上記のようなデュアルポートメモリ１は、
ホストシステム３とスレーブシステム５との間のデータ
の受渡しのために利用されることが多い。たとえば、ホ
ストシステム３とスレーブシステム５とが非同期に動作
する場合、各システム間で直接データの伝送を行なうこ
とは困難である。そこで、デュアルポートメモリ１を介
してデータの伝送を行なうことにより、各システムは必
要なときにデータの入出力を行なうことが可能となる。
それによって、システムのスループットが向上するとと
もに、各システム３および５は、互いに関連して動作
し、さらに大きなシステムを構築することができる。

【０００５】図６は、従来のデュアルポートメモリの構
成の一例を示すブロック図である。図において、メモリ
セルアレイ１０には、複数のワード線と複数のビット線
とが互いに交差して配置され、各ワード線と各ビット線
との交点にはメモリセルが配置されている。このメモリ
セルアレイ１０に対して、Ａポート用のデコーダ１１ａ
およびセンスアンプ１２ａと、Ｂポート用のデコーダ１
１ｂおよびセンスアンプ１２ｂとが設けられる。デコー
ダ１１ａにはアドレス入力端子１３ａを介してホストシ
ステム３からのＡポートアドレスデータが与えられ、デ
コーダ１１ｂにはアドレス入力端子１３ｂを介してスレ
ーブシステム５からのＢポートアドレスデータが与えら
れる。センスアンプ１２ａとＡポートデータ入出力端子
１４ａとの間には、書込データのためのトライステート
バッファ１５ａと、読出データのためのトライステート
バッファ１６ａとが並列に設けられている。トライステ
ートバッファ１５ａの制御端子には、Ａポート書込信号
入力端子１７ａを介してホストシステム３からライトイ
ネーブル信号が与えられる。トライステートバッファ１
５ａは、このライトイネーブル信号に基づいてその出力
状態が制御される。トライステートバッファ１６ａの制
御端子には、Ａポート読出信号入力端子１８ａを介して
ホストシステム３からリードイネーブル信号が与えられ
る。トライステートバッファ１６ａは、このリードイネ
ーブル信号に基づいてその出力状態が制御される。Ｂポ
ートについても同様に、センスアンプ１２ｂとＢポート
データ入力端子１４ｂとの間には、書込データのための
トライステートバッファ１５ｂと、読出データのための
トライステートバッファ１６ｂとが並列に設けられてい
る。トライステートバッファ１５ｂの制御端子には、Ｂ
ポート書込信号入力端子１７ｂを介してスレーブシステ
ム５からライトイネーブル信号が与えられる。トライス
テートバッファ１５ｂはこのライトイネーブル信号に基
づいてその出力状態が制御される。トライステートバッ
ファ１６ｂの制御端子には、Ｂポート読出信号入力端子
１８ｂを介してスレーブシステム５からリードイネーブ
ル信号が与えられる。トライステートバッファ１６ｂは
このリードイネーブル信号に基づいてその出力状態が制
御される。

【０００６】図７は、図６に示すメモリセルアレイ１０
における１つのメモリセルに対する入出力構成を示す図
である。メモリセルアレイ１０には、複数のメモリセル
１０１が行方向および列方向に沿ってマトリクス状に配
置されている。ここで、メモリセルアレイ１０は、図７
に示すように、メモリセル１０１の各行につき２本のワ
ード線１０３ａおよび１０３ｂが配置され、各列につき
２本のビット線１０４ａおよび１０４ｂが配置されてい
る。また、１つのメモリセル１０１につき２個のトラン
スファゲートトランジスタ１０２ａおよび１０２ｂが設
けられている。ワード線１０３ａ，ビット線１０４ａお
よびトランスファゲートトランジスタ１０２ａは、Ａポ
ートに関連して設けられる。ワード線１０３ｂ，ビット
線１０４ｂおよびトランスファゲートトランジスタ１０
２ｂは、Ｂポートに関連して設けられる。このように、
図６および図７に示すデュアルポートメモリでは、Ａポ
ートとＢポートとのアクセス系統がまったく別個独立に
設けられている。そのため、ホストシステム３およびス
レーブシステム５は、同時にメモリセルアレイ１０をア
クセスすることができる。

【０００７】上記のような構成を有するデュアルポート
メモリ１では、ホストシステム３からの書込要求を受け
たときはトライステートバッファ１５ａが活性化され、
ホストシステム３からの書込データがセンスアンプ１２
ａに与えられ、スレーブシステム５からの書込要求を受
けたときはトライステートバッファ１５ｂが活性化さ
れ、スレーブシステム５からの書込データがセンスアン
プ１２ｂに与えられる。また、ホストシステム３からの
読出要求を受けたときにはトライステートバッファ１６
ａが活性化され、選択されたメモリセルから読出された
データがＡポートデータ入出力端子１４ａを介してホス
トシステムに出力され、スレーブシステム５からの読出
要求を受けたときはトライステートバッファ１６ｂが活
性化され、選択されたメモリセルから読出されたデータ
がＢポートデータ入出力端子１４ｂを介してスレーブシ
ステム５に出力される。

【０００８】図７に示すごとく、デュアルポートメモリ
は、一般に、ビット線，ワード線を１つのメモリセルに
対して２組ずつ設ける必要があるため、配線容量が大き
くなり、一般のＲＯＭ，ＲＡＭに比べて、よりアクセス
タイムを必要とする。したがって、デュアルポートメモ
リを用いたシステムを構築する場合、従来はＣＰＵのレ
ディ機能（動作を待機する機能）を用いて、システムが
有する速度能力を最大限に引き出すようにしていた。

【０００９】図８は、レディ機能付ＣＰＵを用いたマル
チプロセッサシステムを示している。図において、ホス
トシステム３およびスレーブシステム５には、それぞ
れ、アドレスデコーダ３４および５４が設けられてい
る。アドレスデコーダ３４は、システムバス２に出力さ
れるアドレスデータをデコードし、デュアルポートメモ
リ１がアクセスされるときにレディ信号を出力する。同
様に、アドレスデコーダ５４は、システムバス４に出力
されるアドレスデータをデコードし、デュアルポートメ
モリ１がアクセスされるときにレディ信号を出力する。
アドレスデコーダ３４から出力されるレディ信号はホス
トＣＰＵ３１のレディ端子（ＲＤＹ端子）に与えられ、
アドレスデコーダ５４から出力されるレディ信号はスレ
ーブＣＰＵ５１のレディ端子（ＲＤＹ端子）に与えられ
る。ホストＣＰＵ３１およびスレーブＣＰＵ５１は、そ
れぞれ、アドレスデコーダ３４および５４からレディ信
号が与えられると、デュアルポートメモリ１に対するア
クセス動作を所定時間待機する。

【００１０】図９は、図５および図８に示すマルチプロ
セッサシステムの動作を説明するためのタイムチャート
である。なお、図９（１），（２）は図８に示すマルチ
プロセッサシステムの動作を示し、図９（３），（４）
は図５に示すマルチプロセッサシステムの動作を示して
いる。

【００１１】まず、図９（１），（２）を参照して、図
８に示すマルチプロセッサシステムの動作を説明する。
図９は、ＣＰＵ３１（またはＣＰＵ５１）の動作クロッ
ク信号の周期を示している。図９（２）は、処理ａ〜ｈ
を実行する場合についてのＣＰＵ３１（または５１）の
動作タイミングを示している。図９（１），（２）に示
すように、ＣＰＵ３１（または５１）は、動作クロック
信号に同期して動作を行なう。たとえば、ＲＯＭ３２
（または５２）をリードして命令をフェッチする処理ａ
は動作クロック信号の第１周期において行なわれ、処理
ａでフェッチされた命令に基づいてＲＡＭ３３（または
５３）に書込を行なう処理ｂは動作クロック信号の第２
周期において行なわれる。ここで、注目すべきことは、
処理ｆの動作タイミングである。処理ｆは、処理ｅでフ
ェッチされた命令に基づいてデュアルポートメモリ１か
らデータを読出す処理である。前述したように、デュア
ルポートメモリ１はワード線およびビット線が各メモリ
セルについて２組ずつ設けられているためアクセス速度
が遅いという欠点を有している。そのため、デュアルポ
ートメモリ１からデータを読出す処理ｆは、図示した他
の処理に比べて実行のために長い時間を必要とする。そ
こで、ＣＰＵ３１（または５１）が処理ｆの実行を開始
すると同時に、アドレスデコーダ３４（または５４）が
レディ信号をＣＰＵ３１（または５１）に与える。これ
によって、ＣＰＵ３１（または５１）は、処理ｆの終了
を所定時間だけ（図９（２）では動作クロック信号の１
／２周期）だけ待機する。これによって、ＣＰＵ３１
（または５１）は、デュアルポートメモリ１への読出ア
クセスに対して十分な時間が与えられ、デュアルポート
メモリ１から正確なデータを読出すことができる。処理
ｆの動作が終了するとＣＰＵ３１（または５１）におけ
る待機状態が解除され、ＣＰＵ３１（または５１）は通
常の動作状態に戻る。

【００１２】次に、図９（３），（４）を参照して、図
５に示すマルチプロセッサシステムの動作を説明する。
図９（３）はＣＰＵ３１（または５１）の動作クロック
信号の周期を示している。図９（４）は図９（２）の場
合と同様の処理ａ〜ｈを行なう場合についてのＣＰＵ３
１（または５１）の動作タイミングを示している。図５
に示すマルチプロセッサシステムでは、各ＣＰＵ３１，
５１が図８に示すマルチプロセッサシステムにおけるよ
うなレディ機能を有していない。そのため、デュアルポ
ートメモリ１からデータを読出す処理ｆのみについて処
理を実行するための時間を引き延ばすことができない。
そこで、図５に示すマルチプロセッサシステムでは、動
作クロック信号の周期を図８に示すマルチプロセッサシ
ステムで用いている動作クロック信号の周期の２倍にす
ることにより、処理ｆの実行に必要な時間を確保するよ
うにしている。その結果、処理ｆ以外の他の処理につい
ても、その実行のための時間が図５に示すマルチプロセ
ッサシステムに比べて２倍になっている。

【００１３】上述のごとく、レディ機能を持たないＣＰ
Ｕを用いた図５に示すマルチプロセッサシステムは、各
処理の実行時間が無駄に引き延ばされており、ＣＰＵの
動作速度能力を十分に活用できていない。

【００１４】以上説明したごとく、ＣＰＵの動作速度能
力を十分に引き出すためには、ＣＰＵにレディ機能を持
たせることが有効な方策である。しかしながら、ワンチ
ップマイクロコンピュータに用いられるＣＰＵや、特定
用途向けＣＰＵでは、ＣＰＵがレディ機能を有していな
い場合がある。このようなＣＰＵを用いる場合には、シ
ステムの動作クロック信号の周波数を落とさなければな
らず、システム全体の動作速度性能が下がるという問題
点があった。このような問題点は、複数のポートを有す
るマルチポートメモリに限らず、シングルポートメモリ
においても生じる。たとえば、１つのシステムが動作速
度の異なる複数のメモリを使用する場合、動作速度の遅
いメモリとシステム間で上記のような問題が生じる。

【００１５】ところで、マルチプロセッサシステムを構
築する場合、すでに単一のプロセッサシステム（たとえ
ばホストシステム）が完成しており、あとからホストシ
ステムのデータを一部利用するスレーブシステムを追加
して、全体としてマルチプロセッサシステムを完成させ
ることがある。この場合、図１０に示すように、ホスト
ＣＰＵ３１が管理しているホストシステム内部のメモリ
のアドレス空間３２０の上に重ねてデュアルポートメモ
リのアドレスを配置できれば、ホストシステム側では管
理するメモリのアドレス空間が広がらないので、ホスト
システムのプログラムを何ら変更することなく、スレー
ブシステムを追加することができる。

【００１６】しかしながら、従来では、ホストシステム
の内部メモリと同じアドレス空間にデュアルポートメモ
リのアドレス領域を配置することができなかった。なぜ
ならば、ホストＣＰＵが内部メモリ領域を読出すとき、
同じアドレスを有するデュアルポートメモリが存在した
場合、両方がデータを出力し、データの衝突が生じるた
めである。

【００１７】したがって、既に完成されたホストシステ
ムに対してスレーブシステムを追加する場合は、図１１
に示すように、デュアルポートメモリのアドレス領域を
ホストシステムの内部メモリのアドレス空間と重ならな
いように配置する必要があり、そのためホストシステム
側でのプログラムを作りなおさなければならないという
問題点があった。

【００１８】上記問題点を、自動車のエンジン制御を例
に挙げてより具体的に説明する。自動車のエンジン制御
では、オートマチック車はトランスミッションの制御を
行なうためにエンジン制御システムのデータを必要とす
る。しかし、スポーツ仕様車に多く見られるようなマニ
アルシフト車では、トランスミッション制御をマイクロ
コンピュータで行なわない場合もあり得る。すなわち、
同一のエンジンを搭載した自動車でも、マイクロコンピ
ュータによるトランスミッション制御を必要とするもの
と、そうでないものとがある。このように、トランスミ
ッション制御用マイクロコンピュータを必要とするケー
スと必要としないケースとがあるエンジン制御用マイク
ロコンピュータシステムを設計する場合、ホストシステ
ムとデュアルポートメモリとのデータ伝送処理の有無に
応じて、異なったプログラムを作成しなければならない
ことは、二重手間で煩わしく、また管理上の問題も発生
しやすい。したがって、デュアルポートメモリのアドレ
ス領域は、できるだけそれを使用するシステムのアドレ
ス空間上に配置することが好ましい。

【００１９】

【発明が解決しようとする課題】以上のように従来で
は、レディ機能を持たないＣＰＵを有するシステムが低
速のメモリをアクセスする場合、システムの動作速度を
メモリのアクセス速度に合わさなければならず、その結
果、システムの動作速度性能を下げてしまうという問題
点があった。

【００２０】また、従来では、複数のシステムが１つの
マルチポートメモリを共有する場合、マルチポートメモ
リのアドレス領域をシステムの内部メモリのアドレス空
間上に重ねて配置すると、システムの内部メモリとマル
チポートメモリとの間でデータの衝突が生じるという問
題点があった。

【００２１】それゆえに、この発明の目的は、上記のよ
うな問題点を解消し、システムが円滑にアクセス動作を
行なえるような半導体記憶装置およびそれからのデータ
読出方法を提供することである。

【００２２】この発明の他の目的は、それを使用するシ
ステムの動作速度性能を最大限に引出し得るような半導
体記憶装置およびそれからのデータ読出方法を提供する
ことである。

【００２３】この発明のさらに他の目的は、半導体記憶
装置のアドレス領域をそれを使用するシステムの内部メ
モリのアドレス空間上に重ねて配置しても、半導体記憶
装置の読出データとシステムの内部メモリの読出データ
とが衝突しないような半導体記憶装置を提供することで
ある。

【００２４】

【課題を解決するための手段】この発明にかかる半導体
記憶装置は、メモリセルアレイと、選択手段と、記憶保
持手段と、アドレス識別手段と、伝送制御手段とを備え
ている。メモリセルアレイは複数のメモリセルを含む。
選択手段は、外部のシステムから与えられるアドレスデ
ータに基づいて、メモリセルアレイにおけるいずれか１
つのメモリセルを選択する。記憶保持手段は、それ自身
固有のアドレスが予め割当てられており、選択手段によ
って選択されたメモリセルから読出されたデータを一時
的に記憶保持して外部のシステムへ出力する。アドレス
識別手段は、外部のシステムから与えられるアドレスデ
ータがメモリセルのアドレスであるか記憶保持手段のア
ドレスであるかを識別する。伝送制御手段は、アドレス
識別手段の出力に応答して、システムから与えられるア
ドレスデータがメモリセルのアドレスである場合、メモ
リセルアレイと記憶保持手段との伝送路を接続するよう
に制御する。

【００２５】この発明にかかる他の半導体記憶装置は、
メモリセルアレイと、選択手段と、記憶保持手段と、ア
ドレス識別手段と、アドレス空間検出手段と、伝送制御
手段とを備えている。メモリセルアレイは、複数のメモ
リセルを含み、システムの、内部メモリと重複したアド
レス空間を少なくともその一部に有する。選択手段は、
外部のシステムから与えられるアドレスデータに基づい
て、メモリセルアレイにおけるいずれか１つのメモリセ
ルを選択する。記憶保持手段は、それ自身固有のアドレ
スが予め割当てられており、選択手段によって選択され
たメモリセルから読出されたデータを一時的に記憶保持
して外部のシステムへ出力する。アドレス識別手段は、
外部のシステムから与えられるアドレスデータがメモリ
セルのアドレスであるか記憶保持手段のアドレスである
かを識別する。アドレス空間検出手段は、外部のシステ
ムから与えられたアドレスデータがメモリセルのアドレ
スであるとき、このアドレスが外部の手段の内部メモリ
と重複したアドレス空間内に存在するアドレスか否かを
検出する。伝送制御手段は、アドレス識別手段とアドレ
ス空間検出手段との出力に応答して、システムから与え
られるアドレスデータが記憶保持手段のアドレスである
場合、メモリセルアレイと記憶保持手段との伝送路を切
断し、外部から与えられるアドレスデータが重複するア
ドレス空間のアドレスである場合、システムにデータを
出力しないように制御する。

【００２６】この発明にかかる半導体記憶装置のデータ
読出方法は、複数のメモリセルを含むメモリセルアレイ
と、外部のシステムから与えられるアドレスデータに基
づいてメモリセルアレイにおけるいずれか１つのメモリ
セルを選択するための選択手段と、それ自身固有のアド
レスが予め割り当てられており選択手段によって選択さ
れたメモリセルから読出されたデータを一時的に記憶保
持して外部のシステムへ出力する記憶保持手段とを備え
た半導体記憶装置からデータを読出すための方法であっ
て、次の動作ステップを備えている。まず、外部のシス
テムの第１の動作サイクルで、選択されたメモリセルか
らデータを読出して記憶保持手段に記憶保持する。次
に、第１の動作サイクルに続く外部のシステムの第２の
動作サイクルで、記憶保持手段の記憶データを読出す。

【００２７】

【作用】上記において最初に示されたこの発明にかかる
半導体記憶装置では、選択手段によって選択されたメモ
リセルから読出されたデータは、記憶保持手段を介して
外部のシステムへ出力される。記憶保持手段には、それ
自身固有のアドレスが予め割り当てられている。アドレ
ス識別手段は、外部のシステムから与えられるアドレス
データがメモリセルのアドレスであるか記憶保持手段の
アドレスであるかを識別する。このアドレス識別手段の
出力に応答して、伝送制御手段は記憶保持手段について
のデータの伝送を制御する。したがって、外部のシステ
ムは半導体記憶装置からのデータの読出を、選択された
メモリセルから読出されたデータを記憶保持手段に記憶
保持させるステップと、記憶保持手段に記憶保持された
データを読出すステップとに分けて行なうことができ
る。メモリセルアレイと記憶保持手段との間における配
線容量は小さいため、外部のシステムがメモリセルから
直接データを読出す場合に比べて、メモリセルから記憶
保持手段へのデータの転送は高速に行なわれる。また、
記憶保持手段は、高速動作が可能であるのでそこからの
データの読出は極めて高速に行なわれる。したがって、
外部のシステムは、選択されたメモリセルから読出され
たデータを記憶保持手段に記憶保持する第１の動作と、
記憶保持手段に記憶保持されたデータを読出す第２の動
作とを、それぞれ通常の動作サイクル内で行なうことが
できる。その結果、外部システムの動作クロック信号の
周波数を低減することなく半導体記憶装置からデータを
読出すことが可能となる。

【００２８】上記において２番目に示されたこの発明に
かかる他の半導体記憶装置は、さらにアドレス空間検出
手段を備えている。このアドレス空間検出手段は、外部
のシステムから与えられたアドレスデータがメモリセル
のアドレスであるとき、このアドレスが外部システムの
内部メモリと重複したアドレス空間内に存在するアドレ
スか否かを検出する。そして、伝送制御手段は、アドレ
ス識別手段のみならずアドレス空間検出手段の出力にも
応答して、記憶保持手段についてのデータの伝送を制御
する。したがって、この半導体記憶装置も上記半導体記
憶装置と同様に、メモリセルからのデータの読出を、メ
モリセルから読出したデータを記憶保持手段に記憶保持
させる第１の動作と、記憶保持手段に保持されたデータ
を読出す第２の動作とに分けて行なうことができる。そ
して、第１の動作では記憶保持手段に記憶保持されたデ
ータを外部システムへ出力させず、第２の動作で記憶保
持手段に記憶保持されたデータを外部システムへ出力さ
せるようにすれば、たとえ外部システムの内部メモリと
メモリセルアレイ内のメモリセルとが重複指定されて
も、データの衝突を避けることができる。

【００２９】上記において最後に示されたこの発明にか
かる半導体記憶装置のデータの読出方法では、メモリセ
ルからのデータの読出を、外部システムにおける連続す
る２つの動作サイクルに分けて行なっている。すなわ
ち、外部システムの第１の動作サイクルでは、選択され
たメモリセルからデータを読出して記憶保持手段に記憶
保持する。第１の動作サイクルに続く第２の動作サイク
ルでは、記憶保持手段の記憶データを読出す。このよう
にメモリセルからのデータの読出を連続する２つの動作
サイクルに分けて行なうことにより、各動作サイクルで
実行される処理の時間を短くし、それによって外部シス
テムにおける動作クロック信号の周波数を低減しないよ
うにしている。

【００３０】

【実施例】図１は、この発明の一実施例にかかる半導体
記憶装置の構成を示すブロック図である。なお、この図
１に示す半導体記憶装置は、図６に示す半導体記憶装置
と同様にデュアルポートメモリとして構成されている。

【００３１】図１に示すデュアルポートメモリは、以下
の点を除いて図６に示す従来のデュアルポートメモリの
構成と同様であり、相当する部分には同一の参照番号を
付し、その説明を適宜省略する。

【００３２】図１に示す半導体記憶装置は、図６に示す
従来の半導体記憶装置が有する構成に加えて、リードバ
ッファ１５１と、スイッチ１５２と、アドレスデコーダ
１５３と、ＯＲゲート１５４と、ＡＮＤゲート１５５，
１５６とを備えている。スイッチ１５２は、センスアン
プ１２ａとリードバッファ１５１の入力端との間に介挿
されている。リードバッファ１５１の出力端は、トライ
ステートバッファ１６ａの入力端に接続されている。ア
ドレスデコーダ１５３は、アドレス入力端子１３ａから
入力されるＡシステムのアドレスデータをデコードし
て、２つの識別信号、すなわちメモリアドレス識別信号
ｄ１とバッファアドレス識別信号ｄ２とを出力する。メ
モリアドレス識別信号ｄ１は、Ａシステムから入力され
るアドレスデータが、メモリセルアレイ１０におけるい
ずれかのメモリセルのアドレスであるときＨレベルとな
る。バッファアドレス識別信号ｄ２は、Ａシステムから
入力されるアドレスデータが、リードバッファ１５１に
予め割り当てられたアドレスであるときにＨレベルとな
る。アドレスデコーダ１５３から出力されるメモリアド
レス識別信号ｄ１およびバッファアドレス識別信号ｄ２
は、ＯＲゲート１５４に与えられる。ＡＮＤゲート１５
５，１５６の各一方入力端には、Ａポート読出信号入力
端子１８ａから入力されるホストシステムのリードイネ
ーブル信号が与えられる。ＡＮＤゲート１５５の他方入
力端には、アドレスデコーダ１５３からメモリアドレス
識別信号ｄ１が与えられる。ＡＮＤゲート１５６の他方
入力端には、ＯＲゲート１５４の出力が与えられる。Ａ
ＮＤゲート１５５の出力は、開閉制御信号としてスイッ
チ１５２に与えられる。ＡＮＤゲート１５６の出力は、
トライステートバッファ１６ａの制御端子に与えられ
る。

【００３３】図２は、図１に示す半導体記憶装置に接続
されたホストシステムにおけるホストシステムの動作を
説明するためのタイミングチャートである。図２（１）
は、ホストシステムのＣＰＵの動作クロック信号の周期
を示している。図２（２）は、ホストシステムにおける
ＣＰＵの動作タイミングを示している。以下、この図２
参照して、図１に示す実施例の動作を説明する。

【００３４】ホストシステムは、図２（２）に示す処理
ａ〜ｄを実行した後、処理ｅを実行する。処理ｅでは、
ホストシステム内部のＲＯＭ（プログラムを記憶してい
る）から命令が読出されてフェッチされる。このときフ
ェッチされた命令は、メモリセルアレイ１０におけるい
ずれかのメモリセルからデータを読出すための命令であ
る。処理ｅでフェッチされた命令に基づいて、ホストシ
ステムは処理ｆでメモリセルからのデータの読出を行な
う。このとき、ホストシステムはシステムバスを介して
図１に示す半導体記憶装置のアドレス入力端子１３ａに
メモリセルのアドレスデータを与えるとともに、Ａポー
ト読出信号入力端子１８ａにＨレベルのリードイネーブ
ル信号を与える。このとき、ホストシステムから入力さ
れたアドレスデータはメモリセルアレイ１０におけるい
ずれかのメモリセルを指定するアドレスデータであるた
め、アドレスデコーダ１５３はメモリアドレス識別信号
ｄ１をＨレベルに活性化する。このＨレベルのメモリア
ドレス識別信号ｄ１はＡＮＤゲート１５５の他方入力端
に与えられるとともに、ＯＲゲート１５４を介してＡＮ
Ｄゲート１５６の他方入力端に与えられる。このとき、
ＡＮＤゲート１５５および１５６の各一方入力端には、
Ｈレベルのリードイネーブル信号が与えられているた
め、ＡＮＤゲート１５５および１５６の各出力はＨレベ
ルとなる。ＡＮＤゲート１５５のＨレベルの出力に応答
して、スイッチ１５２はオンし、センスアンプ１２ａと
リードバッファ１５１の入力端とが接続される。ＡＮＤ
ゲート１５６のＨレベルの出力は、トライステートバッ
ファ１６ａの制御端子に与えられ、このトライステート
バッファ１６ａを活性化する。したがって、トライステ
ートバッファ１６ａはスルー状態となり、リードバッフ
ァ１５１の出力をＡポートデータ入出力端子１４ａに伝
達する。

【００３５】一方、アドレス入力端子１３ａから入力さ
れたアドレスデータはデコーダ１１ａに与えられ、メモ
リセルアレイ１０におけるいずれか１つのメモリセルが
選択される。この選択されたメモリセルからデータが読
出され、センスアンプ１２ａで増幅された後出力され
る。センスアンプ１２ａの出力は、スイッチ１５２を介
してリードバッファ１５１に与えられ、記憶保持され
る。このとき、トライステートバッファ１６ａはスルー
状態であるため、リードバッファ１５１の出力はＡポー
トデータ入出力端子１４ａからホストシステムへ出力さ
れている。しかし、ホストシステムでは、このとき図１
に示すデュアルポートメモリから入力されたデータを取
り込まない。なぜならば、リードバッファ１５１は、前
回の記憶データが今回メモリセルから読出されたデータ
に書き換えられる過渡期であるため、その出力が不定デ
ータであるおそれが強いからである。これによって、ホ
ストシステムが不定データを取り込むのを防止できる。

【００３６】次に、ホストシステムは、図２（２）に示
す処理ｅ′においてＲＯＭから次の命令を読出してフェ
ッチする。このときフェッチされた命令は、図１に示す
半導体記憶装置におけるリードバッファ１５１からデー
タを読出すための命令である。この処理ｅ′でフェッチ
された命令に基づいて、ホストシステムは処理ｆ′にお
いてリードバッファ１５１からのデータ読出を実行す
る。この処理ｆ′において、ホストシステムはまずリー
ドバッファ１５１のアドレスデータをシステムバスを介
してアドレス入力端子１３ａに出力する。アドレス入力
端子１３ａから入力されたリードバッファ１５１のアド
レスデータは、アドレスデコーダ１５３でデコードさ
れ、その結果、アドレスデコーダ１５３からＨレベルの
バッファアドレス識別信号ｄ２が出力される。このと
き、メモリアドレス識別信号ｄ１はＬレベルとなる。メ
モリアドレス識別信号ｄ１がＬレベルとなるため、ＡＮ
Ｄゲート１５５の出力はＬレベルとなる。応じて、スイ
ッチ１５２がオフ状態となる。したがって、センスアン
プ１２ａとリードバッファ１５１との間が電気的に遮断
される。これによって、リードバッファ１５１の読出時
において、センスアンプ１２ａの出力によってリードバ
ッファ１５１の記憶データが不所望に書き換えられるの
が防止される。一方、バッファアドレス識別信号ｄ２は
Ｈレベルであるため、ＯＲゲート１５４の出力は引続き
Ｈレベルを維持する。したがって、ＡＮＤゲート１５６
の出力はＨレベルを保ち、応じてトライステートバッフ
ァ１６ａはスルー状態を維持する。したがって、リード
バッファ１５１の記憶データはトライステートバッファ
１６ａを通過してＡポートデータ入出力端子１４ａから
ホストシステムへと出力される。このとき、ホストシス
テムでは、図１に示す半導体記憶装置から出力された読
出データを取り込む。その後、ホストシステムは図２
（２）に示す処理ｆ′の動作を終了する。

【００３７】以上説明したごとく、図１に示す半導体記
憶装置では、ホストシステムによるメモリセルからのデ
ータの読出が、２段階に分けて行なわれる。すなわち、
第１の段階では、メモリセルアレイ１０におけるいずれ
か１つのメモリセルが選択されてそこから読出されたデ
ータがリードバッファ１５１に記憶される。このとき、
ホストシステムはリードバッファ１５１の記憶データを
読出さない。第２段階では、ホストシステムはリードバ
ッファ１５１の記憶データを読出して取り込む。

【００３８】ここで、ホストシステムがメモリセルアレ
イ１０のメモリセルからデータを読出す際の遅延は２つ
の原因によって生じている。第１の原因は、半導体記憶
装置自身の構造に基づくものである。半導体記憶装置の
構造に起因する遅延のうち、最も大きなものは、メモリ
セルアレイ１０における配線容量がある。特に、図１に
示すようなデュアルポートメモリでは、各メモリセルに
ついてワード線とビット線とが２組ずつ設けられている
ため、他の半導体記憶装置に比べて配線容量が増大し、
遅延が大きい。第２の原因は、半導体記憶装置とホスト
システムとを接続する信号線の配線容量に基づくもので
ある。

【００３９】上記第１の原因による遅延時間と第２の原
因による遅延時間との間にはそれ程大きな差はない。簡
単のために、上記第１の原因による遅延時間を５０ｍｓ
とし、第２の原因による遅延時間を５０ｍｓとすると、
ホストシステムがメモリセルアレイ１０内のメモリセル
からデータを読出すときに、５０ｍｓ＋５０ｍｓ＝１０
０ｍｓの遅延が生じる。このように累積された大きな遅
延時間を、高速動作するホストシステムにおけるＣＰＵ
の１回の動作サイクルで吸収することは困難である。そ
のため、図９（３），（４）で示すように、従来ではシ
ステムの動作クロック信号の周波数を低減するようにし
ていた。これに対し、図１に示す実施例では、メモリセ
ルからのデータの読出を前述のように２段階に分けて行
なうことにより、遅延時間の分散を図っている。すなわ
ち、図２（２）における処理ｆでは、上記第１の原因に
よる遅延（主としてメモリセルアレイ１０内の配線容量
に基づく遅延）を吸収している。一方、図２（２）に示
す処理ｆ′では、半導体記憶装置とホストシステムとの
間を接続する信号線の配線容量に基づく遅延を吸収して
いる。なぜならば、リードバッファ１５１は、単なるレ
ジスタであり、内部配線容量をほとんど有しておらず、
それ自身高速に動作が可能であるためである。このよう
に、メモリセルアレイ１０の内部配線に起因する遅延と
半導体記憶装置とホストシステムとの間の信号線の配線
容量に基づく遅延とを２つの処理ｆ，ｆ′に分散させる
ことにより、ホストシステム側の１回の動作サイクルで
吸収する遅延時間を少なくしている。したがって、ホス
トシステムでは、動作クロック信号の周波数を低減する
ことなく半導体記憶装置の読出アクセス時に生じる遅延
時間を吸収することができる。その結果、半導体記憶装
置の動作速度がたとえ低速であっても、それをアクセス
するシステムの動作速度性能を最大限に引き出すことが
できる。

【００４０】図３は、この発明の他の実施例の構成を示
すブロック図である。図において、この実施例は以下の
点を除いて図１に示す実施例と同様の構成であり、相当
する部分には同一の参照番号を付し、その説明を省略す
る。図３に示す実施例では、図１に示す実施例における
ＯＲゲート１５４が除かれている。そのため、ＡＮＤゲ
ート１５５の他方入力端にはアドレスデコーダ１５３か
らのメモリアドレス識別信号ｄ１が与えられ、ＡＮＤゲ
ート１５６の他方入力端にはバッファアドレス識別信号
ｄ２が与えられる。

【００４１】次に、図３に示す実施例の動作を説明す
る。まず、ホストシステムからメモリセルアレイ１０に
おけるいずれかのメモリセルのアドレスデータが入力さ
れると、アドレスデコーダ１５３はメモリアドレス識別
信号ｄ１をＨレベルとし、バッファアドレス識別信号ｄ
２をＬレベルとする。その結果、ＡＮＤゲート１５５の
出力がＨレベルとなり、スイッチ１５２がオン状態とな
る。したがって、選択されたメモリセルから読出された
データがスイッチ１５２を介してリードバッファ１５１
に与えられる。また、ＡＮＤゲート１５６の出力はＬレ
ベルとなり、トライステートバッファ１６ａはハイイン
ピーダンス状態となる。その結果、リードバッファ１５
１の出力はトライステートバッファ１６ａを通過するこ
とができない。次に、ホストシステムからリードバッフ
ァ１５１のアドレスデータが入力されると、アドレスデ
コーダ１５３はメモリアドレス識別信号ｄ１をＬレベル
とし、バッファアドレス識別信号ｄ２をＨレベルとす
る。そのため、ＡＮＤゲート１５５の出力がＬレベルと
なり、ＡＮＤゲート１５６の出力がＨレベルとなる。そ
の結果、スイッチ１５２がオフ状態となり、センスアン
プ１２ａからリードバッファ１５１へのデータ入力が禁
止される。また、トライステートバッファ１６ａがスル
ー状態となり、リードバッファ１５１の出力がトライス
テートバッファ１６ａを介してＡポートデータ入出力端
子１４ａからホストシステムに出力される。

【００４２】上記のごとく、図３に示す実施例では、図
１に示す実施例と同様に、選択されたメモリセルからホ
ストシステムへのデータの読出が、２段階に分けて行な
われているので、読出アクセス時に生じる遅延時間が分
散され、ホストシステムの動作クロック周波数を低減す
る必要がない。その結果、半導体記憶装置の動作速度が
たとえ低速であっても、ホストシステムを高速で動作さ
せることができる。また、図３に示す実施例では、ホス
トシステムからメモリセルのアドレスデータが与えられ
たときに、リードバッファ１５１の記憶データがホスト
システムに出力されるのを禁止するようにしている。そ
のため、メモリセルアレイ１０のアドレス領域がホスト
システムの内部メモリのアドレス空間に重ねて配置され
ていても、メモリセルアレイ１０からの読出データとホ
ストシステムの内部メモリからの読出データとの間でデ
ータの衝突が生じることがない。なぜならば、ホストシ
ステムがリードバッファ１５１のアドレスデータを出力
するときには、すでにホストシステムの内部メモリへの
読出アクセスが終了しているからである。

【００４３】図４は、この発明のさらに他の実施例の構
成を示すブロック図である。この図４に示す実施例も、
以下の点を除いて図１に示す実施例と同様の構成であ
り、相当する部分には同一の参照番号を付し、その説明
を省略する。

【００４４】図４において、メモリセルアレイ１０は、
アドレス空間上で予め複数のサブアレイに分割されてい
る。たとえば、図４に示す実施例では、メモリセルアレ
イ１０は４つのサブアレイＭＡ１〜ＭＡ４に分割されて
いる。アドレスデコーダ１５３′は、ホストシステムか
ら入力されるアドレスデータをデコードして、サブアレ
イアドレス識別信号Ｓ１〜Ｓ４と、バッファアドレス識
別信号ｄ２とを出力する。すなわち、アドレスデコーダ
１５３′は、ホストシステムからメモリセルのアドレス
データが与えられたとき、そのアドレスデータによって
選択されるメモリセルがサブアレイＭＡ１〜ＭＡ４のい
ずれに属するかに応じて、対応するサブアレイアドレス
識別信号をＨレベルとする。また、アドレスデコーダ１
５３′は、ホストシステムからリードバッファ１５１の
アドレスデータが与えられたとき、バッファアドレス識
別信号ｄ２をＨレベルとする。アドレスデコーダ１５
３′から出力されるサブアレイアドレス識別信号Ｓ１〜
Ｓ４は、ＯＲゲート１６６に与えられる。このＯＲゲー
ト１６６は、サブアレイアドレス識別信号Ｓ１〜Ｓ４の
いずれかがＨレベルとなっているときに、Ｈレベルの信
号を出力するので、ＯＲゲート１６６の出力信号は図１
に示すアドレスデコーダ１５３が出力するメモリアレイ
識別信号ｄ１と等価である。ＯＲゲート１６６から出力
されるメモリアドレス識別信号ｄ１は、ＡＮＤゲート１
５５の他方入力端に与えられる。

【００４５】アドレスデコーダ１５３′から出力される
サブアレイアドレス識別信号Ｓ１，Ｓ２，Ｓ３，Ｓ４
は、それぞれ、ＡＮＤゲート１６１，１６２，１６３，
１６４の各一方入力端に与えられる。ＡＮＤゲート１６
１，１６２，１６３，１６４の各他方入力端には、それ
ぞれ、読出許否レジスタ１６７の出力信号Ｑ１，Ｑ２，
Ｑ３，Ｑ４が与えられる。読出許否レジスタ１６７は、
読出許否情報入力端子１６８から入力される４ビットの
読出許否情報をストアする。この読出許否情報の各ビッ
トは、メモリセル１０における各サブアレイＭＡ１〜Ｍ
Ａ４に対応している。読出許否レジスタ１６７は、４ビ
ットの読出許否情報を記憶し得るように、たとえば４つ
のフリップフロップによって構成されている。そして、
これら４つのフリップフロップの出力信号が、読出許否
レジスタ１６７の出力信号Ｑ１〜Ｑ４となる。

【００４６】ＡＮＤゲート１６１〜１６４の出力は、Ｏ
Ｒゲート１６５に与えられる。ＯＲゲート１６５から
は、アドレス非重複部検出信号Ｐが出力される。このア
ドレス非重複部検出信号Ｐは、ホストシステムがその内
部メモリのアドレス空間と重複していないサブアレイを
アクセスしたときにＨレベルとなる。アドレス非重複部
検出信号Ｐは、ＯＲゲート１５４の一方入力端に与えら
れる。ＯＲゲート１５４の他方入力端には、アドレスデ
コーダ１５３′から出力されるバッファアドレス識別信
号ｄ２が与えられる。ＯＲゲート１５４の出力は、ＡＮ
Ｄゲート１５６の他方入力端に与えられる。

【００４７】次に、図４に示す実施例の動作を説明す
る。今、前提条件として、メモリセルアレイ１０におけ
るサブアレイＭＡ１，ＭＡ２のアドレス領域がホストシ
ステムの内部メモリのアドレス空間上に重ねて配置され
ており、その他のサブアレイＭＡ３，ＭＡ４のアドレス
領域はホストシステムの内部メモリのアドレス空間外に
配置されているものとする。この場合、読出許否情報入
力端子１６８からは、“００１１”の読出許否情報が入
力され、読出許否レジスタ１６７に設定される。したが
って、読出許否レジスタ１６７の出力信号Ｑ１，Ｑ２は
Ｌレベルとなり、Ｑ３，Ｑ４はＨレベルとなる。

【００４８】上記のような前提条件の下で、ホストシス
テムからサブアレイＭＡ１またはＭＡ２内に存在するメ
モリセルのアドレスデータが入力されると、アドレスデ
コーダ１５３′はサブアレイ識別信号Ｓ１またはＳ２を
Ｈレベルとし、その他のサブアレイアドレス識別信号を
Ｌレベルとする。そのため、ＡＮＤゲート１６１または
１６２の他方入力端にＨレベルのサブアレイアドレス識
別信号が与えられるが、前述したように、読出許否レジ
スタ１６７の出力信号Ｑ１およびＱ２はＬレベルである
ため、ＡＮＤゲート１６１および１６２の出力はＬレベ
ルとなる。一方、読出許否レジスタ１６７の出力信号Ｑ
３およびＱ４もＬレベルであるため、ＡＮＤゲート１６
３および１６４の出力もＬレベルとなる。したがって、
ＡＮＤゲート１６１〜１６４から出力される４つの信号
はいずれもＬレベルとなり、応じてＯＲゲート１６５の
出力もＬレベルとなる。したがって、ＡＮＤゲート１５
６の出力がＬレベルとなり、トライステートバッファ１
６ａはハイインピーダンス状態とされる。一方、サブア
レイアドレス識別信号Ｓ１またはＳ２がＨレベルとなる
ため、ＯＲゲート１６６から出力されるメモリアドレス
識別信号ｄ１がＨレベルとなる。このとき、Ａポート読
出信号入力端子１８ａからはＨレベルのリードイネーブ
ル信号が入力されているため、ＡＮＤゲート１５５の出
力はＨレベルとなる。その結果、スイッチ１５２がオン
状態となり、センスアンプ１２ａの出力がリードバッフ
ァ１５１に与えられる。応じて、リードバッファ１５１
は、選択されたメモリセルから読出されたデータを記憶
保持する。しかし、このときトライステートバッファ１
６ａがハイインピーダンス状態のため、リードバッファ
１５１の記憶データはホストシステムに出力されない。

【００４９】次に、ホストシステムからはリードバッフ
ァ１５１のアドレスデータが入力される。応じて、アド
レスデコーダ１５３′は、バッファアドレス識別信号ｄ
２をＨレベルにするとともに、サブアレイアドレス識別
信号Ｓ１〜Ｓ４をいずれもＬレベルとする。ＯＲゲート
１６６は、サブアレイアドレス識別信号Ｓ１〜Ｓ４がい
ずれもＬレベルであるため、その出力信号であるメモリ
アドレス識別信号ｄ１をＬレベルとする。その結果、Ａ
ＮＤゲート１５５の出力がＬレベルとなり、スイッチ１
５２がオフ状態とされる。したがって、センスアンプ１
２ａの出力がリードバッファ１５１に与えられるのが禁
止される。一方、ＯＲゲート１５４は、Ｈレベルのバッ
ファアドレス識別信号ｄ２を受けてＨレベルの信号を出
力する。このとき、Ａポート読出信号入力端子１８ａか
らはＨレベルのリードイネーブル信号が入力されている
ため、ＡＮＤゲート１５６はＨレベルの信号を出力す
る。応じて、トライステートバッファ１６ａがスルー状
態となり、リードバッファ１５１の記憶データがトライ
ステートバッファ１６ａを通過してＡポートデータ入出
力端子１４ａからホストシステムへ出力される。

【００５０】上記のごとく、ホストシステムの内部メモ
リのアドレス空間と重複するアドレスを有するメモリセ
ルがアクセスされた場合は、メモリセルからリードバッ
ファ１５１への転送サイクルが終了するまでリードバッ
ファ１５１からホストシステムへのデータの転送が禁止
される。これによって、ホストシステムの内部メモリか
ら読出されたデータとメモリセルアレイ１０内の選択さ
れたメモリセルから読出されたデータとの衝突が防止さ
れている。

【００５１】次に、ホストシステムの内部メモリのアド
レス空間と重複しないサブアレイＭＡ３およびＭＡ４の
いずれかに属するメモリセルからデータが読出される場
合の動作を説明する。まず、ホストシステムからは、サ
ブアレイＭＡ３またはＭＡ４に属するメモリセルのアド
レスデータが入力される。応じて、アドレスデコーダ１
５３′はサブアレイアドレス識別信号Ｓ３またはＳ４を
Ｈレベルとし、その他のサブアレイアドレス識別信号を
Ｈレベルとする。その結果、ＯＲゲート１６６から出力
されるメモリアドレス識別信号ｄ１がＨレベルとなる。
ＡＮＤゲート１５５はＨレベルのメモリアドレス識別信
号ｄ１を受けてＨレベルの信号を出力する。応じて、ス
イッチ１５２がオン状態とされる。その結果、センスア
ンプ１２ａから出力される読出データがスイッチ１５２
を介してリードバッファ１５１に与えられ記憶保持され
る。一方、サブアレイアドレス識別信号Ｓ３またはＳ４
がＨレベルとなるため、ＡＮＤゲート１６３または１６
４の出力がＨレベルとなる。なぜならば、読出許否レジ
スタ１６７の出力信号Ｑ３およびＱ４はＨレベルである
ためである。ＡＮＤゲート１６３または１６４からのＨ
レベルの出力信号を受けてＯＲゲート１６５は、Ｈレベ
ルのアドレス非重複部検出信号Ｐを出力する。応じて、
ＯＲゲート１５４の出力がＨレベルとなる。ＯＲゲート
１５４のＨレベルの出力は、ＡＮＤゲート１５６を介し
てトライステートバッファ１６ａに与えられる。その結
果、トライステートバッファ１６ａはスルー状態とな
る。したがって、リードバッファ１５１の記憶データは
トライステートバッファ１６ａを通過してＡポートデー
タ入出力端子１４ａからホストシステムに出力される。
このとき、ホストシステムにおいては内部メモリからデ
ータが読出されていないので、データの衝突は生じな
い。

【００５２】次に、ホストシステムからリードバッファ
１５１のアドレスデータが入力される。応じて、アドレ
スデコーダ１５３′はサブアレイアドレス識別信号Ｓ１
〜Ｓ４をすべてＬレベルにするとともに、バッファアド
レス識別信号ｄ２をＨレベルにする。そのため、ＯＲゲ
ート１６６から出力されるメモリアドレス識別信号ｄ１
はＬレベルとなる。その結果、ＡＮＤゲート１５５の出
力がＬレベルとなり、スイッチ１５２がオフ状態にされ
る。したがって、センスアンプ１２ａの出力信号はリー
ドバッファ１５１に伝達されない。一方、Ｈレベルのバ
ッファアドレス識別信号ｄ２を受けてＯＲゲート１５４
の出力がＨレベルとなる。その結果、ＡＮＤゲート１５
６の出力がＨレベルとなり、それによってトライステー
トバッファ１６ａがスルー状態とされる。したがって、
リードバッファ１５１の記憶データは、トライステート
バッファ１６ａを通過してＡポートデータ入出力端子１
４ａからホストシステムに出力される。

【００５３】上記のごとく、ホストシステムの内部メモ
リのアドレス空間外に配置されたサブアレイＭＡ３，Ｍ
Ａ４からデータが読出された場合は、トライステートバ
ッファ１６ａは常にスルー状態となっている。これは、
ホストシステムにおいて内部メモリからの読出が行なわ
れていないため、データの衝突を避ける必要がないため
である。

【００５４】なお、図４に示す半導体記憶装置がホスト
システムと同等の速度性能を有する場合は、ホストシス
テムの内部メモリとアドレスの重複が生じていないサブ
アレイＭＡ３，ＭＡ４からのデータの読出は、２段階に
分けることなく、ホストシステムの１回の動作サイクル
内で行なうようにしてもよい。すなわち、ホストシステ
ムは図４に示す半導体記憶装置にメモリセルのアドレス
データを出力した後、同じ動作サイクルの終了間際にＡ
ポートデータ入出力端子１４ａから出力されるリードバ
ッファ１５１の記憶データを取り込むようにしてもよ
い。この場合、図４に示す半導体記憶装置は高速動作可
能であるので、読出アクセス時に生じる遅延時間は短
く、ホストシステムの１回の動作サイクル内でそれを吸
収することが可能である。ただし、ホストシステムの内
部メモリとアドレスの重複を生じているサブアレイＭＡ
１，ＭＡ２からのデータの読出は、データの衝突を避け
るために、２段階に分けて行なう必要がある。

【００５５】図１に示す実施例では、リードバッファ１
５１，スイッチ１５２，アドレスデコーダ１５３，ＯＲ
ゲート１５４，ＡＮＤゲート１５５，１５６で構成され
る読出アクセスのための制御回路をデュアルポートメモ
リのＡポート側にのみ設けるようにしたが、この読出ア
クセス制御回路を、Ｂポート側にも設けるようにしても
よい。同様に、図３および図４に示す実施例において
も、読出アクセスのための制御回路をＢポート側にも設
けるようにしてもよい。

【００５６】また、この発明は、図１、図３，図４に示
したようなデュアルポートメモリのみならず、３つ以上
の入出力ポートを有するマルチポートメモリや、１つの
入出力ポートのみを有するシングルポートメモリにも適
用が可能である。

【００５７】さらに、以上説明した実施例では、リード
バッファ１５１にメモリセルアレイ１０とは異なるアド
レスを割り当てるようにしたが、メモリセルアレイ１０
に割り当てられたアドレスの一部をリードバッファ１５
１のアドレスとして使用してもよい。この場合、メモリ
セルアレイ１０においてリードバッファ１５１のアドレ
スと重複する部分のメモリセルは、データの読出および
書込が禁止される。

【００５８】

【発明の効果】以上説明したように、この発明によれ
ば、メモリセルから読出されたデータを記憶保持手段を
介して外部のシステムへ出力するようにしたので、メモ
リセルから出力ポートまでのデータ転送を２回に分けて
行なうことができる。そのため、半導体記憶装置をレデ
ィ機能を有していない高速なＣＰＵでアクセスする場合
であっても、システムの動作クロック信号の周波数を低
減させる必要がなくシステムの動作速度性能を最大限に
引き出すことが可能である。

【００５９】また、この発明によれば、メモリセルアレ
イが外部システムにおける内部メモリのアドレス空間と
重複したアドレス領域を含んでいても、外部システムか
ら与えられるアドレスデータが重複したアドレス空間内
のアドレスであるか否かを検出し、それによって記憶保
持手段についてのデータ伝送を制御するようにしている
ので、メモリセルアレイ１０内のメモリセルから読出さ
れたデータと外部システムおける内部メモリから読出さ
れたデータとが衝突するのを防止することができる。

【図面の簡単な説明】

【図１】この発明の一実施例の構成を示すブロック図で
ある。

【図２】図１に示す半導体記憶装置をアクセスするホス
トシステムの動作を説明するためのタイムチャートであ
る。

【図３】この発明の他の実施例の構成を示すブロック図
である。

【図４】この発明のさらに他の実施例の構成を示すブロ
ック図である。

【図５】デュアルポートメモリの利用形態の一例を示す
ブロック図である。

【図６】従来のデュアルポートメモリの構成の一例を示
すブロック図である。

【図７】図６に示すデュアルポートメモリにおけるメモ
リセルアレイの内部構造を部分的に示す回路図である。

【図８】レディ機能を有するＣＰＵを用いた従来のマル
チプロセッサシステムの構成を示すブロック図である。

【図９】図５および図８に示す従来のマルチプロセッサ
システムにおけるＣＰＵの動作を説明するためのタイム
チャートである。

【図１０】ホストＣＰＵのメモリ領域とデュアルポート
メモリ領域との配置関係の一例を示す図である。

【図１１】ホストＣＰＵのメモリ領域とデュアルポート
メモリ領域との配置関係の他の例を示す図である。

【符号の説明】

１０はメモリセルアレイ、１１ａ，１１ｂはデコーダ、
１２ａ，１２ｂはセンスアンプ、１５ａ，１５ｂは書込
データ入力のためのトライステートバッファ、１６ａ，
１６ｂは読出データ出力のためのトライステートバッフ
ァ、１５１はリードバッファ、１５２はスイッチ、１５
３，１５３′はアドレスデコーダ、１５４，１６５，１
６６はＯＲゲート、１５５，１５６，１６１〜１６４は
ＡＮＤゲート、１６７は読出許否レジスタを示す。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 外部のシステムからアクセスされる半導
   体記憶装置であって、 複数のメモリセルを含むメモリセルアレイ、 前記システムから与えられるアドレスデータに基づい
   て、前記メモリセルアレイにおけるいずれか１つのメモ
   リセルを選択するための選択手段、 それ自身固有のアドレスが予め割当てられており、前記
   選択手段によって選択されたメモリセルから読出された
   データを一時的に記憶保持して前記システムへ出力する
   記憶保持手段、 前記システムから与えられるアドレスデータが前記メモ
   リセルのアドレスであるか前記記憶保持手段のアドレス
   であるかを識別するためのアドレス識別手段、および、 前記アドレス識別手段の出力に応答して、前記システム
   から与えられるアドレスデータが前記メモリセルのアド
   レスである場合、前記メモリセルアレイと前記記憶保持
   手段との伝送路を接続するように制御するための伝送制
   御手段を備える、半導体記憶装置。
2. 【請求項２】 外部のシステムからアクセスされる半導
   体記憶装置であって、 複数のメモリセルを含み、前記システムの内部メモリと
   重複したアドレス空間を少なくともその一部にするメモ
   リセルアレイ、 前記システムから与えられるアドレスデータに基づい
   て、前記メモリセルアレイにおけるいずれか１つのメモ
   リセルを選択するための選択手段、 それ自身固有のアドレスが予め割当てられており、前記
   選択手段によって選択されたメモリセルから読出された
   データを一時的に記憶保持して前記システムへ出力する
   記憶保持手段、 前記システムから与えられるアドレスデータが前記メモ
   リセルのアドレスであるか前記記憶保持手段のアドレス
   であるかを識別するためのアドレス識別手段、 前記システムから与えられたアドレスデータが前記メモ
   リセルのアドレスであるとき、当該アドレスが前記重複
   したアドレス空間内に存在するアドレスか否かを検出す
   るための空間検出手段、および前記アドレス識別手段と
   前記空間検出手段との出力に応答して、前記システムか
   ら与えられるアドレスデータが前記記憶保持手段のアド
   レスである場合、前記メモリセルアレイと前記記憶保持
   手段との伝送路を切断し、前記外部から与えられるアド
   レスデータが前記重複するアドレス空間のアドレスであ
   る場合、前記システムにデータを出力しないように制御
   するための伝送制御手段を備える、半導体記憶装置。
3. 【請求項３】 複数のメモリを含むメモリセルアレイ
   と、外部のシステムから与えられるアドレスデータに基
   づいて前記メモリセルアレイにおけるいずれか１つのメ
   モリセルを選択するための選択手段と、それ自身固有の
   アドレスが予め割当てられており、前記選択手段によっ
   て選択されたメモリセルから読出されたデータを一時的
   に記憶保持して前記システムへ出力する記憶保持手段と
   を備えた半導体記憶装置からデータを読出すための方法
   であって、 前記システムの第１の動作サイクルで、選択されたメモ
   リセルからデータを読出して前記記憶保持手段に記憶保
   持し、 前記第１の動作サイクルに続く前記システムの第２の動
   作サイクルで、前記記憶保持手段の記憶データを読出
   す、半導体記憶装置のデータ読出方法。