JPH07101403B2 - 外部記憶装置を有する出力装置 - Google Patents

外部記憶装置を有する出力装置

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JPH07101403B2
JPH07101403B2 JP63022852A JP2285288A JPH07101403B2 JP H07101403 B2 JPH07101403 B2 JP H07101403B2 JP 63022852 A JP63022852 A JP 63022852A JP 2285288 A JP2285288 A JP 2285288A JP H07101403 B2 JPH07101403 B2 JP H07101403B2
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利幸 勝
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells

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  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は外部記憶装置、例えば、スタテックRAM等のRAM
を有する出力装置の出力時におけるRAMを制御するため
の回路に改良を施した外部記憶装置を有する出力装置に
関する。
〔従来の技術〕
従来における外部記憶装置を有する出力装置の一例を第
３図に示し、以下この回路について説明する。
１は外部記憶装置であるスタテックRAM（以下SRAMとい
う）、２は該SRAM1をコントロールライン2aを介して制
御し、またSRAM1が能動状態である時に内部データをデ
ータライン2bを介して得るための外部記憶装置制御部
（以下SRAM制御部という）、３は該SRAM制御部２で得ら
れたデータを出力するための出力データ制御部、４は該
出力データ制御部３よりの出力信号により制御される出
力部である。
次ぎに、前記構成に基づいて動作を説明するに、SRAM制
御部２はコントロールライン2aによりSRAM1を能動状態
にし、データライン2bを介してSRAM1の内部データを出
力データ制御部３に転送する。そして、出力データ制御
部３はこの得られたデータを加工して出力部４に送出
し、該出力部４を制御するものである。
〔発明が解決しようとする課題〕
ところで、前記した従来の出力装置にあっては、出力部
４が大電流（第２図（ａ））を要した場合、電源電圧
（第２図（ｂ））がSRAM1の動作電圧（第２図（ｃ））
よりも下回る場合があり、このような状況下においてそ
のままSRAM1のデータの読み書きを行うと、データライ
ン2aを通じて読み出されるデータに異常を生じたり、さ
らにはSRAM1内のデータが破壊される場合もある。
〔発明の目的〕
本発明は、前記した問題点を解決せんとするもので、そ
の目的とするところは、出力部が大電流を要するような
場合においても、SRAM1のデータが破壊されることのな
いように保護することのできる外部記憶装置を有する出
力装置を提供することにある。
〔発明の概要〕
本発明は前述の目的を達成するために、外部記憶装置よ
りのデータを外部記憶装置制御部を介して記憶部に一時
的に記憶すると共に、出力部に大電流が流れる時に前記
外部記憶装置をバックアップして非能動状態としたこと
を要旨とするものである。
〔発明の実施例〕
以下、本発明の一実施例を第１図のブロック図と共に説
明する。なお、前記した第３図と一符号は同一回路を示
し説明は省略する。
本発明において前記した第３図の従来例と相違する点
は、SRAM制御部２と出力データ制御部３との間に記憶部
５を設けたことである。
次ぎに、前記した回路構成に基づいて動作を説明する
に、SRAM制御部２はコントロールライン2aを介してSRAM
1を能動状態にし、データライン2bを介して得られたSRA
M1の内部データを一時的に記憶部５に記憶する。次い
で、SRAM制御部２はコントロールライン2aを介してSRAM
1を非能動状態とする。すなわち、コントロールライン2
aを制御し、SRAM1のチップイネーブルを強制的にオフに
し、SRAM1の印加電圧がバックアップ電圧（第２図
（ｄ））となるようにする。
そして、記憶部５に一時的に記憶されたデータは順次出
力データ制御部３に送出されるので、該出力データ制御
部３は、この得られたデータにより出力部４を制御す
る。従って、出力部４に大電流が流れ電源電圧が低下し
ても、この時SRAM1は非能動状態となっているので、該S
RAM1の内部データが破壊されたりすることがなくなる。
なお、前記した出力部４としては、リモートコントロー
ル要赤外線駆動装置あるいはベル発生装置の応用が考え
られる。
また、本発明の実施例にあっては、外部記憶装置として
スタテックRAMの場合について説明したが、該スタテッ
クRAMに限定されるものではない。
〔発明の効果〕
以上説明したように、本発明によるときは、外部記憶装
置からデータを読み出す際に、データを外部記憶装置と
は別に設けた記憶部に一旦転送し、この記憶吹から出力
部ヘデータを出力するようになし、出力部に大電流が流
れたような場合には、外部記憶装置をバックアップして
非能動状態に切り換えるようにしたので、外部記憶装置
のデータを保護することができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図、 第２図は波形図、 第３図は従来例を示すブロック図である。 １……外部記憶装置（SRAM）、２……外部記憶装置制御
部（SRAM制御部）、３……出力データ制御部、４……出
力部、５……記憶部。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】スタテックRAM等の外部記憶装置と、該外
    部記憶装置を能動状態にすると共に内部データを引き出
    す外部記憶装置制御部と、該外部記憶装置制御部により
    得たデータを一時的に記憶する記憶部と、該記憶部より
    のデータを加工して出力する出力データ制御部と、該出
    力データ制御部よりのデータにより制御される出力部と
    を具備し、前記出力部が大電流を要する場合に、前記外
    部記憶装置制御部により前記外部記憶装置をバックアッ
    クして非能動状態にしたことを特徴とする外部記憶装置
    を有する出力装置。
JP63022852A 1988-02-04 1988-02-04 外部記憶装置を有する出力装置 Expired - Lifetime JPH07101403B2 (ja)

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JP63022852A JPH07101403B2 (ja) 1988-02-04 1988-02-04 外部記憶装置を有する出力装置
US07/236,410 US4953132A (en) 1988-02-04 1988-08-25 Memory circuit for and method of protecting memory data integrity during an output operation utilizing memory data

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JP63022852A JPH07101403B2 (ja) 1988-02-04 1988-02-04 外部記憶装置を有する出力装置

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JPH01199245A JPH01199245A (ja) 1989-08-10
JPH07101403B2 true JPH07101403B2 (ja) 1995-11-01

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Publication number Priority date Publication date Assignee Title
JP2719852B2 (ja) * 1991-03-07 1998-02-25 三菱電機株式会社 半導体記憶装置およびそれからのデータ読出方法

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* Cited by examiner, † Cited by third party
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JPH01199245A (ja) 1989-08-10
US4953132A (en) 1990-08-28

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